專利名稱：包括金屬-絕緣體-金屬電容器的集成電路裝置和半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路裝置和半導體裝置，更具體地，涉及包括電容器的集成電路裝置和半導體裝置，以及制造這種集成電路裝置的方法。
背景技術(shù)：
由于集成電路裝置集成密度不斷增加，在傳統(tǒng)的金屬-絕緣體-半導體(MIS)電容器更加難以獲得理想的電容，例如，由于低介電系數(shù)層形成在介電層和硅層之間。MIS電容器的一個可供選擇是金屬-絕緣體-金屬(MIM)電容器。
圖1是一剖面圖，示出了包括連接到晶體管的傳統(tǒng)MIM電容器的檢測電路(半導體)裝置。如圖1所示，第一晶體管包括形成在集成電路襯底11中的柵極13a、源極15和漏極17a。第二晶體管包括形成在集成電路襯底11中的柵極13b和漏極17b。該第二晶體管也包括源極15。
該第一晶體管的漏極17a經(jīng)由導電圖形19被連接到下部電極21。MIM電容器的介電層23和上部電極25形成在下部電極21上。下部電極21和上部電極25為導電金屬層?；ミB層27形成在并連接到該MIM電容器的上部電極25上。
該第二晶體管的漏極17b經(jīng)由導電圖形19和互連層29和31被連接到上部互連層33。雖然未在圖1中示出，互連層27也被連接到上部互連層33。絕緣層35、45、55和65也被示出在圖1中。
圖1所示的MIM電容器的性能的一個限制是互連層27和下部電極21之間的距離不過大。隨著該距離減小，不希望的水平(level)的寄生電容可能逐漸顯現(xiàn)出來，該寄生電容可能對該MIM電容器的性質(zhì)產(chǎn)生不利影響。由于該裝置的寄生電容通常與絕緣層的厚度成反比，當該絕緣層的厚度減小時，問題變得更加嚴重。
圖2是一曲線圖，示出了寄生電容對不同絕緣層厚度的影響的模擬結(jié)果，所述絕緣層例如為絕緣層55。如圖2所示，隨絕緣層厚度減小，寄生電容以一種非線性的方式增加。
因而，對于圖1所示的包括MIM電容器的傳統(tǒng)集成電路裝置而言，互連層27和下部電極21之間的寄生電容的增加可以惡化和/或降低該MIM電容器的性質(zhì)的穩(wěn)定性。此外，依賴于諸如絕緣層厚度的工藝變量的所述寄生電容的易變性可以增加形成具有穩(wěn)定性質(zhì)的MIM電容器的難度。

發(fā)明內(nèi)容
本發(fā)明的實施例包括集成電路裝置，所述集成電路裝置包括集成電路襯底和位于該集成電路襯底上的MIM電容器的導電下部電極層。介電層位于該下部電極層上，而該MIM電容器的導電上部電極層位于該介電層上。第一金屬間(intermetal)介電層為該上部電極層上。所述第一金屬間介電層包括至少一個延伸至上部電極層的通孔。第一導電互連層位于第一金屬間介電層的所述至少一個通孔上。第二金屬間介電層位于第一金屬間介電層上。該第二金屬間介電層包括至少一個通孔，所述至少一個通孔延伸至第一導電互連層并至少部分露出第一金屬間介電層的所述至少一個通孔。第二導電互連層被裝載在第二金屬間介電層的所述至少一個通孔中，其電連接第一導電互連層。
在本發(fā)明的其他實施例中，第一導電互連層是著陸架(landing pad)型獨立的互連層，其連接第二導電互連層到所述上部電極。位于下部電極層和上部電極層之間的介電層可具有比該裝置其他區(qū)域中的介電層的厚度大的厚度。所述下部電極層可連接所述集成電路襯底的摻雜區(qū)域，例如晶體管裝置的漏區(qū)。
在本發(fā)明的另一些實施例中，所述裝置還包括形成在上部電極和第一金屬間介電層的絕緣層之間的該第一金屬間介電層的絕緣的圖形。所述絕緣圖形可以僅形成在所述上部電極上。所述上部電極和第一金屬間介電層之間的絕緣圖形可以是選自于由氧化層、氮化層、摻氟的硅酸鹽玻璃(FSG)層、有機金屬硅酸鹽玻璃(OSG)層、碳化硅(SiC)層以及它們的組合物構(gòu)成的組。所述絕緣圖形可以直接位于所述上部電極上，而第二金屬間介電層可以直接位于第一金屬間介電層上。
在本發(fā)明的其它實施例中，所述著陸架型獨立(landing pad typeindependent)互連層被形成大約0.1μm到大約0.2μm的厚度。第一金屬間介電層的所述至少一個通孔可以是多個彼此分開的通孔，而第二金屬間介電層的所述至少一個通孔可以是彼此分開的多個通孔。所述著陸架型獨立互連層可以被形成得與第一金屬間介電層具有同樣的高度。第一金屬間介電層可以可以包括溝槽，該溝槽具有比所述多個通孔中的至少一個通孔的直徑大的直徑和比所述多個通孔中的至少一個通孔的深度小的深度。
在本發(fā)明的另一些實施例中，所述介電層在所述下部電極層和所述上部電極層之間具有比在該裝置的其它區(qū)域中的所述介電層的厚度大的厚度。在所述的該裝置的其它區(qū)域中的所述介電層的厚度為從大約0.01μm到大約0.1μm。
在本發(fā)明的其它實施例中，該裝置還包括具有形成在所述集成電路襯底上的源極、漏極和柵極的晶體管。所述MIM電容器的所述下部電極層被電連接到所述晶體管的漏極。第三導電互連層可以形成在第二導電互連層上，而第一導電互連層和第二導電互連層可以電連接所述上部電極到第三導電互連層。該裝置還可以包括具有形成在所述集成電路襯底上的漏極和柵極的第二晶體管，該第二晶體管與該第一晶體管具有公用源極，并且該第二晶體管的漏極被電連接到所述第三互連層。
在本發(fā)明的另一些實施例中，提供了集成電路存儲裝置和大規(guī)模集成(LSI)邏輯電路，包括如上所述的具有MIM電容器的集成電路裝置。
在本發(fā)明的其它實施例中，提供了制造包括MIM電容器的集成電路裝置的方法。包括下部電極、介電層和上部電極的MIM電容器被形成在集成電路襯底上。第一絕緣層形成在所述MIM電容器的所述上部電極上。至少一個通孔形成在第一絕緣層中并延伸至所述MIM電容器的所述上部電極。著陸架型獨立互連層形成在第一絕緣層中的所述至少一個通孔中。第二絕緣層形成在第一絕緣層上。至少一個通孔形成在第二絕緣層中并延伸至第一絕緣層且至少部分露出所述著陸架型獨立互連層。第二導電互連層形成在電連接所述著陸架型獨立互連層的所述第二絕緣層的所述至少一個通孔中。形成該MIM電容器可以包括形成所述介電層，使得所述介電層在所述下部電極層和所述上部電極層之間具有比在該裝置的其它區(qū)域中的所述介電層的厚度大的厚度。
本發(fā)明的另一些實施例提供半導體裝置，該半導體裝置具有形成在半導體襯底上的MIM電容器，并具有下部電極、介電層和上部電極。第一金屬間介電層(IMD)形成在所述MIM電容器的上部和下部電極上，第一通孔被定義在所述MIM電容器的上部電極上的所述第一IMD中。著陸架型獨立互連層形成在所述第一通孔中。第二IMD被形成，使得第二通孔露出形成在所述MIM電容器上的所述著陸架型獨立互連層?；ミB層形成在所述第二通孔中，以便與所述MIM電容器的所述上部電極。
所述MIM電容器的下部電極可以連接形成在所述半導體襯底中的漏極。所述上部電極可以被形成為完全覆蓋所述下部電極。
在本發(fā)明的其它實施例中，形成在上部電極下方的介電層的厚度比形成在除了形成有所述上部電極的區(qū)域的其它區(qū)域處的介電層的厚度大。由氧化層、氮化層、FSG層、OSG層、SiC層或它們的組合物形成的絕緣圖形可以形成在所述上部電極上。所述絕緣圖形可以不形成在除了形成有所述上部電極的區(qū)域的其它區(qū)域中。
在本發(fā)明的另一些實施例中，所述IMD包括溝槽，該溝槽具有比第一通孔的直徑大的直徑和比第一通孔的深度小的深度。第二IMD也可以包括溝槽，該溝槽具有比第二通孔的直徑大的直徑和比第二通孔的深度小的深度。所述著陸架型獨立互連層可以被形成得與第一IMD具有同樣的高度。所述著陸架型獨立互連層可以包括彼此分開的多個互連(interconnections)。所述著陸架型獨立互連層的上部部分可以比它的下部部分寬?；蛘?，被連接到所述MIM電容器的所述上部電極的所述互連層可以形成與第二IMD相同的高度。
在本發(fā)明的其它實施例中，提供了半導體裝置，該半導體裝置包括MIM電容器的下部電極，該下部電極形成在半導體襯底上并連接形成在所述半導體襯底中的摻雜區(qū)域。介電層形成在所述下部電極上，而所述MIM電容器的上部電極形成在所述介電層上。絕緣圖形可以形成在所述MIM電容器的所述上部電極上。第一IMD形成在所述具有圖形上，而第一通孔被定義在所述上部電極區(qū)域中的第一IMD中。著陸架型獨立互連層形成在所述第一通孔中。第二IMD利用第二通孔加以形成，該第二通孔露出形成在所述MIM電容器上的所述著陸架型獨立互連層?；ミB層形成在與所述MIM電容器相連的所述第二通孔中。
在本發(fā)明的另一些實施例中，提供了半導體裝置，該半導體裝置包括MIM電容器的下部電極，該下部電極形成在半導體襯底上并連接形成在所述半導體襯底中的摻雜區(qū)域。一介電層形成在包括所述下部電極的所述半導體襯底上。形成在所述下部電極上的介電層的厚度比形成在除了形成有所述下部電極的區(qū)域的區(qū)域處的介電層的厚度大。所述MIM電容器的上部電極形成在厚介電層區(qū)域。具有圖形形成在所述MIM電容器的上部電極上。第一IMD形成在所述絕緣圖形上，而第一通孔被定義在所述MIM電容器的上部電極上的第一IMD中。著陸架型獨立互連層形成在第一通孔中。第二IMD被形成，使得第二通孔露出形成在所述MIM電容器上的所述著陸架型獨立互連層。一互連層被形成在第二通孔中，以便經(jīng)由所述著陸架型獨立互連層連接所述上部電極。
在本發(fā)明的其它實施例中，提供了半導體裝置，該半導體裝置包括MIM電容器的下部電極，該下部電極形成在半導體襯底上并連接形成在所述半導體襯底中的摻雜區(qū)域。一介電層形成在包括所述下部電極的所述半導體襯底上，并包括彼此具有不同厚度的區(qū)域。所述介電層的厚的部分被設(shè)置在所述MIM電容器的下部電極上。所述MIM電容器的上部電極被形成以完全覆蓋所述MIM電容器的下部電極。絕緣圖形僅僅形成在所述MIM電容器的上部電極上。第一IMD形成在所述絕緣圖形上，而多個第一通孔被定義在所述絕緣圖形上的第一IMD中。多個著陸架型獨立互連層形成在所述第一通孔中。第二IMD被形成使得多個通孔露出形成在所述MIM電容器上的所述多個著陸架型獨立互連層。一互連層被形成在所述多個通孔中以便通過所述多個著陸架型獨立互連層連接所述MIM電容器的上部電極。


從以下對本發(fā)明的詳細描述并結(jié)合附圖，本發(fā)明的其他特征將更加容易理解，其中圖1是一剖面圖，示出了根據(jù)現(xiàn)有技術(shù)的包括MIM電容器的集成電路裝置；圖2是一曲線圖，示出了根據(jù)現(xiàn)有技術(shù)的包括MIM電容器的集成電路裝置的不同厚度的絕緣層的寄生電容的模擬結(jié)果；圖3是一剖面圖，示出了根據(jù)本發(fā)明的一些實施例的包括MIM電容器的集成電路裝置；以及圖4至圖10是一組剖面圖，示出了根據(jù)本發(fā)明的一些實施例的圖3所示的裝置的制造過程。
具體實施例方式
以下將參照附圖更全面地描述本發(fā)明，其中示出了本發(fā)明的典型實施例。但是，本發(fā)明可以以許多不同方式來實施，而不應(yīng)該被認為局限于這里所提出的實施例。相反，提供這些實施例使得本公開更徹底和全面，并且將充分地向本領(lǐng)域技術(shù)人員傳達本發(fā)明的范圍。在附圖中，為了清晰起見，有關(guān)的尺寸和形狀可能被加以放大?？梢岳斫獾氖?，當例如層、區(qū)域或襯底的組成部分被指作在另一組成部分“上”時，它可能是直接位于另一組成部分上或也可能存在中間組成部分。相反，當一組成部分被指作直接位于另一組成部分上時，則不存在中間組成部分。另外，這里所描述和示出的每個實施例還包括互補導電率(complementary conductivity)型實施例。除非這里另有明確的定義，這里所用的術(shù)語是指它們的普通詞義。
現(xiàn)在，根據(jù)本發(fā)明的實施例的集成電路裝置和用于形成形成所述裝置的方法將通過參照圖3至圖10加以描述。圖3是一剖面圖，示出了根據(jù)本發(fā)明的一些實施例的包括MIM電容器的集成電路(半導體)裝置。如圖3所示，所述集成電路裝置包括形成在集成電路襯底101中的溝槽隔離區(qū)域103和有源區(qū)105。例如，集成電路襯底101可以為硅襯底。
有源區(qū)105包括一對具有公用源區(qū)的晶體管。第一晶體管包括柵極109a、源極111、漏極113a以及柵絕緣層107。源極111和漏極113a可以為例如通過在集成電路襯底101中注入摻雜離子而形成的摻雜區(qū)域。第二晶體管包括柵極109b、源極111、漏極113b以及柵絕緣層107。
導電圖形119通過第一絕緣層115中的接觸孔117定義到各個漏區(qū)113a和113b的連接。第二絕緣層123和第三絕緣層125形成在導電圖形119和第一絕緣層115上。第一通孔121和第一溝槽122形成在第二絕緣層123和第三絕緣層125中。MIM電容器的下部電極127形成在第二絕緣層123和第三絕緣層125中。下部電極127通過形成在通孔121上的下部電極127和導電圖形119、溝槽119以及接觸孔117被連接到漏極113a。對于圖3所示實施例，其中所述晶體管中只有一個被連接到電容器，第一互連層129形成在第二絕緣層123和第三絕緣層125中，以通過形成在第一溝槽122上的導電圖形119第一互連層129、第一通孔121和接觸孔117提供連接到漏極113b。然而，需要理解的是，在替換實施例中，MIM電容器可以被形成并以與將被描述的MIM電容器被連接到漏極113a基本上相同的方式連接到漏極113b。
介電層131位于MIM電容器的下部電極127和上部電極133之間。絕緣金屬間介電層或第一IMD141形成在上部電極133上。第一IMD141包括第四絕緣圖形135、第五絕緣層137和第六絕緣層139。在本發(fā)明的各種實施例中，第一IMD141的總厚度是從大約0.01μm到大約2.0μm。在本發(fā)明的另一些實施例中，所述第一IMD的總厚度是從大約0.1μm到大約0.8μm。還需理解的是，第四絕緣圖形135、第五絕緣層137和第六絕緣層139可以形成為單個絕緣層。另外，在本發(fā)明的實施例中第一IMD141可以只包括第五絕緣層137和第六絕緣層139，而不包括絕緣圖形135。
第二通孔143和第二溝槽144被設(shè)置在第一IMD141中，其延伸到并至少部分露出所述MIM電容器的上部電極133和第一互連層129。第一導電互連層，如圖3所示作為著陸架型獨立互連層145，和第二互連層149被設(shè)置在第二通孔143和第二溝槽144中。
在本發(fā)明特殊的實施例中，多個第二溝槽144和多個第二通孔143形成在所述MIM電容器并延伸至上部電極133。第一IMD141中的著陸架型獨立互連層145因此提供多個接點到上部電極133。在本發(fā)明的各種實施例中，著陸架型獨立互連層145的寬度可以等于或小于所述MIM電容器的下部電極127的寬度，例如為200μm或更小。如圖3所示，著陸架型獨立互連層145也可以具有大于它的下部寬度的上部寬度。另外，如圖3中的實施例所示，其中多個第二溝槽144和第二通孔143被設(shè)置在上部電極133上，著陸架型獨立互連層145可以包括彼此分開的多個互連。
如圖3進一步所示，另一絕緣金屬間介電層或第二IMD155形成在著陸架型獨立互連層145上、第二互連層149和第一IMD141上。第二IMD155包括第七絕緣層151和第八絕緣層153。在本發(fā)明的某些實施例中，第二IMD155的總厚度是從大約0.01μm到大約2.0μm。在本發(fā)明的另一些實施例中，第二IMD155的總厚度是從大約0.1μm到大約0.8μm。第七和第八絕緣層151和153可以被形成為單層或多層。
在第二IMD155中的第三通孔157延伸至第一IMD141和至少部分露出著陸架型獨立互連層145和第二互連層149。另外，用于形成第三互連層161的第三溝槽159形成在第二IMD155中。對于圖3所示的實施例，多個第三通孔157形成在上部電極133和著陸架型獨立互連層145上方的第二IMD155中。第三互連層161形成在第三通孔157和第三溝槽159中。在本發(fā)明的特殊的實施例中，第三互連層161給所示MIM電容器的上部電極提供電力。
對于圖3所示的實施例，著陸架型獨立互連層145被用作連接所示MIM電容器和第三互連層161的連接插栓。因而，與圖1中的傳統(tǒng)裝置相比，包括第一和第二IMD141和155的厚絕緣層被設(shè)置在所述MIM電容器的下部電極131和第三互連層161之間。結(jié)果，更穩(wěn)定的電容特性可以提供給所述MIM電容器。
根據(jù)本發(fā)明的實施例，用于制造圖3的集成電路裝置的方法將參照圖4至圖10的剖面圖加以描述。首先參照圖4，溝槽隔離區(qū)域103形成在例如硅襯底的集成電路襯底101中，例如通過淺溝槽隔離(shallow trench isolation，STI)技術(shù)。柵絕緣層107形成在集成電路襯底101上。第一柵極109a和第二柵極109b形成在柵絕緣層107上。如圖4所示，柵極109a和109b可以為例如由多晶硅層和形成在多晶硅層上的硅化物層組成的多層膜。公用源極111和各個漏極113a、113b采用例如離子注入工藝形成在鄰近柵極109a和109b處。
第一絕緣層115形成在柵極109a、109b、源極111和漏極113a、113b所形成區(qū)域中的集成電路襯底101上。第一絕緣層115可以例如由等離子體增強(PE)氧化物膜、高密度等離子體(HDP)氧化物膜、等離子體增強四乙基原硅酸鹽(PE-TEOS)氧化層、高溫氧化物(HTO)層、BPSG層、流動氧化(FOX)層和/或它們的組合物中之一所形成。第一絕緣層115可以被形成從大約0.01μm到大約2μm的厚度。在本發(fā)明的特殊的實施例中，第一絕緣層115被形成從大約0.4μm到大約1.0μm的厚度。
連接到每個漏極113a和113b的接觸孔117采用例如光刻工藝被形成在第一絕緣層115中。隨后，導電層被形成在形成有接觸孔117的區(qū)域中的集成電路襯底101的整個表面上。導電圖形119被形成，以例如采用普通的光刻和/或刻蝕工藝經(jīng)由接觸孔117連接各個漏極113a和113b。
第二絕緣層123和第三絕緣層125依次形成在形成有導電圖形119的區(qū)域中的集成電路襯底101的表面上。第二和第三絕緣層123和125可以由氧化層或其他適合的絕緣層形成，例如摻氟的硅酸鹽玻璃(FSG)層、有機金屬硅酸鹽(OSG)層和/或無機聚合物層。第二和第三絕緣層123和125可以采用例如化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)或旋涂來形成。第二和第三絕緣層123和125可以形成從大約0.01μm到大約2μm的厚度，對于本發(fā)明的某些實施例，為大約0.3μm到大約0.8μm。
底部電極127和第一互連層129可以采用例如雙大馬士革(dualdamascene)工藝同時形成在第一通孔121和第一溝槽122中，第一通孔121和第一溝槽122形成在第二和第三絕緣層123和125中。所述雙大馬士革工藝通常分為“通路第一(via first)”型雙大馬士革工藝和“溝槽第一(trenchfirst)”型雙大馬士革工藝。
所述“通路第一”雙大馬士革型工藝通常包括在第二和第三絕緣層123和125中形成第一通孔121，并隨后在第三絕緣層125中形成第一溝槽122。相反，所述“溝槽第一”雙大馬士革型工藝通常包括在第三絕緣層125中形成第一溝槽122，并隨后在第二絕緣層123中形成第一通孔121。用于第一互連層129和所述MIM電容器的下部電極127的導電層隨后被沉積在半導體襯底101的表面上，以便填充第一通孔121和第一溝槽122。所述整個所沉積的導電層，除了填充第一通孔121和第一溝槽122的部分，隨后采用傳統(tǒng)的化學機械平面化或拋光(CMP)被去除。結(jié)果，所述MIM電容器的下部電極127和第一互連層129可以被同時形成。
所述MIM電容器的下部電極127和第一互連層129可以采用除了上述的雙大馬士革工藝以外的公知方法來形成。例如，在形成第一通孔121后，連接插栓可以被形成，以填充第一通孔121。隨后可以形成第一溝槽122，且沉積導電層以形成所述第一互連層和所述下部電極。隨后所述導電層可以采用例如化學機械平面化或拋光(CMP)加以拋光。
如圖4所示，第二和第三絕緣層123和125可以是單層或多層。第二和第三絕緣層123和125可以采用單步或多步制造工藝來形成。第一溝槽122可以形成在第三絕緣層125中和/或第一溝槽122可以深入第二絕緣層123。
用于所述MIM電容器的下部電極127和/或第一互連層129的所述導電層可以由例如銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭硅(TaSiN)、氮化鈦硅(TiSiN)、氮化鎢(WN)或氮化鎢硅(WSiN)的金屬來形成。用于下部電極127和/或第一互連層129的所述導電層例如可以采用CVD、PVD或電鍍來形成。用于下部電極127和/或第一互連層129的所述導電層可以形成從大約0.001μm到大約2μm的厚度，并且對于本發(fā)明的特殊的實施例，厚度可為從大約0.05μm到大約0.8μm。
介電圖形131、所述MIM電容器的上部電極133和第四絕緣圖形135被依次形成在形成有下部電極127的區(qū)域中的集成電路襯底101上。介電圖形131提供所述MIM電容器的介電層，并與用于上部電極133的導電層和用于第四絕緣圖形135的第四絕緣層依次形成在下部電極127、第三絕緣層125和第一互連層129上。該些依次形成的層采用例如光刻和刻蝕工藝加以圖案化，以完成介電圖形131、上部電極133和第四絕緣圖形135的形成。
所述圖案化工藝可以被進行，使得保留的介電圖形131的厚度為從大約0.001μm到大約1μm，對于本發(fā)明的特殊的實施例，厚度可為從大約0.01μm到大約0.1μm。這種厚度范圍可以降低和/或最小化用于下部電極127的材料的擴散。
作為參照圖4所描述的工藝的結(jié)果，包括下部電極127、介電圖形131和上部電極133的MIM電容器形成在集成電路襯底101上。
介電圖形131可以例如是氮化層、氧化層、碳化硅(SiC)層、氧氮化硅(SiON)層、碳氮化硅(SiCN)層、氧氟化硅(SiOF)層、氫氧化硅(SiOH)層、二氧化鉿(HfO2)層和/或氧化鋁(Al2O3)層。介電圖形131可以采用例如CVD、PVD或ALD工藝來形成。在本發(fā)明的一些實施例中，介電圖形131被形成從大約0.001μm到大約1μm的厚度。在其它實施例中，介電圖形131被形成從大約0.01μm到大約0.5μm的厚度。
上部電極133由導電層形成。例如采用CVD、PVD和/或電鍍方法，所述上部電極的所述導電層可以由例如銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭硅(TaSiN)、氮化鈦硅(TiSiN)、氮化鎢(WN)或氮化鎢硅(WSiN)的金屬來形成。所述上部電極的所述導電層可以被形成從大約0.001μm到大約2μm的厚度，并且在特殊的實施例中，厚度可為從大約0.05μm到大約0.8μm。
第四絕緣層135可以采用例如CVD、PVD或ALD由氧化層、氮化層和例如FSG層、OSG層和/或SiC層(或者它們的組合物)的其它絕緣層來形成。第四絕緣層135可以被形成從大約0.001μm到大約1μm的厚度，并且在特殊的實施例中，厚度可為從大約0.01μm到大約0.5μm。第四絕緣層135可以用于抑制在隨后的刻蝕工藝(例如形成一接點)中聚合物的產(chǎn)生。
第五絕緣層137和第六絕緣層139形成在形成有所述MIM電容器的區(qū)域中的集成電路襯底101的表面上。結(jié)果，包括第四絕緣圖形135、第五絕緣層137和第六絕緣層139的第一IMD141形成在上部電極133上和第一互連層129上。第五和第六絕緣層137和139可以采用例如CVD、PVD或ALD由氧化層、SiC層、SiON層、SiCN層、SiOF層、SiOH層、HfO2層、二氧化鋯(ZrO2)層和/或Al2O3層來形成。第五和第六絕緣層137和139可以被形成從大約0.1μm到大約2μm的厚度，并且在特殊的實施例中，厚度可為從大約0.3μm到大約0.8μm。第五和第六絕緣層137和139可以通過多個步驟或單個步驟被形成為單層或多層。
現(xiàn)在參照圖5至圖7，第二通孔143、第二溝槽144、著陸架型獨立互連層145和第二互連層149例如通過上述的雙大馬士革工藝來形成。然而，第二通孔143、第二溝槽144、著陸架型獨立互連層145和第二互連層149可以采用作為所述雙大馬士革工藝替代的其它公知方法來形成。例如在形成第五絕緣層137后，可以形成第二通孔143。隨后連接插栓被形成，以填充第二通孔143。隨后可以沉積用于第二互連層149和完成著陸架型獨立互連層145的金屬層。最后，所述金屬層可以采用例如CMP加以拋光。
圖5至圖7特別示出了采用所述“通路第一”雙大馬士革工藝形成第二通孔143、第二溝槽144、著陸架型獨立互連層145和第二互連層149的方法。第二通孔143、第二溝槽144、著陸架型獨立互連層145和第二互連層149也可以采用所述“溝槽第一”雙大馬士革工藝來形成。
如圖5所示，構(gòu)成第一IMD141的第六絕緣層139、第五絕緣層137和第四絕緣層135采用光刻和刻蝕工藝加以圖案化，以形成第二通孔143。第二通孔143露出所述MIM電容器的上部電極133以及第一互連層129。
如圖6所示，形成在所述MIM電容器上的第一IMD141的一部分，也即第六絕緣層139，被采用例如光刻和刻蝕工藝進行選擇性地刻蝕，以在將要形成第二互連層149和著陸架型獨立互連層145的區(qū)域中形成第二溝槽144。在將要形成著陸架型獨立互連層145的區(qū)域中第二溝槽144被形成在形成于所述MIM電容器上的第一IMD141中，也即第六絕緣層139。如圖6所示，第二溝槽144具有比第二通孔143的直徑更大的直徑。
現(xiàn)在參照圖7，著陸架型獨立互連層145和第二互連層149被形成，以填充第二通孔143和第二溝槽144。著陸架型獨立互連層145被形成在第二通孔143和第二溝槽144中。
在本發(fā)明的一些實施例中，著陸架型獨立互連層145的形成包括在集成電路襯底101的整個表面上形成導電層，以填充第二通孔143和第二溝槽144。隨后所述導電層采用例如CMP加以平面化。結(jié)果，著陸架型獨立互連層145和第二互連層149的頂表面可以形成與第六絕緣層139相同的高度。在本發(fā)明的一些實施例中，著陸架型獨立互連層145的寬度小于所述MIM電容器的下部電極127的寬度，例如，200μm或更小。著陸架型獨立互連層145的頂部處的寬度可以大于它的底部處的寬度。著陸架型獨立互連層145可以由位于通孔和溝槽中的彼此分開的多層互連層形成。
著陸架型獨立互連層145和第二互連層149可以由銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭硅(TaSiN)、氮化鈦硅(TiSiN)、氮化鎢(WN)或氮化鎢硅(WSiN)來形成，并可以采用例如CVD、PVD或電鍍來形成。著陸架型獨立互連層145和第二互連層149可以被形成從大約0.1μm到大約2μm的厚度，并且在特殊的實施例中，厚度可為從大約0.05μm到大約0.8μm。
如圖8所示，構(gòu)成第二IMD155的第七絕緣層151和第八絕緣層153被形成在形成有所述MIM電容器的區(qū)域中的半導體襯底101的表面上。換言之，第七絕緣層151和第八絕緣層153形成在著陸架型獨立互連層145和第一IMD141上。第二IMD155可以通過單個步驟工藝或采用多個步驟來形成，并且可以被形成為單層或包括后續(xù)的層的多層結(jié)構(gòu)。
第七和第八絕緣層151和153可以由氧化層或其它絕緣層來形成，例如SiC層、SiON層、SiCN層、SiOF層、SiOH層、HfO2層、二氧化鋯(ZrO2)層和/或Al2O3層。第七和第八絕緣層151和153可以采用例如CVD、PVD或ALD來形成。第七和第八絕緣層151和153可以形成從大約0.001μm到大約1μm的厚度，并且在特殊的實施例中，厚度可為從大約0.01μm到大約0.1μm?；蛘撸谄吆偷诎私^緣層151和153可以采用例如CVD或旋涂由氧化層或例如FSG層、OSG層和/或無機聚合物層來形成。在這種實施例中，第七和第八絕緣層151和153可以形成從大約0.01μm到大約2μm的厚度，并且在特殊的實施例中，厚度可為從大約0.1μm到大約0.8μm。
如從圖10中所看到的，第三通孔157、第三溝槽159和第三互連層161(見圖3)采用例如所述雙大馬士革工藝來形成。第三通孔157、第三溝槽159和第三互連層161也可以采用除了所述雙大馬士革工藝之外的其它公知方法來形成。例如，在形成第七絕緣層151后，可以形成第三通孔157。隨后連接插栓被形成，以填充第三通孔157。第八絕緣層153和第三溝槽159可以隨后形成。接著沉積用于所述第三互連層的金屬層。最后，所述金屬層可以采用例如CMP加以拋光。
圖9和圖10特別示出了采用所述“通路第一”雙大馬士革工藝形成第三通孔157、第三溝槽159和第三互連層161的方法。然而，如上所述，也可以采用所述“溝槽第一”雙大馬士革工藝來形成第三通孔157、第三溝槽159和第三互連層161。如圖9所示，構(gòu)成第二IMD155的第七和第八絕緣層采用例如光刻和刻蝕工藝加以圖案化，以形成第三通孔157。第三通孔157露出著陸架型獨立互連層145和第二互連層149。
現(xiàn)在參照圖10，第二IMD155的一部分，例如第八絕緣層153，例如采用光刻和刻蝕工藝被選擇性地刻蝕，以在將要形成第三互連層161的區(qū)域中形成第三溝槽159。第三溝槽159形成在第二IMD155中，例如，在第八絕緣層153中，并且具有比第三通孔157的直徑更大的直徑。
如圖3所示，第三互連層161被填充進第三通孔157和第三溝槽159。第三互連層161的形成包括在半導體襯底101的整個表面上形成導電層，以填充第三通孔157和第三溝槽159，隨后采用例如CMP對該導電層進行平面化。結(jié)果，第三互連層161的頂表面可以被形成與包括第二IMD155的區(qū)域中的第八絕緣層153的高度相同的高度。在本發(fā)明的一些實施例中，如圖10所示，多個第三通孔157被提供，通過該些多個第三通孔157，第三互連層161連接著陸架型獨立互連層145。
第三互連層161可以采用例如CVD、PVD或電鍍由例如銅(Cu)、鋁(Al)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鉭硅(TaSiN)、氮化鈦硅(TiSiN)、氮化鎢(WN)或氮化鎢硅(WSiN)的金屬來形成。第三互連層161可以形成從大約0.01μm到大約2μm的厚度，并且在特殊的實施例中，厚度可為從大約0.1μm到大約0.8μm。
雖然已描述了關(guān)于采用所述雙大馬士革工藝來形成互連的本發(fā)明的實施例，但是所用方法不應(yīng)該局限于這里所提出的實施例，而且互連也可以采用典型的光刻和刻蝕工藝來形成。另外，也可以忽略形成第二通孔的步驟，而通過在形成第三通孔的步驟中同時刻蝕第一和第二IMD來形成第二通孔。另外，雖然本發(fā)明已描述了關(guān)于連接到與未被連接的另一晶體管漏極公用一公用源極的一晶體管漏極的MIM電容器，但是本發(fā)明還包括每個漏極被連接到電容器或只提供一個不具有相關(guān)的公用源極的晶體管漏極的漏極的實施例。另外，雖然本發(fā)明已在前面一般性地描述了不具有位于所述金屬層下方和/或其上的擴散阻擋層和/或粘接層，擴散阻擋層和/或粘接層可以用來減小或防止用于形成金屬層的原子的擴散，并可以用來增強附著力。
如上所述，根據(jù)本發(fā)明的某些實施例，MIM電容器的上部電極經(jīng)由著陸架型獨立互連層被連接到上部互連層，允許較厚的IMD層。這種結(jié)構(gòu)可以限制寄生電容對該MIM電容器特性的負面影響。結(jié)果，可以獲得具有穩(wěn)定性能的MIM電容器。
應(yīng)該注意的是，在不實質(zhì)性地脫離本發(fā)明的原理的情況下，可以對所述實施例做出許多變化和改動。這里，所有這些變化和改動將被包括在所附權(quán)利要求書提出的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種集成電路裝置，包括集成電路襯底；金屬-絕緣體-金屬電容器的導電的下部電極層，位于該集成電路襯底上；介電層，位于該下部電極層上；金屬-絕緣體-金屬電容器的導電的上部電極層，位于該介電層上；第一金屬間介電層，位于該上部電極層上，該第一金屬間介電層包括至少一個延伸至該上部電極層的通孔；第一導電互連層，位于該第一金屬間介電層的所述至少一個通孔上；第二金屬間介電層，位于該第一金屬間介電層上，該第二金屬間介電層包括至少一個通孔，所述至少一個通孔延伸至該第一導電互連層并至少部分露出該第一金屬間介電層的所述至少一個通孔；以及第二導電互連層，位于電連接該第一導電互連層的該第二金屬間介電層的所述至少一個通孔上。
2.如權(quán)利要求1所述的裝置，其中該第一導電互連層包括將該第二導電互連層連接到該上部電極的著陸架型獨立互連層。
3.如權(quán)利要求1所述的裝置，其中該介電層在該下部電極層和該上部電極層之間具有比該裝置的其它區(qū)域中的介電層的厚度大的厚度。
4.如權(quán)利要求1所述的裝置，其中該下部電極層被電連接到該集成電路襯底的摻雜區(qū)域。
5.如權(quán)利要求1所述的裝置，其中該第一金屬間介電層還包括僅形成在該上部電極上的絕緣圖形。
6.如權(quán)利要求1所述的裝置，其中該第一金屬間介電層的所述至少一個通孔包括彼此分開的多個通孔。
7.如權(quán)利要求2所述的裝置，其中該著陸架型互連層被形成與該第一金屬間介電層相同的高度。
8.如權(quán)利要求2所述的裝置，其中該著陸架型互連層還包括彼此分開的多個互連。
9.如權(quán)利要求3所述的裝置，其中在所述其它區(qū)域中的該介電層的厚度為從大約0.01μm到大約0.1μm。
10.如權(quán)利要求1所述的裝置，其中第一層間介電層還包括溝槽，該溝槽形成有比第一通孔的直徑大的直徑和比第一通孔的深度小的深度。
11.如權(quán)利要求1所述的裝置還包括具有形成在該集成電路襯底上的源極、漏極和柵極的晶體管，其中該金屬-絕緣體-金屬電容器的下部電極層被電連接到該晶體管的漏極。
12.如權(quán)利要求11所述的裝置還包括具有形成在該集成電路襯底上的漏極和柵極的第二晶體管，該第二晶體管與第一晶體管具有公用源極，并且該第二晶體管的漏極被電連接到該第二互連層。
13.如權(quán)利要求5所述的裝置，其中該絕緣圖形選自于由氧化層、氮化層、摻氟的硅酸鹽玻璃層、有機金屬硅酸鹽玻璃層、碳化硅層和它們的組合物構(gòu)成的組。
14.一種半導體裝置，包括金屬-絕緣體-金屬電容器，形成在半導體襯底上，該金屬-絕緣體-金屬電容器包括下部電極、位于所述下部電極上的介電層和位于所述介電層上的上部電極；第一金屬間介電，形成在該金屬-絕緣體-金屬電容器的上部電極上，該第一金屬間介電具有位于該金屬-絕緣體-金屬電容器的上部電極上的第一通孔；著陸架型獨立互連層，形成在該第一通孔上；第二金屬間介電，具有露出形成在該金屬-絕緣體-金屬電容器上的該著陸架型獨立互連層的第二通孔；以及互連層，形成在該第二通孔上，該互連層經(jīng)由該著陸架型獨立互連層被連接到該金屬-絕緣體-金屬電容器的上部電極。
15.如權(quán)利要求14所述的裝置，其中該金屬-絕緣體-金屬電容器的下部電極被電連接到形成在該半導體襯底中的漏極。
16.如權(quán)利要求14所述的裝置，其中形成在該上部電極下方的該介電層的厚度比在除了形成該上部電極的區(qū)域之外的區(qū)域形成的介電層的厚度大。
17.如權(quán)利要求16所述的裝置，其中在除了形成該上部電極的區(qū)域之外的區(qū)域形成的介電層的厚度的范圍為從0.01到0.1μm。
18.如權(quán)利要求14所述的裝置，其中絕緣圖形被形成在該上部電極上，并且由氧化層、氮化層、摻氟的硅酸鹽玻璃層、有機金屬硅酸鹽玻璃層、碳化硅層或它們的組合物中的一個形成。
19.如權(quán)利要求18所述的裝置，其中該絕緣圖形不形成在除了形成該上部電極的區(qū)域之外的區(qū)域。
20.如權(quán)利要求14所述的裝置，其中該著陸架型獨立互連層被形成與該第一金屬間介電相同的高度。
21.如權(quán)利要求14所述的裝置，其中被連接到該金屬-絕緣體-金屬電容器的上部電極的該互連層被形成與該第二金屬間介電相同的高度。
22.如權(quán)利要求14所述的裝置，其中該著陸架型獨立互連層由多個彼此分開的互連形成。
23.一種半導體裝置，包括金屬-絕緣體-金屬電容器的下部電極，形成在半導體襯底上并連接到形成在該半導體襯底中的摻雜區(qū)域；介電層，形成在該下部電極上；金屬-絕緣體-金屬電容器的上部電極，形成在該介電層上；絕緣圖形，形成在該金屬-絕緣體-金屬電容器的上部電極上；第一金屬間介電，形成在該絕緣圖形上，該第一金屬間介電具有露出該金屬-絕緣體-金屬電容器的上部電極的第一通孔；著陸架型獨立互連層，形成在該第一通孔上；第二金屬間介電，具有露出形成在該金屬-絕緣體-金屬電容器上的該著陸架型獨立互連層的第二通孔；以及互連層，其形成在該第二通孔上，該互連層經(jīng)由該著陸架型獨立互連層被連接到該金屬-絕緣體-金屬電容器的上部電極。
24.如權(quán)利要求23所述的裝置，其中形成在該金屬-絕緣體-金屬電容器的上部電極下方的該介電層的厚度比在除了形成該上部電極的區(qū)域之外的區(qū)域形成的介電層的厚度大。
25.如權(quán)利要求23所述的裝置，其中在除了形成該上部電極的區(qū)域之外的區(qū)域形成的介電層的厚度的范圍為從0.01到0.1μm。
26.如權(quán)利要求23所述的裝置，其中形成在該上部電極上的絕緣圖形由氧化層、氮化層、摻氟的硅酸鹽玻璃層、有機金屬硅酸鹽玻璃層、碳化硅層或它們的組合物中的一個形成。
27.如權(quán)利要求23所述的裝置，其中該著陸架型獨立互連層由多個彼此分開的互連形成。
28.一種半導體裝置，包括金屬-絕緣體-金屬電容器的下部電極，形成在半導體襯底上，該下部電極電連接到形成在該半導體襯底中的摻雜區(qū)域；介電層，形成在包括該下部電極的半導體襯底上，其中該介電層在該金屬-絕緣體-金屬電容器的下部電極和該上部電極之間具有比該裝置的其它區(qū)域中的介電層的厚度大的厚度；金屬-絕緣體-金屬電容器的上部電極，形成在該介電層為厚的區(qū)域；絕緣圖形，形成在該金屬-絕緣體-金屬電容器的上部電極上；第一金屬間介電，形成在該絕緣圖形上，該第一金屬間介電具有露出該金屬-絕緣體-金屬電容器的上部電極的第一通孔；著陸架型獨立互連層，形成在該第一通孔上；第二金屬間介電，具有露出形成在該金屬-絕緣體-金屬電容器上的該著陸架型獨立互連層的第二通孔；以及互連層，其形成在該第二通孔上，該互連層經(jīng)由該著陸架型獨立互連層被連接到該金屬-絕緣體-金屬電容器的上部電極。
29.如權(quán)利要求28所述的裝置，其中在除了形成該上部電極的區(qū)域之外的區(qū)域形成的介電層的厚度的范圍為從0.01到0.1μm。
30.如權(quán)利要求28所述的裝置，其中該著陸架型獨立互連層由多個彼此分開的互連形成。
31.一種半導體裝置，包括多個晶體管，分別具有公用源區(qū)和漏區(qū)；第一絕緣層，形成在該些晶體管上并具有填充有連接到該漏區(qū)的導電圖形的多個接觸孔；第二絕緣層，形成在具有多個第一通孔的該第一絕緣層上；金屬-絕緣體-金屬電容器的下部電極，形成在該第二絕緣層上并通過該第二絕緣層中的該些第一通孔中的一個電連接到該些漏區(qū)中的一個；第一互連層，形成在該第二絕緣層上并通過該第二絕緣層中的該些第一通孔中的一個電連接到該些漏區(qū)中的一個；金屬-絕緣體-金屬電容器的上部電極，形成在該金屬-絕緣體-金屬電容器的下部電極的上方；介電層，形成在該金屬-絕緣體-金屬電容器的下部電極和該第二絕緣層上，其中在該下部電極層和該上部電極層之間的該介電層比該裝置的其它區(qū)域中的介電層的厚度厚；絕緣圖形，形成在該金屬-絕緣體-金屬電容器的上部電極上；第一金屬間介電層，形成在該絕緣圖形和該介電層上，該第一金屬間介電層具有位于該互連層上的第二通孔和位于該金屬-絕緣體-金屬電容器的上部電極上的第三通孔；著陸架型獨立互連層，形成在該第三通孔上；第二互連層，形成在該第二通孔上；第二金屬間介電層，具有露出形成在該金屬-絕緣體-金屬電容器上的該著陸架型獨立互連層和該第二互連層的第四通孔；以及第三互連層，形成在第三通孔上，該互連層經(jīng)由該著陸架型獨立互連層被連接到該金屬-絕緣體-金屬電容器的上部電極。
全文摘要
本發(fā)明提供集成電路裝置，所述集成電路裝置包括集成電路襯底和位于該集成電路襯底上的金屬－絕緣體－金屬(MIM)電容器的導電的下部電極層。介電層位于該下部電極層上，而該MIM電容器的導電的上部電極層位于該介電層上。第一金屬間介電層位于該上部電極層上。該第一金屬間介電層包括至少一個延伸至該上部電極層的通孔。第一導電互連層位于該第一金屬間介電層的所述至少一個通孔上。第二金屬間介電層位于該第一金屬間介電層上。該第二金屬間介電層包括至少一個延伸至該第一導電互連層并至少部分露出該第一金屬間介電層的所述至少一個通孔的至少一個通孔。第二導電互連層被提供在電連接該第一導電互連層的該第二金屬間介電層的至少一個通孔中。
文檔編號H01L21/3205GK1507045SQ20031010299
公開日2004年6月23日 申請日期2003年10月31日 優(yōu)先權(quán)日2002年12月11日
發(fā)明者吳秉俊, 李京泰, 鄭武京 申請人:三星電子株式會社