專利名稱：半導體結構和處理這種結構的方法
技術領域：
本發(fā)明涉及一種處理和埋層低電阻接觸的結構的方法，如在第一個權利要求的序言中所進一步敘述的一樣。
背景技術：
埋層通常出現(xiàn)在高電壓或雙極型器件的結構中，并用于創(chuàng)造諸如DMOS晶體管那樣的豎直器件，或降低雙極型晶體管的集電極電阻。在傳統(tǒng)的塊硅工藝中，這種埋層是通過將高劑量的離子注入到半導體襯底，緊跟后續(xù)的退火這樣的方法制成的。埋層形成以后，在晶片上通常生長一層外延層也叫器件層。在這種外延硅層中，將進一步實現(xiàn)有源器件。這樣的外延硅層的最后厚度，可以在高速雙極型工藝的1μm到高壓雙極型和DMOS工藝的3-5μm甚至到甚高壓工藝的10-20μm之間變化。
在有源器件諸如雙極型或MOS器件的一系列工藝處理期間，必要的工藝步驟之一是提供一個實現(xiàn)和這些埋層低電阻接觸的結構。
第一種實現(xiàn)和這樣的埋層低電阻接觸的已知方法包括沉阱的使用。這是通過在半導體襯底中注入高劑量高能量的離子，緊跟著在升高的溫度中的退火步驟而制成的，退火的時間足以使注入的雜質原子通過擴散到達埋層。但是，大量的熱處理會在其他層中引起不需要的擴散，并在分級的后道工序中是不希望的。此外，對深度擴散的要求可以引起注入沉阱的橫向擴散，這實質上增加了沉阱的面積并因此而增加了橫向尺度。
另一種被發(fā)展用來克服上面提到的和典型的沉阱結構有關的問題的方法包括一種溝道結構的工藝，該種溝道結構一直延伸到埋層，溝道區(qū)域的側壁排列著電介質，一種導電材料填充了該溝道并且形成了和埋層的一種導電接觸。這種方法的一種實例在美國專利5614750中敘述過。
然而，這種方法對全部工藝流程引入了額外的復雜化的問題，因為，除了要提供上面提到的實現(xiàn)和埋層的接觸的溝道以外，還要用獨立的工藝步驟提供將器件結構之間互相隔離的另一個溝道。此外，溝道的數(shù)量增加了一倍向晶片引入了額外的機械應力，結果，就產生了生長和可靠性的問題。
實現(xiàn)和埋層接觸的其他方法在美國專利6326292和5856700中作了敘述。兩種方法都利用了存在的溝道區(qū)域作為隔離并且提供圍繞這些溝道隔離區(qū)域的高摻雜的區(qū)域，這些高摻雜區(qū)域一直延伸進埋層。在美國專利6326292中，通過這樣的方法達到這一點，在溝道的側壁上提供一層諸如多晶硅這樣的材料，在這層材料中，摻雜物質的擴散比周圍的外延層快。在美國專利5856700中，在溝道的側壁中也存在一個多晶硅層，在后一個專利中，摻雜原子從該多晶硅層向外擴散進周圍的外延層被用來在外延層中實現(xiàn)一個通向埋層的低電阻區(qū)域。在美國專利6326292中，多晶硅層中的摻雜物質相對于周圍的外延層較快的垂直擴散被用來實現(xiàn)圍繞該溝道的一個高摻雜低電阻的區(qū)域，并且通過外延層到達埋層。
然而，這些方法的欠缺在于，如果多晶硅層只被用作向外擴散的區(qū)域，為提供該區(qū)域就需要額外的空間。在多晶硅層被用作低電阻接觸區(qū)域的情況下不存在這個問題。但是在兩個方法中還是需要一個獨立的摻雜區(qū)域以實現(xiàn)和金屬的接觸。而且，兩種方法都是對硅-絕緣層的應用而敘述的。然而，這種技術在典型的塊硅工藝中的應用是不可能的，因為，如在兩種技術中所做的那樣，對溝道底部的多晶硅層的蝕刻在典型的塊硅技術中將引起短路，而在硅-絕緣層技術中，硅-絕緣層晶片內部的和處于溝道的下面的內部絕緣層卻在圍繞溝道的區(qū)域之間提供了電氣絕緣。

發(fā)明內容
本發(fā)明的一個目的是提供一種設置埋層接觸結構的方法，該方法解決了上面提到的橫向空間消耗，工藝復雜性的問題，同時在典型的塊半導體技術中又是可行的。
根據(jù)本發(fā)明，這個目的如在權利要求1中所敘述的那樣達到。
在這種方法中，實現(xiàn)一個用于絕緣目的的溝道區(qū)域所必須的工藝步驟和產生一個圍繞該溝道并延伸到埋層的低摻雜區(qū)域的工藝步驟結合在一起。和現(xiàn)有技術的方法相反，溝道的蝕刻在摻雜步驟之后進行。本方法很簡單，但同時為埋層接觸提供了低電阻，高摻雜擴散的區(qū)域，并且溝道區(qū)域又具有高電壓絕緣能力。此外，本技術又能在典型的塊半導體技術中應用，因為，低電阻區(qū)域的摻雜以后進行的溝道的蝕刻使溝道的蝕刻能深入到襯底中，也能深到超過埋層，從而進一步提高了電氣隔離。這個技術的另一個優(yōu)點是，和在典型的塊半導體技術中所用的相反，本方法允許進行無掩模的埋層注入，這樣再一次簡化了全部工藝流程。
本發(fā)明的另一個特征在權利要求2中敘述。
通過使用用于限定低電阻擴散區(qū)域以及溝道的同一個掩模，工藝復雜性還能進一步減小。
為該掩模層使用一個氧化層或包括一層氧化物作為頂層的堆積層提供了進一步的優(yōu)點，即在后續(xù)進行的硅溝道蝕刻期間提供了非常高的選擇性。
本發(fā)明的還有一個特征在權利要求4中提到。
多晶硅層的應用提供了在后續(xù)的溝道的蝕刻期間的更好的尺寸控制，這將在本文件的說明部分更深入地加以解釋。
本發(fā)明的另一個特征在權利要求5中作出敘述。
這特別適宜于厚外延層，溝道的預蝕刻使用作接觸埋層的低電阻擴散區(qū)域的高摻雜區(qū)域的后續(xù)的摻雜步驟盡可能地短。這再次有利于提供緊湊的尺寸控制，因為摻雜原子的垂直擴散所需要的較長時間也將導致這些原子的較大的橫向向外擴散，這是不希望的。這樣，將溝道預蝕刻到一個第一預定深度做到了對圍繞低電阻擴散區(qū)域的橫向尺度的緊密控制。實際上，溝道的預蝕刻本身就導致了小得多的使摻雜原子到達埋層所需要的熱過程，因為由于該第一溝道的緣故，這些原子必須移動的垂直距離已經相當大地減小了。
本發(fā)明的另一個特征在權利要求6中提到。
該特征對在預蝕刻步驟中溝道被蝕刻的深度提出了最小的要求。
本發(fā)明的另一個特征在權利要求7中被提到。
穿過多晶硅層的摻雜再一次提供了在后續(xù)的溝道的進一步蝕刻期間有更好的尺度控制這一優(yōu)點。
本發(fā)明的還有一個特征在權利要求8中敘述。
這個方法能夠因此被應用在很多不同的半導體工藝上，其中溝道的深度確定了所希望的由該溝道分開的兩個埋層之間的擊穿電壓。這個擊穿電壓隨著在溝道的下面增加一個阻擋層注入區(qū)域而進一步增加，如在權利要求9中提到的那樣。
本發(fā)明也涉及通過用上面提到的方法而獲得的器件，這些器件在權利要求10和11中敘述。


本發(fā)明的這些和其他目的，優(yōu)點和特征將因結合附圖而進行的下列敘述而變得更顯而易見。這些附圖是圖1是根據(jù)本發(fā)明的一種溝道隔離結構的剖面圖。
圖2a-d是半導體晶片的一部分的剖面圖，示出用于制造如圖1所示的這種結構的第一種變化方法的不同工藝步驟，和圖3a-d是半導體晶片的一部分的剖面圖，示出用于制造根據(jù)本發(fā)明的一種結構的第二種變化方法的不同工藝步驟。
具體實施例方式
本發(fā)明除了在傳統(tǒng)的塊硅工藝中應用的其他方法外，也可以被應用到諸如III-V或IV-IV工藝等的其他半導體工藝中，同時希望能提供一種使不同區(qū)域相互之間電氣絕緣的器件，與此同時也提供一種和下面的高摻雜埋層的低電阻接觸。本文本的其余部分將敘述傳統(tǒng)的塊硅工藝，但是其原理也能被應用到其他的半導體工藝上去。
直到目前，高壓高速雙極型塊硅工藝還是利用沉阱栓來接觸這種埋層。然而，沉阱栓工藝需要幾道光刻步驟，因此使工藝的代價高昂。此外，這些沉阱栓消耗很多橫向空間，尤其是當這些沉阱栓也被用于高壓區(qū)域的結隔離時更是這樣。
圖1描繪的本半導體結構取消了使用這樣的沉阱，從而大大減少面積消耗。這種結構包括一個深溝道區(qū)域19，該區(qū)域具有一個取決于在周圍的埋層區(qū)域12之間施加的最大電壓的最后深度，并超過該埋層12的較低深度界限而延伸進塊硅或襯底硅區(qū)域11。該溝道具有氧化的側壁21，并且用填充材料如多晶硅或電介質材料填充，電介質有氧化物(硼磷硅玻璃，可簡寫為BPGG，四乙基正色硅酸酯，可簡寫為TEOS)，含氧氮化物或氮化物。在埋層12之上，溝道被外延層或器件層13內的高摻雜區(qū)域16包圍。此外，該高摻雜區(qū)域能直接被金屬接觸，和傳統(tǒng)的沉阱的情況一樣。這些接觸被示意性地描繪為栓24，例如W-栓，在栓上沉積和蝕刻了第一金屬層25，以實現(xiàn)從埋層到集成電路的其他結構的互相連接。圖1進一步顯示了在溝道下面的一個阻擋注入區(qū)域18，以及一個可應用在硅半導體工藝中的傳統(tǒng)的場氧化層22。
圖2a-d解釋了實現(xiàn)這樣的結構的不同的工藝步驟。有關本主題的半導體結構的第一實施例將敘述為在擊穿電壓為80V的高壓DMOS工藝中的應用。然而，該基本結構也適用于許多其他工藝，從低壓高速雙極型工藝到其他高速工藝，不管是在硅或其他半導體材料中使用。不同的實施例將從不同的蝕刻和摻雜條件產生，這樣，在這些不同的應用中得到的幾何形狀也會不同。然而，基本的工藝步驟以及基本的溝道半導體結構在所有的工藝應用中將基本相同，在下文中將更詳盡地敘述。當然，和其他工藝比較，如上所述，有關注入條件，沉積厚度以及尺寸的具體細節(jié)也將根據(jù)下文敘述的這些高壓結構的條件變化。然而，對所有的工藝而言，工藝步驟的基本順序將保持相同，并且在下文中給出。
圖2a顯示了一個硅晶片11，晶片中通常具有2μm厚度的埋層12，晶片被通常具有5μm厚度的外延層13覆蓋。在p型硅襯底頂部的n型埋層可以通過有掩?；驘o掩模地注入砷原子或銻原子，緊跟一個高溫推進步驟而實現(xiàn)。然而，本發(fā)明也能應用于存在于n型襯底上的p型埋層或兩種類型的埋層，這是通過在任何類型的襯底上的有掩模注入實現(xiàn)的。P型埋層是通過無掩模或有掩模地注入硼原子，緊跟一個高溫推進步驟實現(xiàn)的。在本文件的其余部分將給出對于在其頂部有一個p型外延層的n型埋層的敘述。然而，本發(fā)明也能應用到其頂部有一個n型外延層的p型埋層的情況。
本結構的另一個優(yōu)點是，在只有一個埋層的情況下它允許埋層注入在無掩模下進行，因為本結構具有一個在周圍的埋層之間的內在固有的隔離。
n型埋層實現(xiàn)以后，在晶片的頂部沉積一個適于80V應用的原地摻雜的厚度為8μm的p型外延硅層。由于在后續(xù)的工藝步驟期間埋層的進一步向外擴散，有效的外延層厚度將會進一步減小到對于80V應用的5μm的常規(guī)值。對于更低的最大電壓，就可用更小的外延層厚度，以形成一個對于50V最大電壓應用的3μm厚度的最終外延層厚度。
根據(jù)本發(fā)明的半導體結構的構成從堆積層的沉積開始，該堆積層由在約200μm厚的氮化層頂部的約1μm厚的一個TEOS層組成，氮化層自身又處在20nm厚的薄襯墊氧化層的頂部。該全部夾層在圖2a到2d中由14表示。然后，一個所謂的硬掩模通過光刻和隨后的蝕刻的方法限定在該夾層中，這樣，在該層中將定位溝道的區(qū)域限定了一個開口。這個步驟被叫做硬掩模限定，并在圖2a中顯示為在該層14中的開口15。然后，進行溝道的第一蝕刻或預蝕刻。在優(yōu)選實施例中，該第一蝕刻一直進行到幾乎要延伸到埋層頂部的深度。然而，半導體結構的其他實施例可以具有這樣的溝道，其中第一蝕刻延伸到超過埋層。不管怎樣，第一蝕刻需要進行到一個最小厚度，它被定義為埋層的上界限減去將圍繞溝道的區(qū)域16的摻雜物的垂直向外擴散距離。該向外擴散距離將在下一段中討論。
溝道的第一蝕刻后緊跟一個清潔步驟。然后，圍繞該溝道的一個高摻雜區(qū)域將被處理。這可以直接通過摻雜步驟進行，例如通過一個在POC13中的原地摻雜。然而，在一個變化的方法中，首先，一個薄多晶硅層17被沉積在溝道中，該多晶硅層通常有50nm的厚度。然后，該多晶硅層及其下面的硅層被摻雜。對于一個處在p型襯底的且在其上沉積了一個p型外延層的n型埋層，用作和埋層接觸的低電阻擴散區(qū)域必須是n型。這樣，通過一個注入砷或銻離子的步驟，緊跟一個后續(xù)的高溫退火的方法，就能實現(xiàn)這樣一個n型區(qū)域。在一個優(yōu)選實施例中，用了一個POC13摻雜。如眾所周知，這樣的POC13摻雜由一個兩步驟處理組成首先，在一個高溫步驟中(圖2b中沒有顯示)，在晶片上沉積一個磷玻璃P205層，從而，已經消耗掉薄多晶硅層17的大部分，在下一個高溫推進步驟中，該磷玻璃層中的磷原子將通過該小多晶硅區(qū)域進一步擴散進周圍的硅。這樣得到的高摻雜n+區(qū)域由圖2b中的16表示，其中，這個區(qū)域垂直地到達埋層。這個區(qū)域的橫向向外擴散的寬度從溝道的邊緣到n+區(qū)域本身的橫向邊緣通常為3μm寬。因為由溝道引起的應力的緣故，垂直的向外擴散的寬度可以和這個寬度不同，但它是一個需要考慮到限定實現(xiàn)溝道的第一蝕刻的底部界限的最小寬度。因此，對于5μm的最終外延層厚度和2μm的垂直向外擴散深度，溝道的第一蝕刻蝕刻到大約3μm將是足夠的。
在下一個步驟中蝕刻磷玻璃。保留的小多晶硅從而起到保護硬掩模的保護層的作用，這樣，該硬掩模將不會遭受磷玻璃的氧化蝕刻。這樣就保持了尺寸控制。在上面提到的本方法的其他變化中，在摻雜n+層16之前是可以避免先前的多晶硅沉積的，但是在這種情況下，磷玻璃的蝕刻步驟也將蝕刻TEOS硬掩模的一部分，這樣在下一步蝕刻溝道的步驟中結果的溝道將會變寬。
對于p型埋層的情況，必須實現(xiàn)一個高摻雜的p型區(qū)域。這是通過例如一個多晶硅原地摻雜緊跟一個推進步驟而完成的。
如這樣提到的，在除去P205玻璃以后，如果遇到n型摻雜，仍用因為薄多晶硅層的保護而沒有受到損傷的保留的硬掩模，溝道會進一步蝕刻得更深。溝道將被蝕刻到的最后深度是一個跨越在溝道兩邊的相鄰的埋層和器件上的最大電壓差的函數(shù)。對于一個通常的電壓差50V，就用7到8μm的總溝道深度。對于80V的電壓差，就需要11到13μm的總溝道深度。在任何情況下最后的溝道深度到達下面的襯底，即到達埋層的下邊緣，就能提供這樣的高電壓隔離能力。然而，在襯底中溝道被蝕刻得越深，高電壓隔離能力將越好。
除了溝道的最后深度，擊穿電壓也取決于其他參數(shù)，例如外延層和襯底層以及額外的阻擋層注入區(qū)域的摻雜濃度，這將在下一段中討論。
圖2描繪了到此為止實現(xiàn)的結構。
接著，溝道區(qū)域的隔離性能將通過阻擋層注入的方法而進一步增強。這將提高溝道下面的寄生晶體管的場開啟電壓。對于一個p型材料的塊硅晶片，該場開啟電壓通過注入p型原子(例如硼原子)而提高。對于n型材料構成的塊硅晶片，該場開啟電壓通過注入n型原子例如磷原子或砷原子而提高。高電壓離子注入步驟通過一層通常為50nm厚的初次生長的犧牲掩蔽氧化層進行(圖2d中未示出)，該犧牲掩蔽氧化層在溝道的最后蝕刻和清洗以后沉積。該犧牲氧化層被用以避免在接著的離子注入期間的注入損傷。仍處在晶片頂部的硬掩模層14再次限定了為提高場開啟電壓而進行的注入的區(qū)域。其得到的所謂的阻擋層注入區(qū)域由圖2d和圖1中的18表示。
在該阻擋層注入以后，硬掩模堆積的1μmTEOS層被從中移去，和限定的硬掩模一起只留下了氮化層和襯墊氧化層。同時，在TEOS層移去時薄的掩蔽氧化層也被移去。下面跟著一個襯墊氧化步驟，以用通常具有150nm厚度的氧化層20進一步覆蓋溝道的內壁。該氧化層的功能是用于進一步隔離的目的。該氧化層必須經受橫向電壓降，將溝道附近的電場保持在和最大擊穿電壓有關的臨界水平之下，為了把漏電流減到最小而提供了優(yōu)良的Si/SiO2界面的質量，并且在另一方面提高在后續(xù)的用多晶硅填充溝道的過程中形成的寄生晶體管的開啟電壓。硬氮化物掩模再次用作保護，藉以只氧化溝道壁而不氧化硅晶片的其他部分。最后，溝道被用通常的填充材料例如多晶硅19填充，在此以后，作為這次沉積結果而進一步處在非溝道區(qū)域上的所有多晶硅被選擇性的蝕刻步驟蝕刻掉，以避免蝕刻掉溝道中的多晶硅而。圖2d描繪了結果的結構。
最后，硬掩模的氮化物層被完全去除，并且進行標準的進一步的工藝步驟，例如如圖1描繪的有源區(qū)域的限定和場氧化層22的生長。圖1中的結構進一步顯示了通過在一個電介質交界層23中的栓24到高摻雜區(qū)域16的金屬接觸。這些栓可以被填充W或其他材料。最后，和區(qū)域16的接觸通過第一金屬互相連接層25的沉積和蝕刻而完成。
當然還可以存在更多的金屬互相連接層以及多晶硅門區(qū)域和高摻雜的源/漏/發(fā)射極區(qū)域。然而，由于這些區(qū)域和本發(fā)明無關，為了不使附圖內容過多，在圖中這些層就被省略了。
在比較薄的外延層的情況中，在常規(guī)的POC13摻雜期間磷原子的擴散使這些磷原子很容易從晶片的表面到達埋層，溝道的第一蝕刻可以省略。圖3a-d示意性地顯示了這一點，圖中主要顯示了除了溝道的預蝕刻以外的和圖2a-d一樣的工藝步驟。這樣，首先在外延層130的頂部限定了硬掩模140-150，外延層本身被沉積在硅襯底110中的埋層120的頂部。另外，因和前面提到的一樣的原因，多晶硅層170是有益的，但在通過離子注入和后續(xù)的退火摻雜的情況下也是可以省略的。然后，例如對于不厚于3μm的外延層，結果的摻雜層160到達埋層。接著，如圖3c所示，溝道立刻被蝕刻到例如50V應用的7到8μm的深度。該步驟以后，如圖3d所示，也將應用如圖2d所示的相同的工藝步驟阻擋層注入180，溝道側壁氧化200，用多晶硅填充溝道和后續(xù)的為實現(xiàn)有源器件而進行的進一步的傳統(tǒng)工藝。
雖然本發(fā)明的原理在上文中結合具體裝置進行了敘述，可以清楚地理解的是，該敘述僅是通過實例的方式進行的，不是作為對如所附的權利要求所定義的本發(fā)明的范圍的一種限制。
權利要求
1.一種到一個隱埋導電層的具有低電阻的接觸結構的處理方法，該導電層在一個用以形成部分半導體元件的器件層之中或之下，所述方法包括一個在所述器件層中設置一個到達所述隱埋導電層的高摻雜區(qū)域的步驟，其特征在于，所述設置所述高摻雜區(qū)域的步驟后緊跟著一個蝕刻溝道的步驟，該溝道通過所述高摻雜區(qū)域，其蝕刻的最終深度至少延伸到在所述隱埋導電層下面的半導體襯底。
2.如權利要求1所述的方法，其特征在于，所述高摻雜區(qū)域由通過一個絕緣掩模層的一個高溫摻雜步驟設置，其中所述絕緣掩模層也被用于限定所述溝道區(qū)域。
3.如權利要求2所述的方法，其特征在于，所述絕緣掩模層包括一個氧化層作為頂層。
4.如權利要求2所述的方法，其特征在于，所述高溫摻雜步驟通過一個沉積在所述絕緣掩模層的頂部的多晶硅層進行。
5.如權利要求1所述的方法，其特征在于，所述設置所述高摻雜區(qū)域的步驟之前有一個把所述溝道區(qū)域預先蝕刻到一個淺于所述最后深度的預先確定的深度的步驟。
6.如權利要求5所述的方法，其特征在于，所述預先確定的深度至少為所述埋層的上邊緣的深度減去所述高摻雜區(qū)域的垂直向外擴散深度。
7.如權利要求4或權利要求5所述的方法，其特征在于，所述溝道區(qū)域的所述預先蝕刻后緊跟所述多晶硅層的沉積，其中所述高摻雜區(qū)域通過將摻雜物質穿過所述多晶硅層擴散進入所述器件區(qū)域而設置。
8.如上述任一項權利要求所述的方法，其特征在于，所述溝道的所述最后深度和由所述溝道分開的兩個埋層區(qū)域之間的最大擊穿電壓有關。
9.如權利要求8所述的方法，其特征在于，所述將所述溝道蝕刻到所述最后深度后緊跟著一個在所述溝道下設置一個阻擋層注入區(qū)域的步驟，其中所述最大擊穿電壓進一步由所述阻擋層注入區(qū)域確定。
10.一種半導體結構，其特征在于，該結構包括一個在埋層頂部的器件層中的溝道，所述溝道至少穿過所述埋層延伸到一個所述埋層下的半導體襯底，所述溝道被一個至少垂直延伸到所述埋層的上邊緣，并且摻雜濃度比所述器件層更高但類型相反的摻雜區(qū)域包圍。
11.如權利要求10所述的半導體結構，其特征在于，所述半導體結構進一步包括一個在所述半導體襯底中所述溝道下面的高摻雜的阻擋層注入區(qū)域。
全文摘要
提出一種到一個隱埋導電層的具有低電阻的接觸結構的處理方法，該導電層在一個用以形成部分半導體元件的器件層之中或之下，其中，首先在所述器件層中實現(xiàn)一個到達所述隱埋的導電層的高摻雜區(qū)域，緊跟著一個蝕刻溝道的步驟，該溝道通過所述高摻雜區(qū)域，其蝕刻的最終深度至少延伸到在所述隱埋的導電層下面的半導體襯底。在一種變化的方法中，在高摻雜區(qū)域被提供之前，該溝道首先被預先蝕刻到一個預先確定的深度。同時也敘述了通過這些方法實現(xiàn)的一種半導體結構。
文檔編號H01L21/70GK1463034SQ03110420
公開日2003年12月24日 申請日期2003年4月11日 優(yōu)先權日2002年4月11日
發(fā)明者P·F·M·科爾森, S·布能, E·德貝克, F·M·Y·德佩斯特爾, P·D·W·莫恩斯, M·R·A·塔科, D·F·M·維蘭紐瓦 申請人:Ami半導體比利時有限公司