專利名稱：非易失存儲器高速讀出用基準(zhǔn)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及與非易失半導(dǎo)體存儲器一起使用的讀出放大器。具體來說，涉及用于建立讀出放大器基準(zhǔn)電壓的基準(zhǔn)存儲單元結(jié)構(gòu)。
在非易失存儲器中用差分式讀出放大器，會在讀出速度方面提供很大推動，但每一存儲單元將需要2個存儲器存貯器件，一個用于真值數(shù)據(jù)，另一個用于互補(bǔ)值數(shù)據(jù)。這將減少存儲器容量至少50％。由于需要提供附加的位線、均衡電路、更為復(fù)雜的編程及擦除電路等來實(shí)施每存儲單元雙位結(jié)構(gòu)，因而更為可能的是，這種容量減少會大得多。所以非易失存儲器通常用單端讀出放大器。
參照

圖1，示出一適合與單個位存儲單元14一起使用的單端讀出電路12。目標(biāo)單個位存儲單元14圖示為一單個浮動?xùn)艠O晶體管16。讀出電路12通過讀出與目標(biāo)存儲單元14耦合的讀出線18和與基準(zhǔn)存儲單元22耦合的基準(zhǔn)線20兩者之間的電位差來判定目標(biāo)存儲單元14內(nèi)存儲的邏輯狀態(tài)。讀出線18的電位取決于目標(biāo)存儲單元14內(nèi)所存儲數(shù)據(jù)的邏輯狀態(tài)，即邏輯高狀態(tài)或邏輯低狀態(tài)。通常，若讀出線18電位高于基準(zhǔn)線20電位，目標(biāo)存儲單元14便被作為具有邏輯低狀態(tài)讀出，而讀出線18電位低于基準(zhǔn)線20，目標(biāo)存儲單元14便被作為具有邏輯高狀態(tài)讀出。因而，將基準(zhǔn)線20電壓電位保持在介于目標(biāo)單元14邏輯高和邏輯低電壓電位的中間值很重要。
粗粗一看，顯然可用一穩(wěn)恒的電壓發(fā)生器來產(chǎn)生線20的基準(zhǔn)電壓，但這并非所希望的。讀出線18的電位不僅受到浮動?xùn)艠O晶體管16的柵極電位的影響，還受到存儲器結(jié)構(gòu)的影響。目標(biāo)存儲單元14的電容性負(fù)載取決于其物理結(jié)構(gòu)和其在一較大存儲陣列內(nèi)的位置。這些電容性負(fù)載進(jìn)而影響目標(biāo)存儲單元14的電流源容量，由此影響讀出線18的電位。
所以，要致力于使基準(zhǔn)線20反映這些電容性負(fù)載來更好地跟隨目標(biāo)存儲單元16的邏輯高和邏輯低電壓。對目標(biāo)存儲單元的邏輯高和邏輯低電壓的上述效應(yīng)進(jìn)行跟隨的典型方法是用另一存儲單元即基準(zhǔn)存儲單元22來產(chǎn)生基準(zhǔn)線20的電壓電位。之所以如此思路是因?yàn)榛鶞?zhǔn)存儲單元22具有與目標(biāo)存儲單元14相類似的結(jié)構(gòu)，其性能也類似于目標(biāo)單元14?；鶞?zhǔn)線20的電位因而取決于基準(zhǔn)單元22的電流源值。
本領(lǐng)域公知用基準(zhǔn)單元產(chǎn)生用于單端讀出電路的基準(zhǔn)電壓的種種方法。上述方法其中某些在授予Sheen等人的美國專利U.S.Pat.No.5,572,474、授予Medlock等人的美國專利U.S.Pat.No.5,608,679以及授予Yoshida等人的美國專利U.S.Pat.No.5,642,308中均有討論。
但申請人發(fā)現(xiàn)，在基準(zhǔn)線20上產(chǎn)生基準(zhǔn)電壓的現(xiàn)行方法并非在該存儲器IC整個壽命內(nèi)很穩(wěn)定。部分原因是基準(zhǔn)單元22用一浮動?xùn)艠O晶體管26來產(chǎn)生該基準(zhǔn)電壓。由于浮動?xùn)艠O晶體管26對目標(biāo)存儲單元14的浮動?xùn)艠O晶體管16提供一較好的平衡所以基準(zhǔn)單元22內(nèi)用浮動?xùn)艠O晶體管26是有好處的，但浮動?xùn)艠O晶體管26所引入的另外的問題會使基準(zhǔn)線20上產(chǎn)生正確的基準(zhǔn)電壓很復(fù)雜。
因?yàn)榛鶞?zhǔn)單元22的閾值電壓本不應(yīng)變化，所以基準(zhǔn)單元22與用于改變主存儲器陣列中存儲單元14狀態(tài)的編程及擦除電路相隔離?？傊?，所構(gòu)成的基準(zhǔn)存儲單元在其浮動?xùn)艠O28上沒有電荷，而且其浮動?xùn)艠O28上的電荷水平未被用于變動是因?yàn)樗鼈兾磁c任何編程或擦除電路連接。根據(jù)需要，基準(zhǔn)單元的閾值電壓電平可通過調(diào)整其溝道區(qū)的襯底摻雜濃度來調(diào)節(jié)。
但很不幸，有幾方面因素可能使基準(zhǔn)單元的浮動?xùn)艠O28的電荷水平改變。浮動?xùn)艠O晶體管總體上易受到讀出干擾的問題可能改變基準(zhǔn)單元浮動?xùn)艠O28上的電荷量，從而使其閾值電壓改變。這可能造成單元的基準(zhǔn)電流值發(fā)生改變，進(jìn)而改變基準(zhǔn)線20的電壓值。由于讀出電路12的關(guān)鍵性均衡，讀出線20的電壓變化最好的情形可能使讀出電路12減慢，而最壞的情形則可能使其讀出錯誤數(shù)據(jù)。
另外，申請人還發(fā)現(xiàn)了與采用浮動?xùn)艠O基準(zhǔn)單元22有關(guān)聯(lián)的另一差錯源。非易失存儲器IC的制造往往需要利用等離子體。等離子體具有與其相關(guān)聯(lián)的固有電荷，通常在制造工藝期間將改變非易失存儲單元的浮動?xùn)艠O電荷。要適應(yīng)浮動?xùn)艠O電荷這種改變，主存儲陣列通常有待于制造工藝最后階段的擦除步驟。但由于基準(zhǔn)單元22是與主存儲器的編程及擦除電路隔離的，因而在該擦除步驟未被擦除，其浮動?xùn)艠O未處于一中性位置。解決該問題的一個方法是，在制造工藝最后階段讓整個存儲器IC經(jīng)過一預(yù)定時間的紫外線UV光照。暴露于UV光可擦除基準(zhǔn)單元22，但不能肯定基準(zhǔn)單元22得到全面擦除。結(jié)果讀出放大器12必須適應(yīng)必然使其減慢這種變化。
隨著非易失存儲器密度的持續(xù)增加以及其速度要求的不斷提高，影響速度性能的每一項因素都變得愈加關(guān)鍵。本發(fā)明目的在于，提供一種快速而且不對工藝過敏的讀出放大器。
本發(fā)明另一目的在于，生成一種用于讀出放大器的基準(zhǔn)電壓，不受讀出放大器基準(zhǔn)單元中閾值電壓變化的影響，但仍可正確跟隨主存儲器陣列內(nèi)目標(biāo)存儲單元中的變化。
本發(fā)明還有一目的在于，提供一種對緊湊的EEPROM存儲結(jié)構(gòu)中的布局變化進(jìn)行補(bǔ)償?shù)幕鶞?zhǔn)單元。
基準(zhǔn)單元的閾值電壓，因此其電流源容量，也取決于其浮動?xùn)艠O的電荷量。如上所述，浮動?xùn)艠O上的電荷對存儲單元建立一閾值電壓，確定其提供多少電流來響應(yīng)其控制柵極所加上的電壓。但申請人發(fā)現(xiàn)，依賴浮動?xùn)艠O來建立基準(zhǔn)單元閾值電壓可能引入意想不到的差錯。
制造存儲器IC期間，往往需要使存儲器IC經(jīng)過一等離子體處理步驟。這可以是例如等離子體蝕刻步驟的一部分。等離子體具有相關(guān)聯(lián)的電荷，全部浮動?xùn)艠O晶體管的浮動?xùn)艠O將在等離子體步驟期間被部分帶上電荷。這并沒有嚴(yán)重影響主陣列，因?yàn)閷Υ鎯ζ鱅C進(jìn)行首次測試期間其通常經(jīng)歷一擦除步驟，將其各自浮動?xùn)艠O的任何累積電荷去除。但基準(zhǔn)單元不經(jīng)過該擦除步驟。實(shí)際上，存儲器IC通常不使擦除電路與基準(zhǔn)單元耦合。為了減少制造后落入浮動?xùn)艠O內(nèi)的電荷，存儲器IC通常有待于一紫外線擦除步驟。理想情形，UV光本應(yīng)去除各個存儲單元內(nèi)的電荷，使IC內(nèi)全部浮動?xùn)艠O處于一已知電荷狀態(tài)。這對基準(zhǔn)單元很關(guān)鍵，因?yàn)槠浔仨毊a(chǎn)生一已知并經(jīng)過精確控制的電流。該預(yù)期值的任何變化將使單元的讀出減慢，因?yàn)樵试S范圍將不得不被放寬。但已經(jīng)發(fā)現(xiàn)，不是所有的基準(zhǔn)單元在該UV光擦除步驟期間被完全擦除，這妨礙IC使其讀出范圍收緊，進(jìn)而妨礙其讀出存取時間縮短。
即便基準(zhǔn)單元中的電荷可對已知的低值起動，但該浮動?xùn)艠O的電荷在存儲器整個壽命期間易于變化。換言之，基準(zhǔn)單元上的電荷將隨時間作為平常讀出操作的結(jié)果而改變。這是由于種種現(xiàn)象，諸如稱為讀出干擾這樣一種差錯，這由于重復(fù)的讀出操作可造成浮動?xùn)艠O內(nèi)所存儲電荷量的較小改變。因?yàn)槊慨?dāng)讀出主存儲器陣列內(nèi)任何存儲單元都讀出基準(zhǔn)單元，所以基準(zhǔn)單元更容易受讀出干擾問題影響。
本發(fā)明通過不允許基準(zhǔn)單元浮動?xùn)艠O浮動來解決上面提及的與浮動?xùn)艠O有關(guān)的兩項差錯源?；鶞?zhǔn)單元的控制柵極與該單元的浮動?xùn)艠O連接。這允許本發(fā)明消除浮動?xùn)艠O上電荷變化所引起的任何差錯。而且，這還允許對浮動?xùn)艠O與控制柵極耦合的正確電壓進(jìn)行更好的控制。浮動?xùn)艠O單元通常在其控制柵極和其浮動?xùn)艠O之間具有85％至90％耦合率，這種耦合率無法控制為一確切值。另外，有效的耦合范圍很可能在單元整個壽命期間隨浮動?xùn)艠O上電荷的變化而改變。本發(fā)明可通過提供100％的精確耦合率進(jìn)一步收緊存儲器IC的工作范圍，由此提高其速度。
由于利用其控制柵極的直接線路來控制浮動?xùn)艠O的電荷量，因而不容易受浮動?xùn)艠O上電荷累積或電荷欠缺的影響。這樣，目前的基準(zhǔn)單元不受制造工藝中等離子體步驟所造成的電荷累積的影響。這還使基準(zhǔn)存儲單元可抵御諸如讀出干擾和老化這種與浮動?xùn)艠O有關(guān)的其他差錯。浮動?xùn)艠O的電荷量由與基準(zhǔn)單元控制柵極耦合的經(jīng)過數(shù)字控制的穩(wěn)恒基準(zhǔn)電壓源進(jìn)行直接調(diào)節(jié)。這允許本發(fā)明將工作范圍得到更多的收緊，從而使速度增益更高。
采用其控制柵極與其浮動?xùn)艠O相連的基準(zhǔn)單元，允許本發(fā)明更為集中地跟隨主存儲器陣列目標(biāo)存儲單元的體系結(jié)構(gòu)布局。本發(fā)明基準(zhǔn)單元跟隨目標(biāo)存儲單元結(jié)構(gòu)、離子植入分布、布局等以確保讀出操作的正確比較，不容易發(fā)生利用浮動?xùn)艠O結(jié)構(gòu)相關(guān)聯(lián)的差錯。
最好本讀出放大器基準(zhǔn)單元電路包括2個基準(zhǔn)單元來模仿一共用相同位線和相同源極線的目標(biāo)存儲器陣列的相鄰行的2個浮動?xùn)艠O晶體管。已經(jīng)發(fā)現(xiàn)存儲器陣列布局可影響目標(biāo)存儲單元的讀出。與具有相同的所存儲數(shù)據(jù)值并與相同位線耦合但處于相鄰行的第二目標(biāo)存儲單元相比，處于第一行的第一目標(biāo)存儲單元可在其位線上產(chǎn)生不同的電壓。這部分由于造成它們“看上去”為不同的電容性負(fù)載水平的這2個單元的物理布局方位。為了對此加以補(bǔ)償，本發(fā)明的2個基準(zhǔn)浮動?xùn)艠O晶體管的布局按偶數(shù)行目標(biāo)存儲器單元與奇數(shù)行相鄰目標(biāo)存儲單元耦合的存儲器布局相對應(yīng)的方式構(gòu)成。本發(fā)明經(jīng)過數(shù)字控制的穩(wěn)恒基準(zhǔn)電壓源可確定被尋址的是偶數(shù)行還是奇數(shù)行，并僅僅激活其布局與相應(yīng)的目標(biāo)偶數(shù)或奇數(shù)行對應(yīng)的基準(zhǔn)浮動?xùn)艠O晶體管。這允許本發(fā)明更好地匹配主存儲器陣列內(nèi)的電壓變化，由此進(jìn)一步收緊工作范圍以實(shí)現(xiàn)更高的速度。
圖2是采用本發(fā)明第一實(shí)施例讀出方案的閃爍存儲器結(jié)構(gòu)。
圖3是讀出線和基準(zhǔn)線的電壓電位圖。
圖4是其允許水平比圖3所示更為收緊的讀出線和基準(zhǔn)線的電壓電位圖。
圖5是本發(fā)明EEPROM主存儲器陣列的第一例布局。
圖6是本發(fā)明EEPROM主存儲器陣列的第二例布局。
圖7是本發(fā)明第二實(shí)施例的基準(zhǔn)單元。
圖8是本發(fā)明基準(zhǔn)的控制電壓發(fā)生器。
圖9是本發(fā)明第二實(shí)施例基準(zhǔn)單元的布局圖。
圖10是本發(fā)明讀出放大器的具體圖。
單端讀出電路17通過確定目標(biāo)單元的相應(yīng)位線在讀出操作期間是否與地耦合來確定所選定存儲單元內(nèi)存儲的數(shù)據(jù)的邏輯值。通常，與地耦合的位線表示邏輯1，與地隔離的位線表示邏輯0。因而，為了讀出存儲單元Cn1，閃爍存儲器11必須確定Cn1相應(yīng)位線B1是否與地耦合。為了做到這，必須忽略其他全部位線的狀態(tài)。局部y譯碼器15使與目標(biāo)存儲單元Cn1對應(yīng)的位線即本例中的位線B1與其他全部位線隔離，并使之與一為單端讀出電路17輸入端的中間結(jié)點(diǎn)19耦合。Y選擇線Y0至Ym激活Y譯碼晶體管Ty0至Tym其中之一。通過僅僅激活Y選擇線Y1，僅使相應(yīng)位線即B1與中間結(jié)點(diǎn)19耦合。
若其閾值電壓低于加到其相應(yīng)字線X0至Xn的讀出電壓，存儲單元C00至Cnm便使其相應(yīng)位線B0至Bm與地耦合。否則存儲單元C00至Cnm仍處于截止?fàn)顟B(tài)，其相應(yīng)位線仍與地隔離。這樣便通過調(diào)節(jié)存儲單元的閾值電壓在存儲單元中存儲邏輯高和邏輯低數(shù)據(jù)。這是通過對存儲單元內(nèi)非易失浮動?xùn)艠O晶體管的浮動?xùn)艠O增加或去除電荷來實(shí)現(xiàn)的。要存儲邏輯高即邏輯1，需對浮動?xùn)艠O21去除電荷，使其閾值電壓低于讀出電壓。相反，要存儲邏輯低即邏輯0，則需對浮動?xùn)艠O21增加電荷，使其閾值電壓高于讀出電壓。
單端讀出電路17包括一差分放大器，通常在本領(lǐng)域內(nèi)是指具有2個輸入端即讀出線25和基準(zhǔn)線27的讀出放大器23。讀出線25是與表示為上拉電阻33的上拉器件耦合。讀出線25還通過一跟隨n-MOS器件31與中間結(jié)點(diǎn)19耦合。中間結(jié)點(diǎn)19另外通過一上拉n-MOS器件35與VCC耦合。若中間結(jié)點(diǎn)19不與任何位線B0至Bm耦合，便會通過上拉n-MOS器件35和上拉電阻33使其上拉至一預(yù)定基準(zhǔn)高電壓。
偏置電壓發(fā)生器37確定中間結(jié)點(diǎn)19的實(shí)際基準(zhǔn)高電壓。n-MOS晶體管的源極電極無法升高到比低于其控制柵極所加上電位的一個閾值電壓要高。由于偏置電壓發(fā)生器37的輸出與n-MOS器件31和35兩者的控制柵極耦合，且其各自的源極電極與中間結(jié)點(diǎn)19耦合，所以中間結(jié)點(diǎn)19所能達(dá)到的最高電位最多處于一個低于偏置電壓發(fā)生器37輸出的閾值電壓。
不論何時局部y譯碼器15使位線B0至Bm與中間結(jié)點(diǎn)19耦合，位線的較高電容值便造成中間結(jié)點(diǎn)19的電壓即刻下拉。上拉n-MOS器件35和上拉電阻33接著開始使中間結(jié)點(diǎn)19的電壓升高。中間結(jié)點(diǎn)19的最終電壓值取決于目標(biāo)存儲單元內(nèi)存儲的數(shù)據(jù)。若目標(biāo)存儲單元具有邏輯0，便仍處于截止?fàn)顟B(tài)來響應(yīng)所加上的讀出電壓，接著便使相應(yīng)位線與地隔離，中間結(jié)點(diǎn)19將升高至上述預(yù)定電壓。另一方面，若目標(biāo)存儲單元具有邏輯1，便響應(yīng)所加上的讀出電壓導(dǎo)通，該相應(yīng)位線便通過存儲晶體管與地耦合，中間結(jié)點(diǎn)19的電位將達(dá)到一較低電位。由于讀出線25通過n-MOS器件31與中間結(jié)點(diǎn)19耦合，所以其電位V讀出跟隨中間結(jié)點(diǎn)19的電位。
參照圖3，所示的示例V讀出電壓與對邏輯0和邏輯1的讀出相對應(yīng)。起初，中間結(jié)點(diǎn)19第一次與所選定位線耦合時將V讀出電壓下拉。若目標(biāo)存儲晶體管具有邏輯1，V讀出電壓便升高至最大邏輯低電位VLLMAX，但仍處于基準(zhǔn)電壓V基準(zhǔn)以下。若目標(biāo)存儲晶體管具有邏輯0，V讀出電壓便升高至位于基準(zhǔn)電壓V基準(zhǔn)以上的最大邏輯高電壓VLHMAX。按此方式，讀出放大器23便可確定目標(biāo)存儲晶體管的內(nèi)容。
應(yīng)理解，V基準(zhǔn)是由最大誤差范圍V基準(zhǔn)M定義的。如上面所述，加到讀出放大器23上的基準(zhǔn)電壓V基準(zhǔn)容易因種種原因變化。所以，V基準(zhǔn)值不可以當(dāng)作為絕對的，而必須由一誤差范圍V基準(zhǔn)M來定義。結(jié)果，讀出放大器23只有對V基準(zhǔn)給出足夠時間以升高到上述V基準(zhǔn)誤差范圍以上才可以識別邏輯0。圖3中將讀出放大器23確定目標(biāo)存儲晶體管的邏輯狀態(tài)所需的時間標(biāo)注為t讀出。
可知道，t讀出是tLL、t允許范圍以及tAMP這三部分之和。tLL時間是邏輯低信號到達(dá)其最高電位VLLMAX所需時間的最大值。此后，讀出放大器23必須等待時間t允許范圍，這是邏輯高信號升高至V基準(zhǔn)誤差范圍V基準(zhǔn)M以上所需時間。最后，tAMP是讀出放大器23對V讀出相對于V基準(zhǔn)的電壓值進(jìn)行判定所需的時間。時間tLL和tAMP是固定的，但時間t允許范圍可通過減小V基準(zhǔn)誤差范圍V基準(zhǔn)M來減小。
參照圖4，示出一例使誤差范圍V基準(zhǔn)M減小來縮短讀出時間t讀出的情形。圖4中與圖3相同的全部單元用同樣標(biāo)號標(biāo)識，并且上文中已說明。本示例中，基準(zhǔn)電壓V基準(zhǔn)的誤差范圍V基準(zhǔn)M減小大約15％形成圖4中的新V基準(zhǔn)M’。由于V讀出升高時間的對數(shù)特征，基準(zhǔn)電壓V基準(zhǔn)誤差范圍這種15％的下降，造成讀出放大器必須等待邏輯高V讀出信號從VLLAMX升高至為誤差范圍V基準(zhǔn)M’以上這一時間t允許范圍幾乎70％的下降。本例中，V基準(zhǔn)M其15％的減小還使得讀出放大器23將V讀出與V基準(zhǔn)相比較所需的全部t讀出時間減少20％。這樣，即便對V基準(zhǔn)誤差范圍的很小改進(jìn)也能在速度方面產(chǎn)生可觀的收獲。
回到圖2，V基準(zhǔn)是基準(zhǔn)線27的電位。如上所述，V基準(zhǔn)跟隨主存儲器陣列13的種種變化很重要。所以，存儲器陣列13讀出通路中的大多數(shù)電路元件在產(chǎn)生基準(zhǔn)電壓的通路中被復(fù)制。所示出的基準(zhǔn)線27與第二上拉電阻43耦合，并通過第二n-MOS跟隨晶體管41與第二中間結(jié)點(diǎn)39耦合。第二中間結(jié)點(diǎn)39通過第二上拉n-MOS器件45與Vcc耦合?；鶞?zhǔn)存儲單元47通過一選擇晶體管49與第二中間結(jié)點(diǎn)39耦合。該結(jié)構(gòu)與通過y譯碼器15對主存儲器陣列13進(jìn)行尋址所用的結(jié)構(gòu)呈鏡像對稱。主要差異在于，基準(zhǔn)存儲單元47的結(jié)構(gòu)與主存儲器陣列13中任何存儲單元C00至Cnm的結(jié)構(gòu)不同。
基準(zhǔn)單元47不包括存儲晶體管。但其所包括的基準(zhǔn)晶體管51具有與主存儲器陣列13存儲單元C00至Cnm內(nèi)存儲晶體管同樣的結(jié)構(gòu)，不過基準(zhǔn)晶體管51不具有浮動?xùn)艠O?；鶞?zhǔn)晶體管51的控制柵極分解為2部分，第一部分55與控制線57直接接觸，第二部分53則插入第一部分55和基準(zhǔn)晶體管51溝道之間。該控制柵極的第二部分53由絕緣的氧化物與第一部分分開，并且與晶體管溝道分開。第一部分55的尺度較好與存儲單元C00至Cnm的控制柵極尺度相同，第二部分53的尺度較好與存儲單元C00至Cnm的浮動?xùn)艠O21相同。而且，將第二部分53與第一部分55分開的氧化物較好與將浮動?xùn)艠O21與存儲單元C00至Cnm內(nèi)控制柵極分開的柵極間氧化物相同。最后，將控制柵極的第二部分53與基準(zhǔn)晶體管51的溝道區(qū)分開的氧化物其尺度較好與將存儲單元C00至Cnm的浮動?xùn)艠O21與其各自的溝道區(qū)分開的隧道氧化物相同。從結(jié)構(gòu)而言，基準(zhǔn)晶體管51看上去與任何存儲單元C00至Cnm內(nèi)的浮動?xùn)艠O晶體管很相像，并具有類似的尺度，但基準(zhǔn)晶體管51另外還具有一耦合臂59，將其控制柵極第一部分53與其控制柵極第二部分55連接。
按照此方式，將表示存儲單元C00至Cnm中浮動?xùn)艠O的控制柵極第二部分53不允許浮動。所以，基準(zhǔn)單元47不受其控制柵極第二部分53上電荷變化造成的電壓閾值變化的影響。這是因?yàn)榛鶞?zhǔn)晶體管控制柵極插入部53不能存儲電荷，因而其閾值電壓無法按此方式變動。直接的結(jié)果是，本發(fā)明不受其制造工藝期間利用等離子體所引起的基準(zhǔn)電壓V基準(zhǔn)變動的影響。而且，這歸功于第二插入部53的電位由控制柵極的第一部分55直接控制。另外，本發(fā)明克服如上文所述對現(xiàn)有技術(shù)基準(zhǔn)單元的控制柵極和浮動?xùn)艠O間的耦合定量不具有絕對控制這種問題。本例中，第二插入部53通過連接臂59與控制柵極第一部分55的耦合具有100％耦合定量。由于這些差錯源被消除，可減小V基準(zhǔn)的誤差范圍使得讀出速度更快速。
圖2中，所示出的主存儲器陣列13具有EPROM和閃爍EPROM存儲器的典型結(jié)構(gòu)，但存儲器陣列13的結(jié)構(gòu)可替換為EEPROM的結(jié)構(gòu)。圖5例如示出一具有EEPROM存儲器陣列排列的存儲器陣列13。將會明白，圖5的存儲器陣列13通常會取代圖2中的存儲器陣列13。所以，圖5存儲器陣列13中各個部分與圖2存儲器陣列13相同部分均給出相同標(biāo)號，并且上文中已說明。本例中，每一單元C00至Cnm包含與浮動?xùn)艠O存儲晶體管63串聯(lián)的選擇晶體管61。每一字線X0至Xn與相應(yīng)行內(nèi)每一存儲單元C00至Cnm的選擇晶體管61和浮動?xùn)艠O晶體管63兩者的控制柵極耦合。每一行具有一分開的接地源極線S0至Sn，每一行內(nèi)全部浮動?xùn)艠O晶體管63的源極電極與其相應(yīng)的源極線耦合。
本發(fā)明的基準(zhǔn)單元將與圖5存儲器陣列13內(nèi)存儲單元C00至Cnm的體系結(jié)構(gòu)相匹配，只是浮動?xùn)艠O將會與控制柵極短路。就效果而言，圖2中的基準(zhǔn)單元47將會由2個晶體管基準(zhǔn)單元替代。這2個晶體管基準(zhǔn)單元會仿照圖5中基準(zhǔn)單元C00至Cnm的結(jié)構(gòu)，與主存儲器陣列13的選擇晶體管61和浮動?xùn)艠O晶體管63串接同樣，使一選擇晶體管與2柵極晶體管串接。主要差異在于，基準(zhǔn)單元中浮動?xùn)艠O與圖2中基準(zhǔn)晶體管51一樣將會有一耦合臂使之與其相應(yīng)的控制柵極連接。盡管很容易將圖5的體系結(jié)構(gòu)集成到圖2的體系結(jié)構(gòu)，但這并非最方便的，因?yàn)樾枰贗C中有大許多的空間。
圖6示出一種適合EEPROM存儲器的更為緊湊的存儲器陣列體系結(jié)構(gòu)。圖6中與圖5相類似的組成部分均給出同樣的標(biāo)號，并且上文中已說明。圖6中的結(jié)構(gòu)每一對字線X0、X1僅需要一個源極線S0。另外，相鄰行存儲單元使各個漏極連接共用一共同位線。這減少了每一存儲單元所需的接點(diǎn)數(shù)目，因此減小整個存儲器陣列13的大小。
但這種緊湊結(jié)構(gòu)使讀出電路17內(nèi)所用的基準(zhǔn)存儲單元的應(yīng)用復(fù)雜。如上所述，希望基準(zhǔn)單元與主存儲器陣列13內(nèi)存儲單元的總體結(jié)構(gòu)相匹配。盡管基準(zhǔn)單元會如圖5結(jié)構(gòu)所需的那樣，仍然需要一與浮動?xùn)艠O存儲晶體管串聯(lián)的選擇晶體管，但申請人發(fā)現(xiàn)，這樣一種結(jié)構(gòu)并未給出最好的部件匹配，也未對基準(zhǔn)電壓V基準(zhǔn)誤差范圍給出最大程度的減小。
存儲器陣列的布局可極大地影響其電容分布，進(jìn)而影響其性能。在采用圖6陣列結(jié)構(gòu)13的存儲器基準(zhǔn)單元中簡單應(yīng)用2晶體管存儲單元將無法確保基準(zhǔn)電壓V基準(zhǔn)正確跟隨主陣列13內(nèi)的變化。
參照圖7，示出的是適合圖6存儲器陣列布局的本發(fā)明第二實(shí)施例基準(zhǔn)單元47?；鶞?zhǔn)單元47包括第一和第二分部件73及71，每次讀出操作期間僅有其中之一工作。第一分部件73包含一與第一基準(zhǔn)晶體管85串聯(lián)的作為n-MOS開關(guān)晶體管實(shí)施的第一選擇器件87。第一選擇器件87和第一基準(zhǔn)晶體管85在輸出引線refin48和接地之間串聯(lián)連接。第二分部件71包含一與第二基準(zhǔn)晶體管75串聯(lián)連接的作為n-MOS開關(guān)晶體管實(shí)施的第二選擇器件77。第二選擇器件77和第二基準(zhǔn)晶體管85在輸出引線48和接地之間串聯(lián)。
控制線ymsb有選擇地激活第一和第二分部件71和73其中之一。控制信號ymsb通過一反相器79與第二選擇器件77的控制柵極耦合，ymsb與第一選擇器件87的控制柵極直接耦合。若控制信號ymsb具有邏輯高，便使第一分電路73激活，若控制信號ymsb具有邏輯低，便選擇第二選擇分電路71?？刂菩盘杫msb的邏輯狀態(tài)與選擇主存儲器陣列13內(nèi)的偶數(shù)行還是奇數(shù)行直接有關(guān)。
X譯碼電路81接收X地址總線，其載置著在主存儲器13內(nèi)被尋址行的地址。X譯碼電路81可以是用于選擇主存儲器陣列13內(nèi)一行存儲單元的主X地址譯碼器，或可以是專門用于選擇第一和第二分電路71和73其中之一的第二X地址譯碼器。作為替代，可對x地址的最低有效位分接信號ymsb，因?yàn)樵撐簧系?會表示一偶數(shù)行，而1則會表示一奇數(shù)行。本例中x地址本身將會控制該基準(zhǔn)單元47。
若X譯碼器81是主X地址譯碼器的部分，X譯碼電路81便包括一與X譯碼器串聯(lián)的X預(yù)譯碼器，它們一起來選擇主存儲器陣列13內(nèi)的單個字線。本例中，X譯碼電路81還在控制線ymsb上發(fā)出一信號。本較佳實(shí)施例中，若X地址總線83表示一偶數(shù)行，便會在控制線ymsb上設(shè)置邏輯低，選擇第二分電路71。相反，若X地址總線83表示一奇數(shù)行，便會在控制線ymsb上設(shè)置邏輯高，選擇第一分電路73。因?yàn)樵谄鋁預(yù)譯碼狀態(tài)后和其X譯碼器前X譯碼電路通常會知道被尋址的是奇數(shù)行還是偶數(shù)行，因而可在對所選定字線完全譯碼出正確地址前發(fā)出信號ymsb。這允許基準(zhǔn)單元47內(nèi)相應(yīng)的分部件在開始讀出目標(biāo)存儲單元之前就已處于選定狀態(tài)。
按此方式，本基準(zhǔn)單元47可更為正確地跟隨主存儲器陣列內(nèi)目標(biāo)存儲單元的布局變化。如上所述，如圖6按緊湊體系結(jié)構(gòu)配置的2晶體管存儲單元的讀出電位很可能會隨所選定的是偶數(shù)行還是奇數(shù)行而變化。為了更為密切地跟隨讀出電位這種變化并因此減小基準(zhǔn)電壓V基準(zhǔn)的誤差范圍，第一分部件73與奇數(shù)行目標(biāo)存儲單元的布局相匹配，第二分部件71與偶數(shù)行目標(biāo)存儲單元的布局相匹配。另外，基準(zhǔn)晶體管75和85的控制柵極和浮動?xùn)艠O按圖2所示同樣方式由相應(yīng)的耦合臂95和101一起短路。加到基準(zhǔn)晶體管75和85的控制柵極91和99上的正確值分別由控制線Vrefsa加上。
參照圖8，示出的是圖7中基準(zhǔn)單元的布局示例。如上所述，基準(zhǔn)單元47響應(yīng)與反相器79和第一選擇器件87的控制柵極72耦合的控制線ymsb。反相器79的輸出與第二選擇器件77的控制柵極104連接。控制線ymsb選擇每次讀出操作期間第一和第二分部件73和71當(dāng)中被激活的那個。第一分部件73包括第一選擇器件87和第一基準(zhǔn)晶體管85。第一選擇器件87由溝道區(qū)上方的多晶硅控制柵極72所分開的漏極區(qū)80和源極區(qū)82界定。第一選擇器件87的源極區(qū)82起到第一基準(zhǔn)晶體管85漏極的作用。第一基準(zhǔn)晶體管85的源極100與接地耦合，并通過通道102與一路由金屬線76耦合。漏極82和源極100間的溝道區(qū)由形成柵極99的第二多晶硅層poly-2下形成柵極97的第一多晶硅層poly-1所覆蓋。如上所述，poly-1柵極97和poly-2柵極99利用耦合臂101耦合在一起。本示例中，耦合臂101作為一使第一多晶層97與第二多晶層99耦合的通道來實(shí)現(xiàn)。
同樣，第二分部件71包括第二選擇器件77和第二基準(zhǔn)晶體管75。第二選擇器件77由溝道區(qū)上方的多晶硅控制柵極104所分開的漏極區(qū)80和源極區(qū)78界定。這樣區(qū)域80便形成第一和第二選擇器件77和87兩者的漏極區(qū)。第二選擇器件77的源極區(qū)78起到第二基準(zhǔn)晶體管75漏極的作用。第二基準(zhǔn)晶體管75的源極106與接地耦合，并且通過第二通道108與路由金屬線76耦合。這樣，第一和第二基準(zhǔn)器件75和85兩者的源極區(qū)便通過金屬路由線76耦合在一起。漏極78和源極106間的溝道區(qū)由poly-2柵極91下的poly-1柵極95所覆蓋。如上所述，poly-1柵極95和poly-2柵極91利用作為一通道實(shí)現(xiàn)的耦合臂95耦合在一起。耦合臂95和101利用金屬路由線74連接在一起，還與基準(zhǔn)電壓線Vrefsa耦合。從不僅與局部位線88耦合還與漏極區(qū)80耦合的通道48引出輸出基準(zhǔn)線refin。2個另外的局部位線92和94處于與局部位線88相鄰位置。這有助于模仿與主存儲器陣列具有互相相鄰的多個目標(biāo)存儲單元這一情況相關(guān)聯(lián)的電容。
參照圖9，控制線Vrefsa的電壓值由一基準(zhǔn)電壓發(fā)生電路111所控制，其由Vcc和接地間串聯(lián)的上拉支路和下拉支路所組成。該上拉支路包括2個p-MOS晶體管113和115，而下拉支路則包括至少一個n-MOS晶體管117。p-MOS晶體管113和115的控制柵極均接地，n-MOS晶體管117的控制柵極則按二極管形式與其漏極連接。通過晶體管113、115和117從Vcc至接地端有一電流生成。Vrefsa值取決于下拉支路兩端的電壓壓降，該壓降又取決于經(jīng)過晶體管113、115和117的電流。根據(jù)需要，n-MOS晶體管117可以是在制造階段可通過金屬可選件連接的多個預(yù)制n-MOS晶體管和多個可選n-MOS晶體管的組合。這允許電流經(jīng)過下拉支路，由此允許Vrefsa上的電壓在制造期間與一特定數(shù)值進(jìn)行硬連線。
本實(shí)施例中，下拉支路包括可對復(fù)合下拉支路按數(shù)字方式接入或去掉的另外的、可選的n-MOS晶體管。n-MOS晶體管n1至n3當(dāng)中每一個均按二極管連接，而且靠相應(yīng)的控制開關(guān)晶體管C1至C3有選擇地與接地端耦合?？刂崎_關(guān)晶體管C1至C3當(dāng)中每一個均響應(yīng)電壓控制線VC1至VC3。通過使控制線VC1至VC3相應(yīng)激活，可使另外的n-MOS晶體管n1至n3當(dāng)中的某些接入到下拉支路中，并相應(yīng)調(diào)節(jié)Vrefsa值。這允許甚至制造后也可對Vrefsa進(jìn)行反復(fù)調(diào)節(jié)。按此方式可在存儲器IC整個壽命期間對Vrefsa值進(jìn)行調(diào)節(jié)來補(bǔ)償存儲器陣列和基準(zhǔn)單元的老化效應(yīng)。VC1至VC3數(shù)值可存儲于主存儲器陣列預(yù)制區(qū)內(nèi)。
參照圖10，示出的是適合替換圖2中讀出電路17的本發(fā)明第二實(shí)施例讀出電路121。為了簡潔起見，僅示出有關(guān)新組成部分。圖當(dāng)中省略的是上面已說明過或被認(rèn)為是本領(lǐng)域技術(shù)人員所精通范圍內(nèi)的y選擇電路、讀出放大器啟動電路、輸出驅(qū)動器等電路組成。圖10中，被理解為主存儲器陣列一部分的目標(biāo)存儲單元123應(yīng)用于讀出電路121用于讀出。如圖2中先前例所述，目標(biāo)存儲單元123通過在其相應(yīng)字線125上加一讀出電壓來選定。目標(biāo)存儲單元123的電流源幅值與響應(yīng)控制電位Vrefsa的基準(zhǔn)單元131的基準(zhǔn)電流相比較。目標(biāo)存儲單元123和基準(zhǔn)單元131的配置可以是上面參照圖2至圖9所說明的任何配置。同樣，控制電位線Vrefsa值可按參照圖9敘述的同樣方式生成。
圖10中，目標(biāo)存儲單元123其讀出電流值利用第一跨導(dǎo)放大器137變換為V讀出線135上的電壓表示。同樣，基準(zhǔn)單元131輸出的基準(zhǔn)電流由第二跨導(dǎo)放大器141變換為V基準(zhǔn)線139上的電壓表示值。V讀出線135和V基準(zhǔn)線139的表示性電壓電位接著由差分放大器143比較，并將結(jié)果置于讀出放大輸出線sa_out145上。應(yīng)理解，線145上的sa_out輸出通常會被放大鎖存。
第一跨導(dǎo)放大器137是2個共用一共同穩(wěn)壓放大器150的經(jīng)穩(wěn)壓的共陰共柵放大器復(fù)合體。該共同穩(wěn)壓放大器150由串聯(lián)耦合在Vcc和接地間的可變電流源151和補(bǔ)償晶體管153所組成。穩(wěn)壓放大器50和晶體管165及163構(gòu)成第一經(jīng)穩(wěn)壓的共陰共柵放大器，而穩(wěn)壓放大器50和晶體管155則構(gòu)成第二經(jīng)穩(wěn)壓的共陰共柵放大器。第一和第二穩(wěn)壓共陰共柵放大器一起形成第一復(fù)合跨導(dǎo)放大器137。
目標(biāo)存儲單元125生成的電流流過第一和第二經(jīng)穩(wěn)壓的共陰共柵放大器兩者，它們一起生成一該電流經(jīng)放大的電壓表示。采用共陰共柵電路是因?yàn)槠渫ǔＬ峁└咻敵鲎杩挂约懊黠@較低的反饋電容，從而使放大器具有較大的直流增益。可通過采用經(jīng)穩(wěn)壓的共陰共柵放大器而非簡單的未經(jīng)穩(wěn)壓的共陰共柵放大器，實(shí)現(xiàn)更高的輸出阻抗和較大輸出電壓擺動幅度。這允許對目標(biāo)存儲單元123的讀出電流和基準(zhǔn)單元131的基準(zhǔn)電流進(jìn)行更高的放大，使得差分放大器143更容易區(qū)分這2個電壓電位。
另外，高度集成存儲器中，往往需要采用最小尺度的晶體管，這甚至可在較低電壓處顯示溝道長調(diào)制以及載流子增殖。這特別涉及非易失存儲器，其最小尺度晶體管往往與高電壓晶體管很近似。溝道長調(diào)制將改變晶體管性能，并且會擾亂讀出放大器的臨界平衡。已經(jīng)發(fā)現(xiàn)，甚至利用最小尺度晶體管的經(jīng)穩(wěn)壓的共陰共柵電路也能實(shí)現(xiàn)較小的電路面積、較好的頻率響應(yīng)、高直流增益以及減輕溝道調(diào)制誤差。
第一跨導(dǎo)放大器137內(nèi)的第一經(jīng)穩(wěn)壓的共陰共柵放大器包括第一輸出n-MOS晶體管163、穩(wěn)壓放大器150、穩(wěn)恒電流源157以及存儲單元123本身。應(yīng)注意，與通常的共陰共柵體系結(jié)構(gòu)不同，穩(wěn)壓放大器150的電流源151并非穩(wěn)恒電流源，而是由第一經(jīng)穩(wěn)壓的共陰共柵電路內(nèi)n-MOS晶體管163的源極電極所控制。實(shí)際上，第一經(jīng)穩(wěn)壓的共陰共柵電路是一自穩(wěn)壓共陰共柵電路。
運(yùn)作中，目標(biāo)存儲晶體管123將字線125上的讀出電壓變換為部分流經(jīng)第一輸出n-MOS晶體管163的漏極-源極通路至V讀出線135再送至差分放大器143的漏極電流。穩(wěn)恒電流源157通過n-MOS按二極管連接的晶體管165供給輸出n-MOS晶體管163的漏極。為了獲得高輸出阻抗即抑制對目標(biāo)存儲單元123的溝道長調(diào)制，必須使相應(yīng)的漏極-源極電壓保持穩(wěn)定。這通過一由穩(wěn)壓放大器150(從屬的電流源151及晶體管153)和第一輸出n-MOS晶體管163組成作為電壓跟隨器的反饋回路來實(shí)現(xiàn)。所以，目標(biāo)存儲單元123的漏極-源極電壓被穩(wěn)壓為一固定值。
為了進(jìn)一步穩(wěn)定第一輸出晶體管163源極即目標(biāo)存儲單元123漏極的電位，晶體管163的源極通過耦合對可變電流源151進(jìn)行控制。較好是使可變電流源151的電流幅值與第一輸出晶體管163的源極電位成反比。這可通過例如使可變電流源151作為一p-MOS晶體管來完成。按照此方式，若輸出晶體管163源極電位下降，可變電流源151的電流值便提高，使得輸出晶體管163控制柵極電位升高。這又會使相對較穩(wěn)固的晶體管163導(dǎo)通以便使其源極電位回升。同樣，若輸出晶體管163源極電位升高，可變電流源151的幅值便減小，使輸出晶體管163控制柵極電位下降，使之提供較少電流，使其源極電位回落。
這樣，本自穩(wěn)壓共陰共柵放大器利用2種機(jī)制使結(jié)點(diǎn)152的電壓波動最小。首先所采用的是穩(wěn)壓晶體管153和輸出晶體管163之間的反饋機(jī)制，其次所采用的是可變電流源151和輸出晶體管163之間的反饋機(jī)制。盡管這有助于使第一輸出晶體管163的漏極電位穩(wěn)定，但目標(biāo)存儲單元123所流過的電流還變換為輸出晶體管163漏極的表示性電位，因?yàn)槿栽试S第一輸出晶體管163的源極-漏極電位變化。
第二經(jīng)穩(wěn)壓的共陰共柵電路起到與上面討論的第一經(jīng)穩(wěn)壓的共陰共柵電路同樣方式的作用。其包括第二輸出n-MOS晶體管155、穩(wěn)壓放大器150、穩(wěn)恒電流源157以及目標(biāo)存儲單元123本身。運(yùn)作中，目標(biāo)存儲晶體管123將字線125上的讀出電壓變換為部分流經(jīng)第二輸出n-MOS晶體管155的漏極-源極通路至一中間輸出結(jié)點(diǎn)159的漏極電流。穩(wěn)恒電流源157供給中間輸出結(jié)點(diǎn)159，而中間輸出結(jié)點(diǎn)159的電壓電位由經(jīng)過n-MOS晶體管155的電流量建立。為了獲得高輸出阻抗即抑制對目標(biāo)存儲單元123的溝道長調(diào)制，需使相應(yīng)的漏極-源極電壓保持穩(wěn)定。這通過一由穩(wěn)壓放大器150和第二輸出n-MOS晶體管155組成作為電壓跟隨器的反饋回路來實(shí)現(xiàn)。所以，目標(biāo)存儲單元123的漏極-源極電壓被穩(wěn)壓為相同固定值。
跨導(dǎo)放大器137的輸出從通過按二極管連接的晶體管161耦合第二輸出n-MOS晶體管155漏極的第一輸出n-MOS晶體管163漏極取出。這樣，V讀出線135的電位便處于第一和第二經(jīng)穩(wěn)壓的共陰共柵放大器兩者的直接控制下，其相應(yīng)的輸出端通過一二極管耦合在一起。這允許V讀出線135的電位更加迅速地達(dá)到一穩(wěn)定值，由此提高讀出電路121的讀出速度。
基準(zhǔn)單元131的電流利用第二復(fù)合跨導(dǎo)放大器141變換為V基準(zhǔn)線139的表示性電壓電位。為了更好地平衡讀出電路121，第二復(fù)合跨導(dǎo)放大器具有與第一復(fù)合跨導(dǎo)放大器137相同的結(jié)構(gòu)，并起到與上述同樣方式的作用。此外，由相同穩(wěn)恒電流源147供給所述第一和第二復(fù)合跨導(dǎo)放大器137和141兩者。
將V讀出線135和V基準(zhǔn)線139電位加到差分放大器143。差分放大器143包括由串聯(lián)連接的p-MOS晶體管171和n-MOS晶體管173所組成的第一支路以及由串聯(lián)連接的p-MOS晶體管175和n-MOS晶體管177所組成的第二支路。第一和第二支路并聯(lián)連接在Vcc和電流漏極179之間。p-MOS晶體管171其漏極與p-MOS晶體管171和175的控制柵極連接。V讀出線135與n-MOS晶體管173的控制柵極耦合，而V基準(zhǔn)線139則與n-MOS晶體管177的控制柵極耦合。p-MOS晶體管177的漏極是差分放大器143中線145上的輸出sa_out。
權(quán)利要求
1.一種讀出放大器用基準(zhǔn)電壓發(fā)生器，其特征在于，包括與所述讀出放大器耦合的一基準(zhǔn)電壓輸出結(jié)點(diǎn)；用于接收一經(jīng)過控制的電壓電位的電壓輸入結(jié)點(diǎn)；和第一MOS基準(zhǔn)單元，具有第一漏極區(qū)、第一源極區(qū)、第一控制柵極、第一多晶硅柵極、第一溝道區(qū)、第一隧道氧化物以及第一柵極氧化物，所述第一漏極區(qū)和所述第一源極區(qū)位于所述第一溝道區(qū)的相對側(cè)，所述第一多晶硅柵極由所述第一隧道氧化物與所述第一溝道區(qū)分開，所述第一柵極氧化物夾在所述第一控制柵極和所述第一多晶硅柵極之間，所述第一漏極區(qū)與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)耦合，所述第一源極區(qū)與第一基準(zhǔn)電力干線耦合，所述電壓輸入結(jié)點(diǎn)與所述第一控制柵極和所述第一多晶硅柵極兩者耦合，所述經(jīng)過控制的電壓電位處于有效狀態(tài)以便激活所述第一MOS基準(zhǔn)單元；以及將所述第一控制柵極與所述第一多晶硅柵極連接的通道。
2.如權(quán)利要求1所述的基準(zhǔn)電壓發(fā)生器，其特征在于，還具有一有選擇地將所述第一漏極區(qū)與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)隔離并有選擇地將所述第一漏極區(qū)與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)耦合的第一選擇開關(guān)。
3.如權(quán)利要求2所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述第一選擇開關(guān)是一MOS晶體管。
4.如權(quán)利要求2所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述讀出放大器在每次讀出操作期間與一目標(biāo)數(shù)據(jù)存儲單元耦合，所述目標(biāo)數(shù)據(jù)存儲單元為一諸行諸列數(shù)據(jù)存儲單元的存儲器陣列的一部分，所述讀出放大器處于有效狀態(tài)以便將所述目標(biāo)數(shù)據(jù)存儲單元的第一電流測定結(jié)果與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)的第二電流測定結(jié)果相比較，并響應(yīng)所述第一電流測定結(jié)果大于所述第二電流測定結(jié)果提供第一輸出邏輯狀態(tài)，響應(yīng)所述第一電流測定結(jié)果小于所述第二電流測定結(jié)果提供第二輸出邏輯狀態(tài)；所述第一選擇開關(guān)進(jìn)一步處于有效狀態(tài)以便響應(yīng)所述目標(biāo)數(shù)據(jù)存儲單元處于所述存儲器陣列中偶數(shù)行內(nèi)將所述第一MOS基準(zhǔn)單元與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)隔離，并處于有效狀態(tài)以便響應(yīng)所述目標(biāo)數(shù)據(jù)存儲單元處于所述存儲器陣列中奇數(shù)行內(nèi)將所述第一基準(zhǔn)單元與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)耦合。
5.如權(quán)利要求4所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述基準(zhǔn)電壓發(fā)生器進(jìn)一步包括第二MOS基準(zhǔn)單元，具有第二漏極區(qū)、第二源極區(qū)、第二控制柵極、第二多晶硅柵極、第二溝道區(qū)、第二隧道氧化物以及第二柵極氧化物，所述第二漏極區(qū)和所述第二源極區(qū)位于所述第二溝道區(qū)的相對側(cè)，所述第二多晶硅柵極由所述第二隧道氧化物與所述第二溝道區(qū)分開，所述第二柵極氧化物夾在所述第二控制柵極和所述第二多晶硅柵極之間，所述第二漏極區(qū)有選擇地與所述基準(zhǔn)電壓輸出結(jié)點(diǎn)耦合，所述第二源極區(qū)與所述基準(zhǔn)電力干線耦合，所述電壓輸入結(jié)點(diǎn)與所述第二控制柵極和所述第二多晶硅柵極兩者連接，所述經(jīng)過控制的電壓電位處于有效狀態(tài)以便激活所述第二MOS基準(zhǔn)單元；以及當(dāng)所述第一選擇晶體管將所述第一MOS基準(zhǔn)單元與所述輸出結(jié)點(diǎn)隔離時所述第二MOS基準(zhǔn)單元便與所述輸出結(jié)點(diǎn)耦合。
6.如權(quán)利要求5所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述第一和第二溝道區(qū)按直排方式形成在單個襯底上。
7.如權(quán)利要求5所述的基準(zhǔn)電壓發(fā)生器，其特征在于，進(jìn)一步包括第二選擇開關(guān)、反相器以及單元選擇控制輸入線，所述第二選擇開關(guān)耦合在所述第二漏極區(qū)和所述基準(zhǔn)電壓輸出結(jié)點(diǎn)兩者之間，所述反相器具有一反相輸入端和一反相輸出端，所述單元選擇控制線與所述反相輸入端和所述第一開關(guān)的控制輸入端兩者耦合，所述反相輸出端與所述第二開關(guān)的控制輸入端耦合，所述選擇控制輸入線處于有效狀態(tài)以便某一時刻僅使所述第一和第二開關(guān)其中之一閉合。
8.如權(quán)利要求7所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述第一和第二選擇開關(guān)為MOS晶體管，所述選擇控制輸入線與所述第一選擇開關(guān)的控制柵極直接耦合，所述反相輸出端與所述第二選擇開關(guān)的控制柵極耦合。
9.如權(quán)利要求4所述的基準(zhǔn)電壓發(fā)生器，其特征在于，進(jìn)一步包括用于確定所述目標(biāo)數(shù)據(jù)存儲單元何時處于所述存儲器陣列內(nèi)奇數(shù)行并確定所述目標(biāo)存儲單元何時處于所述存儲器陣列內(nèi)偶數(shù)行的行檢測電路，所述第一選擇開關(guān)響應(yīng)所述行檢測電路。
10.如權(quán)利要求9所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述行檢測電路為一通過耦合選擇所述存儲器陣列內(nèi)一行數(shù)據(jù)存儲單元的x-譯碼器。
11.如權(quán)利要求9所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述行檢測電路為一x地址總線的最低有效位，處于有效狀態(tài)以便選擇所述存儲器陣列內(nèi)的一行，使得所述基準(zhǔn)電壓發(fā)生器處于所述x地址總線的直接控制下。
12.如權(quán)利要求9所述的基準(zhǔn)電壓發(fā)生器，其特征在于，進(jìn)一步具有第一行譯碼器和第二行譯碼器，所述第一行譯碼器為一用于接收行地址總線并選擇所述存儲器陣列內(nèi)相應(yīng)單一行的x譯碼器，所述第二行譯碼器為一用于觀察所述行地址總線內(nèi)行地址線的部分譯碼器，所述行地址線處于有效狀態(tài)以便確定所述存儲器陣列內(nèi)所述相應(yīng)單一行何時為偶數(shù)行以及何時為奇數(shù)行，所述行檢測電路為所述第二行譯碼器。
13.如權(quán)利要求1所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述電壓輸入結(jié)點(diǎn)通過耦合接收一至少包含一個上拉電路和下拉電路在內(nèi)的電壓控制電路的所述經(jīng)過控制的電壓電位，所述上拉電路包括一將所述電壓輸入結(jié)點(diǎn)與第二基準(zhǔn)電力干線耦合的常態(tài)導(dǎo)通的上拉器件，所述下拉電路至少包括并行的第一和第二下拉電路，所述第一下拉電路具有一將所述電壓輸入結(jié)點(diǎn)與所述第一基準(zhǔn)電力干線耦合的常態(tài)導(dǎo)通下拉器件，所述第二下拉電路則包括所述控制輸入結(jié)點(diǎn)和所述第一基準(zhǔn)電力干線之間串聯(lián)的至少一個電阻性元件和至少一個開關(guān)，所述開關(guān)響應(yīng)第一開關(guān)控制線有選擇地將所述電阻性元件與所述第一基準(zhǔn)電力干線耦合。
14.如權(quán)利要求13所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述第二下拉電路包括多對電阻性元件及開關(guān)對，所述每一對中的每一電阻性元件和開關(guān)在所述電壓輸入結(jié)點(diǎn)和所述第一基準(zhǔn)電力干線間串聯(lián)連接，所述開關(guān)對每一對中的每一開關(guān)由各自的開關(guān)控制線控制，以便從所述第二下拉電路當(dāng)中有選擇地插入和去掉所述開關(guān)對。
15.如權(quán)利要求13所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述各自的開關(guān)控制線處于用戶直接控制下，以便人工設(shè)定所述電壓輸入結(jié)點(diǎn)的電壓電位。
16.如權(quán)利要求13所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述第一開關(guān)控制線的邏輯狀態(tài)存儲在非易失存儲單元中。
17.如權(quán)利要求16所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述非易失存儲單元為所述存儲器陣列的一部分。
18.如權(quán)利要求1所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述讀出放大器包括一跨導(dǎo)放大電路和一差分放大器，所述跨導(dǎo)放大電路包括第一中間結(jié)點(diǎn)、第二中間結(jié)點(diǎn)、放大輸出結(jié)點(diǎn)、第一n-MOS晶體管、第二n-MOS晶體管、第三n-MOS晶體管、二極管、可變電流源以及恒流源，所述第一中間結(jié)點(diǎn)與所述基準(zhǔn)輸出結(jié)點(diǎn)耦合，所述恒流源在基準(zhǔn)高電力干線和所述第二中間結(jié)點(diǎn)之間耦合，所述第一n-MOS晶體管漏極與所述第二中間結(jié)點(diǎn)耦合，而所述第一n-MOS晶體管源極與所述第一中間結(jié)點(diǎn)耦合，所述可變電流源在所述基準(zhǔn)高電力干線和所述第一n-MOS晶體管控制柵極之間耦合，所述第二n-MOS晶體管使其漏極與所述第一n-MOS晶體管控制柵極耦合，其源極與基準(zhǔn)接地耦合，其控制柵極與所述第一中間結(jié)點(diǎn)耦合，所述二極管在所述第二中間結(jié)點(diǎn)和所述放大輸出結(jié)點(diǎn)之間耦合，所述第三n-MOS晶體管使其漏極與所述放大輸出結(jié)點(diǎn)耦合，其源極與所述第一中間結(jié)點(diǎn)耦合，其控制柵極與所述第一n-MOS晶體管控制柵極耦合，所述第三n-MOS晶體管源極通過耦合控制所述可變電流源的電流幅值，所述放大輸出結(jié)點(diǎn)與所述差分放大器輸入端耦合。
19.如權(quán)利要求18所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述可變電流源為一p-MOS晶體管。
20.如權(quán)利要求18所述的基準(zhǔn)電壓發(fā)生器，其特征在于，所述二極管為一按二極管連接的n-MOS晶體管。
全文摘要
一種用于高速讀出電路的基準(zhǔn)單元(47)包括第一分電路(73)和第二分電路(71)。第一分電路(73)具有與主存儲器陣列奇數(shù)行存儲單元相類似的結(jié)構(gòu)。第二分電路(71)具有與主存儲器陣列偶數(shù)行存儲單元相類似的結(jié)構(gòu)。若主存儲器陣列內(nèi)的目標(biāo)單元處于奇數(shù)行,便選擇第一分電路,而目標(biāo)單元處于偶數(shù)行的話,便選擇第二分電路。第一和第二分電路兩者均包括其控制柵極(99,91)分為2部分的基準(zhǔn)晶體管(85,75)。第一部分為一poly－1多晶層,由隧道氧化物與溝道區(qū)分開。第二部分為一第一部分上方的金屬或poly－2多晶層,由柵極氧化物與第一部分分開。利用一通道(101,95)將第一部分與第二部分連接。
文檔編號H01L27/10GK1366677SQ01801049
公開日2002年8月28日 申請日期2001年5月14日 優(yōu)先權(quán)日2000年6月21日
發(fā)明者S·帕塔克, J·E·佩恩, J·帕塔克 申請人:愛特梅爾股份有限公司