專利名稱:單片集成的電感的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種尤其可應(yīng)用于MRAM裝置的單片集成電感。
背景技術(shù):
盡管電感是電路中的重要元件且在電路中經(jīng)常是不可缺少的,但迄今還沒有研制出單片集成的電感。具體地講,在集成電路中電感是用與該集成電路有關(guān)的分散元件構(gòu)成的。
對于需要磁場并由此需要電感的集成電路,其例子為必要時(shí)具備選擇晶體管的MRAM裝置。這種MRAM裝置具有由矩陣形布置的存儲單元構(gòu)成的存儲單元區(qū),所述的存儲單元譬如包括由硬磁層、隧道勢壘層和軟磁層組成的疊層。該疊層設(shè)置在位于字線和位線之間的交叉點(diǎn)處,其中所述位線以一定的間隔垂直于所述字線延伸。流經(jīng)字線和位線的電流將產(chǎn)生磁場,該磁場可以改變每次所選定的存儲單元的軟磁層磁化方向,使得該方向平行或反平行于所述硬磁層的磁化方向。同軟磁層相對于硬磁層的反平行磁化相比,這些層的平行磁化可以使所述疊層具有更低的電阻值。于是,所述疊層的不同電阻值可以被引作信息單元“0”或“1”。
由于集成電路的進(jìn)一步小型化,那些產(chǎn)生用于確立軟磁層磁化方向的磁場的、所選存儲單元的字線和位線是具有極小尺寸的導(dǎo)電線,這些尺寸只適用于mA級范圍內(nèi)的、提供相應(yīng)較弱磁場的電流,因此這給可靠地確定軟磁層中的磁化方向帶來了問題。換句話說,此處借助集成的線圈來產(chǎn)生局部較強(qiáng)的磁場是非常有用的,尤其可以利用線圈匝數(shù)來把磁場強(qiáng)度置為所需的大小。
發(fā)明內(nèi)容
因此本發(fā)明的任務(wù)在于,創(chuàng)造一種可單片集成的電感,它尤其可以有利地應(yīng)用于MRAM裝置。
根據(jù)本發(fā)明,該任務(wù)由具有權(quán)利要求1特征部分的可單片集成的電感來實(shí)現(xiàn)。
本發(fā)明的優(yōu)選擴(kuò)展方案由從屬權(quán)利要求給出。
為此,本發(fā)明創(chuàng)造了一種單片集成的電感,它包括多個(gè)相互交替的導(dǎo)電層和絕緣層、以及穿過所述絕緣層把所述導(dǎo)電層相互連接起來的觸點(diǎn),其中所述的導(dǎo)電層和絕緣層被上下錯(cuò)開地疊放,且所述的絕緣層被構(gòu)造成全平面的,其中在每個(gè)導(dǎo)電層內(nèi),另外還用一種附加的絕緣層來代替中心區(qū)和與該中心區(qū)相關(guān)的邊緣區(qū),其中位于相繼的導(dǎo)電層內(nèi)的邊緣區(qū)還被相互錯(cuò)位,以及其中位于相繼的各層之間的所述觸點(diǎn)總是在這些層之間被放置在靠近所述邊緣區(qū)的區(qū)域。
因此,本發(fā)明可單片集成的電感利用由導(dǎo)電層和絕緣層組成的層序列構(gòu)成了一個(gè)線圈,其覆蓋面積由“9F”給出,其中F定義了最小的結(jié)構(gòu)尺寸。這種層序列可以毫無問題地譬如利用普通的CMOS工藝來實(shí)現(xiàn),其方式為,譬如由二氧化硅制成的絕緣層和譬如由多晶硅制成的導(dǎo)電層被上下錯(cuò)開地疊放,其中所述的觸點(diǎn)譬如采用鋁。
通過在中心區(qū)設(shè)置一個(gè)溝槽,并在其中放入由硬磁層、隧道勢壘層和軟磁層組成的疊層,由此可以構(gòu)造一種MRAM單元。該疊層通過構(gòu)成所述中心區(qū)的附加絕緣層的剩余邊緣而與所述由絕緣層和導(dǎo)電層構(gòu)成的層序列電隔離開,并且被構(gòu)成線圈的該層序列包圍住,這樣,當(dāng)由所述層序列構(gòu)成的線圈被施加一個(gè)電流強(qiáng)度為mA級范圍的相應(yīng)信號時(shí),在所述的疊層內(nèi)可以產(chǎn)生足夠強(qiáng)的磁場。
如果在所述相繼的導(dǎo)電層內(nèi)如此地錯(cuò)位所述的邊緣區(qū),使得通過所述觸點(diǎn)相互連接的導(dǎo)電層形成一種線圈形的結(jié)構(gòu),那么便可以獲得非常有效的線圈。在此,這些邊緣區(qū)可以以均勻的角度順時(shí)鐘或逆時(shí)針地相互錯(cuò)位。當(dāng)一共設(shè)立4個(gè)導(dǎo)電層,而運(yùn)4個(gè)導(dǎo)電層又由三個(gè)中間絕緣層相互隔開時(shí),所述的角度可以約為90°。
位于所述溝槽內(nèi)的疊層也被稱為GMR(巨磁阻)。GMR在該溝槽內(nèi)的垂直布置可以采用如下單元,即該單元只有幾μm長,同時(shí)其需要的面積極少。
所述的溝槽可以毫無問題地譬如利用深腐蝕(深溝槽腐蝕)而被裝入到所述的中心區(qū),其中,位于中心區(qū)的附加絕緣層和隔離它們的絕緣層的二氧化硅被除掉。
下面借助附圖來詳細(xì)闡述本發(fā)明。其中圖1示出了由導(dǎo)電層和絕緣層構(gòu)成的層序列的剖面圖,圖2a~2g用俯視圖示出了所述層序列的導(dǎo)電層(圖2a~2d)和絕緣層(2e~2g),其中為了便于說明,所述的絕緣層是用陰影線畫出的,圖3a和3b用剖面圖示出了具有附加GMR疊層的層序列,所述疊層處于兩種磁化狀態(tài),即平行磁化(圖3a)和反平行磁化(圖3b),以及圖4a和4b示出了用于說明兩種邏輯狀態(tài)、也即“接通”(圖4a)和“關(guān)斷”(圖4b)的GMR疊層圖。
具體實(shí)施例方式
圖1示出了由導(dǎo)電層P1、P2、P3、P4和絕緣層I1、I2、I3組成的層序列,所述的絕緣層分別位于所述的導(dǎo)電層之間,使得譬如絕緣層I1位于導(dǎo)電層P1和P2之間,絕緣層I2位于導(dǎo)電層P2和P3之間,以及絕緣層I3位于導(dǎo)電層P3和P4之間。所述的絕緣層譬如可以采用二氧化硅,而用于所述導(dǎo)電層的合適材料是可以摻雜的多晶硅。顯然也可以選用其它的材料,譬如用鋁作為所述的導(dǎo)電層,以及用氮化硅作為所述的絕緣層。
在圖2a~2g中分別以俯視圖形式示出了導(dǎo)電層P4(圖2a)、P3(圖2b)、P2(圖2c)、P1(圖2d)以及絕緣層I3(圖2e)、I2(圖2f)、I1(圖2g)。所述的導(dǎo)電層還包括用于導(dǎo)電層P4的附加絕緣層ZI4、用于導(dǎo)電層P3的ZI3、用于導(dǎo)電層P2的ZI2和用于導(dǎo)電層P1的ZI1。這些附加絕緣層ZI1、ZI2、ZI3和ZI4均由中心部分M1~M4和邊緣部分R1~R4組成。需指出的是,為便于說明,在圖1沒有表示這些附加絕緣層ZI1~ZI4。同樣也沒有示出觸點(diǎn)K43、K32和K21,這些觸點(diǎn)分別穿過所述絕緣層I3、I2和I1內(nèi)的相應(yīng)穿孔而把所述的導(dǎo)電層P4和P3、導(dǎo)電層P3和P2、導(dǎo)電層P2和P1相互連接起來。
從圖2a~2d可以看出,所述層序列中附加絕緣層ZI1~ZI4的中心部分M1~M4均位于相同的位置,使得在該層序列的中心區(qū)內(nèi)利用位于中間的絕緣層I1~I(xiàn)3形成一個(gè)連續(xù)的絕緣區(qū)。相反,各個(gè)附加絕緣層ZI1~ZI4的邊緣區(qū)R1~R4是相互錯(cuò)位地循環(huán)布置的,使得最終在所述的層序列內(nèi)由所述的導(dǎo)電層P1~P4構(gòu)成一種線圈形的結(jié)構(gòu)。這意味著所述的邊緣區(qū)R1~R4是相互錯(cuò)位地布置的,其中此處的相鄰邊緣區(qū)相對于中心區(qū)M1~M4而在相互間有一個(gè)90°的角。優(yōu)選地,該角度為360°/n,其中n為所述導(dǎo)電層的數(shù)目,也即所述線圈的“匝數(shù)”。
于是,圖1和2a~2g所示的電感一共由4個(gè)導(dǎo)電層P1~P4、三個(gè)位于中間的絕緣層I1~I(xiàn)3、以及附加絕緣層ZI1~ZI4組成。顯然,也可以設(shè)置更多或更少的導(dǎo)電層、絕緣層和相應(yīng)的附加絕緣層。但重要的是,所述導(dǎo)電層P1~P4必須通過將它們連接起來的觸點(diǎn)K21、K32和K43最終形成線圈形的結(jié)構(gòu),該結(jié)構(gòu)表現(xiàn)為一個(gè)在所述中心區(qū)產(chǎn)生較強(qiáng)磁場的線圈。
所述的導(dǎo)電層P1~P4和絕緣層I1~I(xiàn)3可以毫無問題地譬如通過蒸鍍來構(gòu)造。這同樣也適用于可通過腐蝕進(jìn)行構(gòu)造的附加絕緣層ZI1~ZI4。所述導(dǎo)電層P1~P4也可以通過腐蝕而形成所述線圈的輪廓。但是,顯然還可以采用其它工藝來制造該層序列的那些層。
圖3a和3b示出了圖1的層序列,其中此處在所述的中心區(qū)M內(nèi)放入了一個(gè)由硬磁層HM、隧道勢壘層TB和軟磁層WM組成的疊層。在此,譬如通過腐蝕除掉所述附加絕緣層ZI1~ZI4和所述中間絕緣層I1~I(xiàn)3的中心區(qū)M1~M4,使得保留一個(gè)絕緣邊緣,由該絕緣邊緣將所述的軟磁層WM、隧道勢壘層TB和硬磁層HM同導(dǎo)電層P1~P4隔離開來。
經(jīng)所述的導(dǎo)電層P1~P4流過一個(gè)電流I,該電流在中心區(qū)M內(nèi)產(chǎn)生一個(gè)磁場。由該磁場調(diào)整所述軟磁層WM的磁化方向,使得該軟磁層根據(jù)電流I的流向而象圖3a所示那樣與硬磁層HM的磁化方向平行,或象圖3b那樣與硬磁層HM反平行。當(dāng)所述層WM和HM平行磁化時(shí),由所述層WM、TB和HM組成的疊層便為低電阻值,而反平行磁化則使該疊層產(chǎn)生高電阻值。該電阻值可以通過流經(jīng)該疊層的電流i來進(jìn)行測量和分析。
圖4a和4b再次示出了由硬磁層HM、隧道勢壘層TB和軟磁層WM組成的疊層,但此處位于現(xiàn)有MRAM中的疊層是處于字線WL和位線BL之間,并通過該字線和位線寫入和讀出。
如果在現(xiàn)有的MRAM裝置中使用圖3a和3b的層序列,那么電流I譬如經(jīng)過字線WL和位線BL被寫入到所述的單元中,而讀電流i則通過可平行于字線WL或平行于位線BL的附加線路被輸出。
本發(fā)明單片集成的電感還有一個(gè)較大的優(yōu)點(diǎn),就是所述由導(dǎo)電層P1~P4和絕緣層I1~I(xiàn)3組成的層序列可以毫無問題地裝設(shè)在一個(gè)半導(dǎo)體上。于是,可以在該半導(dǎo)體內(nèi)為各個(gè)存儲單元埋入晶體管,使得各個(gè)存儲單元均能配備開關(guān)晶體管。
參考符號清單P1~P4 導(dǎo)電層I1~I(xiàn)3 絕緣層ZI1~ZI4附加絕緣層M1~M4 中心區(qū)R1~R4 邊緣區(qū)K21,K32,K43 觸點(diǎn)WM 軟磁層TB 隧道勢壘層HM 硬磁層I 由導(dǎo)電層和絕緣層組成的層序列中的電流i 由軟磁層、隧道勢壘層和硬磁層構(gòu)成的疊層中所通過的電流BL 位線WL 字線
權(quán)利要求
1.單片集成的電感,包括多個(gè)相互交替的導(dǎo)電層(P1~P4)和絕緣層(I1~I(xiàn)3)、以及穿過所述絕緣層(I1~I(xiàn)3)把所述導(dǎo)電層(P1~P4)相互連接起來的觸點(diǎn)(K21,K32,K43),-其中所述的導(dǎo)電層(P1~P4)和絕緣層(I1~I(xiàn)3)被上下錯(cuò)開地疊放,且所述的絕緣層(I1~I(xiàn)3)被構(gòu)造成全平面的,-其中在每個(gè)導(dǎo)電層(P1~P3)內(nèi),另外還用一種附加的絕緣層來代替中心區(qū)(M1~M4)和與該中心區(qū)相關(guān)的邊緣區(qū)(R1~R4),-其中位于相繼的導(dǎo)電層(P1~P4)內(nèi)的邊緣區(qū)(R1~R4)被還相互錯(cuò)位,以及-其中位于相繼的導(dǎo)電層(P1~P4)之間的所述觸點(diǎn)(K21,K32,K43)總是在這些導(dǎo)電層之間被放置在靠近所述邊緣區(qū)(R1~R4)的區(qū)域,其特征在于在所述的中心區(qū)(M)內(nèi)設(shè)有一種用構(gòu)成MRAM單元的GMR材料(WM,TB,HM)進(jìn)行填充的溝槽。
2.如權(quán)利要求1所述的單片集成電感,其特征在于所述的GMR材料由一種疊層組成,而所述的疊層由硬磁層(HM)、隧道勢壘層(TB)和軟磁層(WM)組成。
3.如權(quán)利要求1或2所述的單片集成電感,其特征在于位于相繼的導(dǎo)電層(P1~P4)內(nèi)的所述邊緣區(qū)(R1~R4)被如此地相互錯(cuò)位,使得通過所述觸點(diǎn)(K21,32,K43)相互連接的導(dǎo)電層(P1~P4)構(gòu)成一種線圈形的結(jié)構(gòu)。
4.如權(quán)利要求1~3之一所述的單片集成電感,其特征在于所述邊緣區(qū)(R1~R4)被沿順或逆時(shí)針相互錯(cuò)位一個(gè)均勻的角度。
5.如權(quán)利要求1~4之一所述的單片集成電感,其特征在于所述的角度為90°。
6.如權(quán)利要求1~5之一所述的單片集成電感,其特征在于所述的導(dǎo)電層(P1~P4)由多晶硅組成。
7.如權(quán)利要求6所述的單片集成電感,其特征在于所述的多晶硅進(jìn)行了摻雜。
8.如權(quán)利要求1~7之一所述的單片集成電感,其特征在于所述由導(dǎo)電層(P1~P4)和絕緣層(I1~I(xiàn)3)組成的層序列被裝設(shè)在一個(gè)半導(dǎo)體上。
全文摘要
本發(fā)明涉及一種單片集成的電感,它由一個(gè)用導(dǎo)電層(P1~P4)和絕緣層(I1~I(xiàn)3)構(gòu)成的層序列組成,所述的導(dǎo)電層和絕緣層相互交替地上下錯(cuò)開疊放,其中如此地構(gòu)造所述的導(dǎo)電層(P1~P4),使得它在一個(gè)可以裝設(shè)GMR材料(WM,TB,HM)的中心區(qū)周圍形成一種線圈形結(jié)構(gòu)。
文檔編號H01F17/02GK1339826SQ0112574
公開日2002年3月13日 申請日期2001年8月21日 優(yōu)先權(quán)日2000年8月21日
發(fā)明者A·貝尼迪克斯, G·布勞恩, H·菲舍, B·克萊恩, S·屈尼 申請人:因芬尼昂技術(shù)股份公司