專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別涉及在連接間隔不同的配線的區(qū)域中的配線圖案及其形成方法以及在其中使用的半導(dǎo)體器件圖案曝光用掩模。本發(fā)明被適用于例如半導(dǎo)體存儲器件的存儲單元陣列區(qū)域和存儲單元外圍電路區(qū)域的邊界區(qū)域。
背景技術(shù)：
在半導(dǎo)體存儲器和微處理器等的半導(dǎo)體器件的制造中，一般使用光刻法。所謂光刻法，是在形成有圖案的圖案曝光用掩模上照射光線，經(jīng)由光學(xué)系統(tǒng)在半導(dǎo)體襯底上的光敏抗蝕劑上投影光線，曝光光敏抗蝕劑把掩模的圖案轉(zhuǎn)印到半導(dǎo)體襯底上的技術(shù)。
半導(dǎo)體器件，以高度集成化、低成本化等為目的正進(jìn)一步細(xì)微化，但為此實(shí)現(xiàn)必須首先用光刻法形成的圖案的細(xì)微化。
一般，在光刻法中的分辨率R和焦深DOF，用以下的瑞利公式表示。
R＝k1(λ/NA)DOF＝k2(λ/NA2)在此，λ是照射光的波長，NA是數(shù)值孔徑，k1、k2是依賴于工藝等的常數(shù)。
從上式可知，可以有效地縮短用于轉(zhuǎn)印微細(xì)的圖案的照射光的波長。作為曝光器件的光源，以往一般使用波長365nm的i線，但是為了進(jìn)一步形成細(xì)微的圖案，現(xiàn)在一般使用248nm的KrF準(zhǔn)分子激光。
為了進(jìn)一步促進(jìn)細(xì)微化，需要使用更短波長的光源，減小k1、k2，增加數(shù)值孔徑NA(高NA化)。作為短波長的光源雖然波長193nm的ArF準(zhǔn)分子激光有希望，但包含ArF準(zhǔn)分子激光用的光學(xué)系統(tǒng)和光敏抗蝕劑等開發(fā)困難，還未實(shí)用化。另外，k1、k2雖然可以通過抗蝕劑和工藝的改良變得很小，但一般0.4～0.5是其極限。另外，關(guān)于高NA化，因?yàn)榭梢源竺娣e曝光的高NA透鏡的加工困難因而是不實(shí)用的。而且，在實(shí)際的曝光中需要確保一定程度以上的焦深，而從上述瑞利公式可知，如果進(jìn)一步高NA化則焦深下降，從這一點(diǎn)看高NA化也是困難的。
如上所述，只進(jìn)行波長、數(shù)值孔徑、工藝的改善在分辨率的提高方面是有限的。因而，作為進(jìn)一步提高分辨率的技術(shù)，運(yùn)用了使用網(wǎng)板型相位移位掩模的方法，和在掩模圖案的曝光時(shí)使用偏軸照明的方法等的所謂超析像技術(shù)。在此，簡單地說明超析像技術(shù)。
在網(wǎng)板型相位移位掩模中，即使是線圖案部分也不完全遮光，而是代替鉻等形成一般透過系數(shù)3～10％的半透明的膜使光透過，而且，使透過光的相位錯(cuò)位180度。這時(shí)，用在透過線圖案部分的光和透過間距圖案部分的光之間產(chǎn)生的干涉，使在線圖案和間距圖案的邊界上的光強(qiáng)度分布急劇變化由此提高分辨率。與此相反，在通常的掩模中，線圖案部分，通常是用鉻等遮光不曝光光敏抗蝕劑。
另外，在偏軸照明方法中，通過設(shè)置遮擋光源中心附近的縫隙，在掩模上只照射斜方向入射的光。在使用這種偏軸照明法的情況下，衍射光內(nèi)的±1次光的某一衍射光未被投影，投影剩下的一衍射光。通過用這樣的0次光和±1次光的之一的2束光成像的方法，可以提高分辨率。
與此相反，在通常的照明方法中，從光源照射到掩模的光，通過投影0次光和由衍射生成的±1次光這3束光，在半導(dǎo)體襯底上形成光學(xué)像。
但是，上述那樣的超析像技術(shù)，對于周期性配置的致密的圖案非常有效，而和形成致密的圖案同時(shí)形成稀疏的圖案是困難的。即，通過使用超析像技術(shù)，即使可以在存儲器單元陣列區(qū)域中細(xì)微化，但在存儲器單元陣列區(qū)域和外圍電路區(qū)域之間的配線的連接區(qū)域中形成所期望的圖案是困難的。根據(jù)此情況，存儲器單元陣列的間距受到該連接區(qū)域的圖案部分限制，存在致使半導(dǎo)體存儲器的間隔尺寸增大的問題。
以往的半導(dǎo)體存儲器，在用如曝光器件的光源波長以下那樣細(xì)微的間隔形成線和間距的配線圖案的存儲器單元陣列區(qū)域，和用比它還大的間隔形成配線圖案的外圍電路區(qū)域的邊界區(qū)域中，由于使用了光刻法的配線形成時(shí)的光干涉等分辨率和焦深容易變差，存在不能形成所期望的圖案，容易產(chǎn)生配線的斷線和短路的問題。

發(fā)明內(nèi)容
本發(fā)明的第1目的在于提供一種可以防止在連接間隔不同的配線的區(qū)域中的配線圖案的斷線和短路，可以高集成化的半導(dǎo)體器件。更詳細(xì)地說，其目的是在隔著如曝光器件的光源波長以下那樣微細(xì)的間距形成線和間距的配線圖案的第1區(qū)域，和隔著比它還大的間距形成配線圖案的第2區(qū)域的邊界區(qū)域中，抑制使用光刻法形成配線圖案時(shí)的分辨率和焦深的惡化。
本發(fā)明的第2目的在于提供一種抑制由于在半導(dǎo)體存儲器件的存儲器單元陣列的端部的尺寸離散引起的不良，可以實(shí)現(xiàn)高成品率和高可靠性的半導(dǎo)體存儲器件及其制造方法。
本發(fā)明的第1樣式的半導(dǎo)體器件，包括半導(dǎo)體襯底；在上述半導(dǎo)體襯底上的至少第1區(qū)域上形成的，分別隔著線間間距S順序排列由分別具有線寬度L的導(dǎo)電體組成的第1、第2、第3、第4線圖案的第1線和間距圖案組；在上述半導(dǎo)體襯底上的第2區(qū)域上形成的，隔著線間間距S順序排列由分別具有線寬度L以上刻度的導(dǎo)電體組成的第5、第6線圖案的第2線和間距圖案組；在上述半導(dǎo)體襯底上的上述第1區(qū)域和第2區(qū)域之間存在的第3區(qū)域上形成的，由連接上述第1線圖案和上述第5線圖案的導(dǎo)電體組成的第7線圖案以及由連接上述第3線圖案和上述第6線圖案的導(dǎo)電體組成的第8線圖案的第3線和間距圖案組，上述第2線圖案在上述第1區(qū)域和第3區(qū)域的邊界位置終止，上述第4線圖案延長至上述第3區(qū)域和第2區(qū)域的邊界位置終止，如此形成上述第7線圖案，使得在第3區(qū)域內(nèi)的長方向的中途線寬度改變，上述第5線圖案一方比上述第1線圖案一方線寬度寬。


圖1是顯示半導(dǎo)體存儲器件的一般性設(shè)計(jì)的圖。
圖2是顯示形成連接圖1中的存儲器單元陣列區(qū)域和外圍電路區(qū)域的配線圖案的圖案曝光用掩模的一部分的平面圖。
圖3是顯示用模擬方法求使用形成有圖2所示的配線圖案的圖案曝光用掩模曝光在半導(dǎo)體襯底上的抗蝕劑時(shí)得到的抗蝕劑圖案的結(jié)果的圖。
圖4是顯示被形成在本發(fā)明的實(shí)施例1的半導(dǎo)體器件圖案發(fā)光器件用掩模上的掩模圖案的一部分的平面圖。
圖5是取出圖4的掩模圖案的一部分放大顯示的平面圖。
圖6是顯示用光學(xué)模擬方法求通過使用圖4的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果的圖。
圖7是顯示被形成在本發(fā)明的實(shí)施例2的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖8是取出圖7的掩模圖案的一部分放大顯示的平面圖。
圖9是顯示用光學(xué)模擬方法求通過使用圖7的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果的圖。
圖10是顯示被形成在本發(fā)明的實(shí)施例3的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖11是顯示取出圖10的掩模圖案的一部分放大顯示的平面圖。
圖12是顯示用光學(xué)模擬方法求通過使用圖10的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果的圖。
圖13是顯示被形成在本發(fā)明的實(shí)施例4的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖14是顯示用光學(xué)模擬方法求通過使用圖13的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果的圖。
圖15是為了說明本發(fā)明的實(shí)施例5，取出在NAND型快閃存儲器的存儲單元陣列中被排列在字線方向上的2塊顯示的等效電路圖。
圖16是顯示取出在圖15的NAND型快閃存儲器的存儲單元陣列中被排列在字線方向上的3塊顯示的平面圖案的圖。
圖17是顯示被形成在本發(fā)明的實(shí)施例5的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖18是顯示取出圖17的掩模圖案的一部分放大顯示的平面圖。
圖19是用光學(xué)模擬方法求通過使用圖17的掩模圖案在NAND型快閃存儲器上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果的圖。
圖20是顯示被形成在本發(fā)明的實(shí)施例6的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖21是用光學(xué)模擬方法求通過使用圖20的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果的圖。
圖22A和圖22B，是顯示以往技術(shù)的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖22B是該圖的平面圖，圖22A是沿著圖22B的22A-22A線的斷面圖。
圖23至27(帶尾標(biāo)A、B)，是階梯性顯示圖22A和22B的半導(dǎo)體存儲器件的制造工藝的圖，帶尾標(biāo)A的圖與圖22A對應(yīng)，帶尾標(biāo)B的圖與圖22B對應(yīng)。
圖28A和圖28B是顯示在圖22A和22B所示的半導(dǎo)體存儲器件的制造工藝中使用的標(biāo)度線上的圖案的主要部分的平面圖，圖28A是顯示把圖23B的光敏抗蝕劑230轉(zhuǎn)印到半導(dǎo)體襯底210上的標(biāo)度線，圖28B顯示把圖26B的光敏抗蝕劑234轉(zhuǎn)印到半導(dǎo)體襯底210上的標(biāo)度線。
圖29是顯示在半導(dǎo)體存儲器件的制造工藝中引起問題的斷面圖，與圖23B同樣的工藝對應(yīng)。
圖30是顯示在半導(dǎo)體存儲器件的制造工藝中引起另一問題的斷面圖，與圖23B同樣的工藝對應(yīng)。
圖31是顯示圖30的下一工序的斷面圖。
圖32是顯示在半導(dǎo)體存儲器件的制造工藝中再一引起問題的斷面圖，與圖26A同樣的工藝對應(yīng)。
圖33是顯示在半導(dǎo)體存儲器件的制造工藝中再一引起問題的斷面圖，與圖27A同樣的工藝對應(yīng)圖34A和34B是顯示本發(fā)明的實(shí)施例7的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖34B是其平面圖，圖34A是沿著圖34B的34A-34A線的斷面圖。
圖35至圖39(帶尾標(biāo)A、B)，是顯示圖34A和34B的半導(dǎo)體存儲器件的制造工藝的圖，帶尾標(biāo)A的圖是與圖34A對應(yīng)的斷面圖，帶尾標(biāo)B的圖是與圖34B對應(yīng)的平面圖。
圖40A是顯示把圖35B的光敏抗蝕劑圖案330轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的主要部分的圖。
圖40B是顯示把圖38B的光敏抗蝕劑圖案334轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的主要部分的圖。
圖41A和41B是顯示本發(fā)明的實(shí)施例8的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖41B是其平面圖，圖41A是沿著圖41B的41A-41A線的斷面圖。
圖42A是把規(guī)定圖41A的元件區(qū)域312以及元件分離區(qū)域316的光敏抗蝕劑圖案轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的主要部分的圖。
圖42B是把規(guī)定圖41A的浮置柵電極318的光敏抗蝕劑圖案轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的主要部分的圖。
圖43A和43B，是顯示本發(fā)明的實(shí)施例9的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖43B是其平面圖，圖43A是沿著圖43B的43A-43A線的斷面圖。
圖44至圖48(帶尾標(biāo)A、B)，是顯示實(shí)施例9的半導(dǎo)體存儲器件的制造工藝的圖，帶尾標(biāo)A的圖是與圖43A對應(yīng)的斷面圖，帶尾標(biāo)B的圖是與圖43B對應(yīng)的平面圖。
圖49A和49B，是顯示本發(fā)明的實(shí)施例10的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖49B是其平面圖，圖49A是沿著圖49B的49A-49A線的斷面圖。
圖50A和圖50B是顯示本發(fā)明的實(shí)施例11的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖50B是其平面圖，圖50A是沿著圖50B的50A-50A線的斷面圖。
圖51A和51B是顯示本發(fā)明的實(shí)施例12的半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖51B是其平面圖，圖51A是沿著圖51B的51A-51A線的斷面圖。
具體實(shí)施例方式
在說明本發(fā)明的實(shí)施例前，說明有關(guān)半導(dǎo)體存儲器件的存儲單元區(qū)域和外圍電路區(qū)域的連接區(qū)域中的問題。
圖1是顯示半導(dǎo)體存儲器件的一般的圖案配置。如此配置驅(qū)動(dòng)存儲單元陣列的外圍電路區(qū)域2使其包圍存儲單元陣列。存儲單元陣列區(qū)域1的柵線和金屬配線等，一般由簡單的線和間距那樣周期性配置的致密的圖案形成，但外圍電路區(qū)域2的柵線和金屬配線，用比存儲單元陣列區(qū)域稀疏的圖案形成。
另外，在外圍電路區(qū)域2中的柵線和金屬配線，具有一定的周期性，是比存儲單元陣列區(qū)域1還復(fù)雜的圖案，而且，存儲單元陣列區(qū)域1的柵線和金屬配線，直接向存儲單元陣列區(qū)域1的外部延伸，經(jīng)由連接區(qū)域3被連接在外圍電路區(qū)域2的柵線和金屬配線上。
但是，在這種存儲單元陣列區(qū)域1和外圍電路區(qū)域2之間的連接區(qū)域3中，因?yàn)榇鎯卧嚵袇^(qū)域1內(nèi)的細(xì)微的線和間距的圖案原樣延伸而且圖案的周期性被破壞，所以在該連接區(qū)域3中的分辨率和焦深容易變差。其結(jié)果，不能形成所期望的圖案，并成為配線斷線和短路的原因。
圖2顯示形成有連接圖1中的存儲單元陣列區(qū)域1和外圍電路區(qū)域2的配線圖案的圖案曝光用掩模。
在圖2中，在存儲單元陣列區(qū)域1中，形成有線寬度L、線間間距S、間隔(L+S)的配線圖案，在外圍電路區(qū)域2中，形成間隔為2×(L+S)的配線圖案，在連接區(qū)域3中形成有用于把存儲單元陣列區(qū)域1的例如奇數(shù)號的的配線圖案連接到外圍電路區(qū)域2的配線圖案上的配線圖案。這種情況下，存儲單元陣列區(qū)域1的剩下(偶數(shù)號)的各配線圖案，一端在和連接區(qū)域3的邊界線上終止，另一端被連接在用于和另一外圍電路區(qū)域連接的配線圖案(未圖示)上。另外，連接區(qū)域3的各配線圖案，線寬度以兩階段變化，各自的變化位置在同一條線上對齊。
圖3是顯示用模擬方法求使用圖2所示的圖案曝光用掩模曝光在半導(dǎo)體襯底上的抗蝕劑時(shí)得到的抗蝕劑圖案的結(jié)果。在此，抗蝕劑圖案是求出光強(qiáng)度分布再顯示等強(qiáng)度分布的圖案，抗蝕劑圖案中的3條線，表示如配線尺寸可以對準(zhǔn)那樣的光強(qiáng)度，和以它為基準(zhǔn)±10％的光強(qiáng)度各自的抗蝕劑圖案。
作為上述模擬計(jì)算的條件，半導(dǎo)體襯底上配線的線寬度、線間間距在半導(dǎo)體襯底上都是0.15μm，光源設(shè)置成波長λ＝248nm的KrF準(zhǔn)分子激光器，數(shù)值孔徑NA＝0.6，相干系數(shù)σ＝0.75，使用覆蓋光源中央部分的(面積比率為覆蓋光源全部的3分之2)環(huán)形照明。
另外，作為圖案曝光用掩模，使用了透過率6％，使相位轉(zhuǎn)動(dòng)180度的網(wǎng)版型相位移位掩模(attenuated phase shifting mask)。另外，為了研究是否可以確保焦深，假定在從最佳焦點(diǎn)偏離0.4μm的條件下曝光。
但是，從圖3所示的3條模擬結(jié)果中可知，在線寬度最細(xì)即曝光量比最佳值增加10％的情況下，發(fā)生了配線的斷線(在圓D內(nèi)所示)。即，在實(shí)際的曝光中由于曝光量的離散和抗蝕劑靈敏度等原因有可能發(fā)生配線的斷線，成為誤動(dòng)作的原因。如此在配線周期性被切除的部分上未形成所期望的圖案的現(xiàn)象，是因?yàn)樵谂渚€的終端部分或者配線的線寬度變換的部分上產(chǎn)生的衍射光影響到相鄰圖案的緣故。
本發(fā)明就是為了解決上述的問題而提出的，以下參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。
(實(shí)施例1)
圖4是顯示被形成在本發(fā)明的實(shí)施例1的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。圖5取出圖4的掩模圖案的一部分放大顯示。
圖4和圖5所示的掩模圖案，是半導(dǎo)體存儲器的圖案曝光用掩模，11是與存儲單元陣列區(qū)域?qū)?yīng)的第1掩模區(qū)域，12是與外圍電路區(qū)域?qū)?yīng)的第2掩模區(qū)域，13是與存儲單元陣列區(qū)域和外圍電路區(qū)域的邊界區(qū)域(連接區(qū)域)對應(yīng)的第3掩模區(qū)域。而后，斜線部分表示遮光部分(遮光體圖案)，白色部分表示透光部分，用于根據(jù)它們在半導(dǎo)體襯底上轉(zhuǎn)印線圖案、間距圖案。
在第1掩模區(qū)域11上如以下那樣配置形成第1線和間距圖案組，即，第1線圖案111、第2線圖案112，第3線圖案113以及第4線圖案114分別具有線寬度L，分別隔著線間間距S順序排列(配線間隔是L+S)，并且，至少周期性重復(fù)2個(gè)以上的這些線圖案111～114的組。
在第2掩模區(qū)域12上如以下那樣配置形成第2線和間距圖案組，即，分別具有超過線寬度L的第5線圖案121以及第6線圖案122隔著超過線間間距S以上的間距排列，并且，至少周期性重復(fù)2個(gè)以上(間隔是4(L+S))的這些線圖案121～122的組。
在上述第1掩模區(qū)域11中的線圖案111～114中的第1線圖案111以及第3線圖案113的各一端被延長，經(jīng)過在第3掩模區(qū)域13中的第7線圖案131以及第8線圖案132，被連接于在第2掩模區(qū)域12中的第5線圖案121以及第6線圖案122上。
與此相反，在上述第1掩模區(qū)域11中的線圖案111～114中的第2線圖案112，在第1掩模區(qū)域11和第3掩模區(qū)域13的邊界位置終止。第4線圖案114，延長至第3掩模區(qū)域13和第2掩模區(qū)域12的邊界位置終止。
即，在第3掩模區(qū)域13中，排列有與第1線圖案111和第5線圖案121連接的第7線圖案131、與第3線圖案113和第6線圖案122連接的第8線圖案132、第4線圖案114。
進(jìn)而，在第1掩模區(qū)域11的另一側(cè)(第3掩模區(qū)域的相反側(cè))上，和圖4中所示的第3掩模區(qū)域13以及第2掩模區(qū)域12對稱地存在未圖示的第3掩模區(qū)域以及第2掩模區(qū)域。并且，第1掩模區(qū)域11中的第1圖案111以及第3線圖案113的各自的另一端，在未圖示的第3掩模區(qū)域終止。另外，第1掩模區(qū)域11中的第2線圖案112以及第4線圖案114的各自另一端被延長，經(jīng)過未圖示的第3掩模區(qū)域內(nèi)與未圖示的第2掩模區(qū)域的線圖案連接。這樣，第1掩模區(qū)域11的全部線圖案111～114被連接到第2掩模區(qū)域。
進(jìn)而，在第3掩模區(qū)域13內(nèi)，第7線圖案131，在長度方向的中途線寬度階梯形變化，形成第5線圖案121一方比第1線圖案111一方線寬度階梯形變寬的形狀。同樣，第8線圖案132，在第3掩模區(qū)域13內(nèi)的長度方向上中途線寬度階梯形變化，形成第6線圖案122一方比第3線圖案113一方線寬度階梯形變寬。
第7線寬度131以及第8線寬度132的線寬度階梯形變化的位置，可以設(shè)置成從第3掩模區(qū)域13和第1掩模區(qū)域11的邊界位置開始在長度方向上長S以上的位置，并且，從第3掩模區(qū)域13和第2掩模區(qū)域12的邊界位置開始在長度方向上長L以上的位置。
在實(shí)施例1中，作為第7線圖案131的一部分，第1線圖案111以其本身的寬度在長度方向上向第3掩模區(qū)域13內(nèi)延伸距離S，在該距離S的部分上第7線圖案131的線寬度變寬。同樣地，作為第8線圖案132的一部分，第3線圖案113以其本身的寬度在長度方向上向第3掩模區(qū)域13內(nèi)延伸距離S，在該距離S的部分上第8線圖案132的線寬度變寬。
另外，第1掩模區(qū)域11中的第4線圖案114以其本身的線寬度L，和第7線圖案131以及第8線圖案132平行地延伸。
進(jìn)而，第7線圖案131以及第8線圖案132的線寬度階梯形變化的位置，從第3掩模區(qū)域13和第1掩模區(qū)域11的邊界位置開始比S大也可以，但如果過大，則圖案占據(jù)的面積增大，將招致要制作的半導(dǎo)體器件的成本增加，是不希望的。因而，這部分的距離設(shè)置成S是適宜的。
在上述的掩模圖案中，掩模上的最小間距是S，該掩模上的最小間距S，希望與線和間距圖案的最小間距S一致。其原因在以下說明。
在掩模的制造工序中，由于灰塵等原因掩模的圖案有可能和所期望的圖案不同。因而，在掩模上形成圖案后，需要檢查有無缺陷。缺陷的檢查，因?yàn)樵诩す怙@微鏡等使用光的檢測器件中進(jìn)行，所以可以檢查的圖案的大小，受到檢查器件光源的波長限制。為了完全進(jìn)行缺陷檢查，需要把圖案尺寸設(shè)置成某一大小的值。
在用于同時(shí)形成存儲器單元陣列區(qū)域和外圍電路區(qū)域的掩模中，一般，在某一掩模內(nèi)存在的最小尺寸的圖案對應(yīng)于存儲單元陣列區(qū)域內(nèi)的圖案。因而，如果使掩模內(nèi)的所有圖案的配線寬度以及配線間間距，分別與存儲單元陣列區(qū)域的配線的線寬度和配線間間距一致，則可以完全進(jìn)行掩模內(nèi)缺陷的檢查。
另外，在形成半導(dǎo)體存儲器件的柵線和配線之后，與上述掩模的線間間距對應(yīng)的圖案部分以后用層間絕緣膜掩埋，但這時(shí)，如果柵線間和配線間的間距過小，則在此部分上有可能不能掩埋層間絕緣膜。于是，在此部分上殘留異物，有可能成為存儲器誤動(dòng)作的原因。即使如此完全進(jìn)行了層間絕緣膜的掩埋，也希望柵線和配線的間距和存儲單元陣列區(qū)域的最小間距一致。
進(jìn)而，在光刻法中，因?yàn)橐话闶褂每s小投影曝光，所以掩模圖案的尺寸成為被形成在半導(dǎo)體襯底上的抗蝕劑圖案的尺寸的4倍或者5倍等的值。即，例如用于形成0.15μm的抗蝕劑圖案的掩模的尺寸為0.6μm和0.75μm等。以下，為了簡單說明，假設(shè)掩模圖案的尺寸和抗蝕劑圖案尺寸相同。
圖6顯示通過光學(xué)模擬方法求通過使用圖4的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果。
更詳細(xì)地說，對以下情況進(jìn)行計(jì)算。與上述掩模的線圖案對應(yīng)的線圖案的線寬度、線間間距在半導(dǎo)體襯底上都是0.15μm，并假設(shè)是光源的波長λ＝248nm的KrF準(zhǔn)分子激光器，數(shù)值孔徑NA＝0.6，相干系數(shù)σ＝0.75，使用把光源的中央部分相對光源的全體的面積遮蓋3分之2的環(huán)形照明，在遮光部分上使用了透過率6％，相位轉(zhuǎn)動(dòng)180度的網(wǎng)版型相位移位掩模。
另外，在實(shí)際的曝光中，需要考慮曝光器件的載片臺高度的偏差，和半導(dǎo)體襯底的曲折等引起的高差，和襯底上的高差等引起的焦點(diǎn)偏離，把焦點(diǎn)的偏離按0.4μm計(jì)算。
圖6是在上述的條件下通過光學(xué)模擬方法求半導(dǎo)體襯底上的光強(qiáng)度分布顯示等強(qiáng)度分布的圖，圖中的3條線，表示如配線尺寸對準(zhǔn)那樣的0.15μm的光強(qiáng)度，和與它相比在±10％的光強(qiáng)度各自中的抗蝕劑的圖案。
圖6所示的抗蝕劑圖案，與圖4的掩模圖案對應(yīng)形成，配線的斷線、短路看不到，另外，線寬度極細(xì)的部分和間距極窄的部分也看不到。與圖3所示的以往的抗蝕劑圖案相比，因?yàn)榕渚€的終端部分和配線的線寬度變化的部分之間的距離被配置成離開適度的距離，所以可知由于在這樣的部分上產(chǎn)生的衍射光的影響很難在相鄰的配線圖案上產(chǎn)生缺陷。因而，即使用圖4的掩模圖案在實(shí)際中在半導(dǎo)體襯底上進(jìn)行圖案曝光的情況下，也可以確保充分的工藝容限，可以預(yù)期得到良好的配線圖案。
以下，簡單地說明使用圖4的掩模在半導(dǎo)體襯底上的光敏抗蝕劑上轉(zhuǎn)印圖案形成配線圖案的方法。
首先，在淀積在半導(dǎo)體襯底上的導(dǎo)電體膜(金屬膜或者半導(dǎo)體膜)上涂抹光敏抗蝕劑，對該光敏抗蝕劑用圖4的掩模通過光刻法進(jìn)行圖案曝光。接著，剝離曝光后的光敏抗蝕劑的一部分，蝕刻除去導(dǎo)電體膜露出部分形成圖案。這時(shí)，曝光工序，可以使用通常的照明法，但也可以使用偏軸照明法(off-axis illumination)。另外，也可以使用把圖4的掩模的各遮光部分改變成使相位變化的半透明材料的網(wǎng)板型相位移位掩模。
作為實(shí)施例1的掩模的變形例，也可以構(gòu)成使實(shí)施例1的掩模的線和間距圖案的遮光部分和透過部分反轉(zhuǎn)的反轉(zhuǎn)掩模。
接著，簡單地說明使用該反轉(zhuǎn)掩模在半導(dǎo)體襯底上的光敏抗蝕劑上轉(zhuǎn)移圖案，形成配線圖案的方法。
首先，在半導(dǎo)體襯底上的絕緣膜上涂抹光敏抗蝕劑，對該光敏抗蝕劑用上述反轉(zhuǎn)掩模通過光刻法進(jìn)行圖案曝光。接著，剝離上述曝光后的光敏抗蝕劑的一部分，蝕刻除去絕緣膜露出部分形成配線形成用的溝。此后，在配線形成用的溝的內(nèi)部埋入形成導(dǎo)電體。此時(shí)，曝光工序，可以使用通常的照明法，也可以使用偏軸照明法。另外，也可以使用把反轉(zhuǎn)掩模的各遮光部分改變?yōu)槭瓜辔蛔兓陌胪该鞑牧系木W(wǎng)版型相位移位掩模。
(實(shí)施例2)圖7是顯示被形成在本發(fā)明的實(shí)施例2的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。圖8取出圖7的掩模圖案的一部分放大顯示。
圖7和圖8的掩模圖案，與前面參照圖4和圖5敘述的實(shí)施例1的掩模圖案相比，有以下幾點(diǎn)不同，(1)在第2掩模區(qū)域12內(nèi)，第5線圖案121a的位置稍向圖面的下方偏移，其結(jié)果，在第3掩模區(qū)域13內(nèi)，第7線圖案131a曲折成階梯形；(2)在第2掩模區(qū)域12內(nèi)，第6線圖案122a的位置稍向圖面上方(與第5線圖案121a的偏移方向相反)偏移(與第5線圖案131a的間隔在S以上)，其結(jié)果，在第3掩模區(qū)域13內(nèi)，第8線圖案132a曲折成階梯形，因?yàn)槠渌矫嫦嗤?，所以?biāo)注和圖4、圖5相同的符號。
即，在第3掩模區(qū)域13中，第7線圖案131a，在長度方向的中途線寬度階梯變化，形成第5線圖案121a一方的線寬度比第1線圖案111一方的線寬度階梯形加寬。同樣，第8線圖案132a，在第3掩模區(qū)域13內(nèi)的長度方向的中途線寬度階梯形變化，形成第6線圖案122a一方的線寬度比第3線圖案113一方的線寬度階梯形加寬。
上述第7線圖案131a以及第8線圖案132a曲折的方向，為分別相互接近的方向。另外，曲折部分的配線的線寬度是L。該部分的線寬度比L大也可以，但因?yàn)檎加忻娣e隨之增加因而是不希望的，最佳狀態(tài)是設(shè)置為L。
另外，第4線圖案114以線寬度L形成，和上述第7線圖案131a以及第8線圖案132a平行。上述第7線圖案131a、第8線圖案132a以及第4線圖案114的線間間距為S，但也可以比S大。
上述第7線圖案131a以及第8線圖案132a的線寬度成階梯形曲折的位置，是從第3掩模區(qū)域13和第1掩模區(qū)域11的邊界位置開始在長度方向上長S以上(在本例子中是S)的位置，并且，從第3掩模區(qū)域13和第2掩模區(qū)域12的邊界位置開始在長度方向上長L以上(在本例子中是L)的位置。
在本例子中，第7線圖案131a以及第8線圖案132a，是上述第1線圖案111以及第3線圖案113以其線寬度在圖案長度方向上向第3掩模區(qū)域13內(nèi)延伸到距離S，在S部分上線寬度增加。
進(jìn)而，上述第7線圖案131a以及第8線圖案132a的線寬度階梯形狀的位置，從第3掩模區(qū)域13和第1掩模區(qū)域11的邊界位置開始比S大也可以，但如果過大，則圖案的占有面積增大，引起要制作的半導(dǎo)體器件成本的增加，是不希望的。因此，此部分的距離設(shè)置成S最佳。
在上述的掩模圖案中，掩模上的最小間距是S，該掩模上的最小間距S，希望和線和間距圖案的最小間距S一致。其原因和實(shí)施例1所述的一樣。
圖9顯示用光學(xué)模擬方法求通過使用圖7的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果。在用該模擬方法時(shí)，光源條件等和實(shí)施例1相同。
圖9所示的抗蝕劑圖案，與圖7的掩模圖案對應(yīng)形成，配線的斷線、短路等看不到，另外，也看不到線寬度極細(xì)的部分和間距極窄的部分。因而，即使實(shí)際在半導(dǎo)體襯底上進(jìn)行圖案曝光的情況下，也可以確保充分的工藝容限，可以預(yù)想得到良好的配線圖案。
進(jìn)而，實(shí)施例2的半導(dǎo)體器件的制造方法，可以以上述實(shí)施例1為標(biāo)準(zhǔn)實(shí)施，另外，也可以使用圖7的掩模圖案的反轉(zhuǎn)掩模制造。
(實(shí)施例3)圖10是顯示被形成在本發(fā)明的實(shí)施例3的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。圖11取出圖10的掩模圖案的一部分放大顯示。
圖10和圖11所示的掩模圖案，與參照圖7和圖8所述的實(shí)施例2的掩模圖案比較，在第4線圖案114的終端位置比第7線圖案131a或者第8線圖案132a的曲折部分進(jìn)一步接近第2區(qū)域12這一點(diǎn)上不同，因?yàn)槠渌嗤?，故而?biāo)注和圖4、圖5相同的符號。
換言之，第4線圖案114的終端位置，是第3區(qū)域13和第2區(qū)域12的邊界位置，在從該邊界位置向第3區(qū)域內(nèi)側(cè)的線方向離開L以上的位置上，第7線圖案131a以及第8線圖案132a的線寬度方向的一端曲折成階梯形，從該曲折位置進(jìn)一步向長方向的L位置上，第7線圖案131a以及第8線圖案132a的線寬度方向的另一端曲折成階梯形。
圖12顯示用光學(xué)模擬方法求通過使用圖10的掩模圖案在半導(dǎo)體器件上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果。在使用該模擬方法時(shí)，光源的條件等和實(shí)施例1相同。
圖12所示的抗蝕劑圖案，與圖10的掩模圖案對應(yīng)形成，看不到配線的斷線、短路等，另外也看不到線寬度極細(xì)的部分和間距極窄的部分。因而，當(dāng)實(shí)際在半導(dǎo)體襯底上進(jìn)行圖案曝光的情況下，也可以確保充分的工藝容限，可以預(yù)想得到良好的配線圖案。
而且，當(dāng)使用圖10的掩模的情況下，和使用實(shí)施例2的圖7的掩模的情況相比，可以使在第4線圖案114的終端部分附近產(chǎn)生的衍射光，和在掩模的第7線圖案131a的曲折部分附近以及第8線圖案132a的曲折部分附近產(chǎn)生的衍射光的干涉小，可以進(jìn)一步提高防止配線的斷線和短路的效果。
進(jìn)而，實(shí)施例3的半導(dǎo)體器件的制造方法，也可以按照上述實(shí)施例1的標(biāo)準(zhǔn)實(shí)施，另外，也可以使用圖10的掩模圖案的反轉(zhuǎn)掩模制造。
(實(shí)施例4)圖13是顯示被形成在本發(fā)明的實(shí)施例4的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖13所示的掩模圖案，與參照圖10和圖11所述的實(shí)施例3的掩模圖案相比，在第2區(qū)域12中的第5線圖案121b以及第6線圖案122b的線寬度在第3區(qū)域13和第2區(qū)域12的邊界位置以及附近階梯形變化，與第5線圖案121b以及第6線圖案122b在相互接近的方向上階梯形變粗這一點(diǎn)上不同，因?yàn)槠渌矫嫦嗤识鴺?biāo)注和圖4、圖5中相同的符號。
換言之，在第5線圖案121b以及第6線圖案122b的線寬度方向的一端(相互離開的方向的兩端)上附加階梯狀的輔助圖案。
圖14顯示使用光學(xué)模擬方法求通過使用圖13的掩模圖案在半導(dǎo)體器件的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果。在使用該模擬方法時(shí)，光源的條件等和實(shí)施例1相同。
圖14所示的抗蝕劑圖案，與圖13所示的掩模圖案對應(yīng)形成，看不到配線的斷線、短路等，另外，也看不到線寬度極細(xì)的部分和間距極窄的部分，因而，在實(shí)際中在半導(dǎo)體襯底上進(jìn)行圖案曝光的情況下，可以充分確保工藝容限，可以預(yù)想得到良好的配線圖案。
而且，當(dāng)使用了圖13的掩模的情況下，與使用實(shí)施例3的圖10的掩模的情況相比，第2區(qū)域12中的第5線圖案121b以及第6線圖案122b的線寬度在第3區(qū)域13和第2區(qū)域12的邊界位置以及附近階梯形變寬，可使在該附近產(chǎn)生的衍射光和在第4線圖案114的終端附近產(chǎn)生的衍射光的干涉小，可以進(jìn)一步提高防止配線的斷線和短路的效果。
進(jìn)而，實(shí)施例4的半導(dǎo)體器件的制作方法，也可以按照實(shí)施例1的標(biāo)準(zhǔn)實(shí)施，另外，也可以使用圖13的掩模圖案的反轉(zhuǎn)掩模制造。
在此，如果概要說明實(shí)施例1至4的半導(dǎo)體器件的圖案的特征，則具備(a)第1線和間距圖案組，它在半導(dǎo)體襯底上的至少第1區(qū)域上，分別隔著線間間距S順序排列由分別具有線寬度L的導(dǎo)電體組成的第1、第2、第3、第4線圖案形成；(b)第2線和間距圖案組，它在半導(dǎo)體襯底上的第2區(qū)域上，分別隔著線間間距S以上的刻度順序排列由分別具有線寬度L以上的寬度的導(dǎo)電體組成的第5、第6線圖案形成；(c)第3線和間距圖案組，它在存在于半導(dǎo)體襯底上的第1區(qū)域和第2區(qū)域之間的第3區(qū)域上，形成由上述第1線圖案和上述第5線圖案連接成的導(dǎo)電體構(gòu)成的第7線圖案，和由第3線圖案和第6線圖案連接成的導(dǎo)電體構(gòu)成的第8線圖案。并且配置成，(d)第2線圖案在第1區(qū)域和第3區(qū)域的邊界位置終止，第4線圖案在第3區(qū)域和第2區(qū)域的邊界位置終止；(e)第7線圖案，在第3區(qū)域內(nèi)的長方向的中途線寬度階梯形變化，形成第5線圖案一方比第1線圖案一方線寬度呈階梯形加寬；(f)第8線圖案，在第3區(qū)域內(nèi)的長方向的中途線寬度階梯形變化，形成第6線圖案一方比第3線圖案一方線寬度呈階梯形加寬；(g)第1至第3線和間距圖案在分別對應(yīng)的區(qū)域上至少周期性重復(fù)2組以上。
在第1～第4實(shí)施例中顯示了，如下形成在掩模的第1區(qū)域11中的第1線和間距圖案，使得分別隔著線間間距S順序排列具有線寬度L以上刻度的線圖案，如下形成在掩模的第2區(qū)域12中的第2線和間距圖案，如分別隔著線間間距S以上的寬度順序排列具有線寬度L以上刻度的線圖案。
作為第1～第4實(shí)施例的變形例，即使第1線和間距圖案，如以間隔P順序排列線圖案那樣形成，第2線和間距圖案，如以比P大的間隔順序排列線圖案那樣形成，也可以得到和實(shí)施例1～4大致相同的效果。
另外，也可以使用該變形例的掩模圖案的反轉(zhuǎn)掩模制造。
(實(shí)施例5)實(shí)施例5的掩模，是EEPROM之一種的NAND型快閃存儲器的圖案曝光用掩模。
在此，簡單地說明NAND型快閃存儲器。作為非易失性半導(dǎo)體存儲器件的一種的EEPROM，通常，使用疊層有浮置柵和控制柵的MOS構(gòu)造的存儲器單元(EEPROM單元)，可以電改寫。NAND型快閃存儲器，是具有串聯(lián)連接多個(gè)上述EEPROM單元的NAND單元的陣列的存儲器，趨向高集成化。
圖15取出在NAND型快閃存儲器的存儲單元陣列中排列在字線方向上的2塊顯示等效電路。
8個(gè)EEPROM單元101～108、201～208被串聯(lián)連接分別構(gòu)成NAND單元，這些NAND單元的漏極一方，經(jīng)過漏極側(cè)選擇晶體管SG-1D、SG-2D被連接在位線BL1、BL2上，源極一方，經(jīng)過源極側(cè)選擇晶體管SG-1S、SG-2S被連接在源極線SL上。
用把組上述1個(gè)漏極側(cè)選擇晶體管、1個(gè)NAND單元、1個(gè)源極側(cè)選擇晶體管的單元作為1塊的多個(gè)塊構(gòu)成存儲器單元陣列。進(jìn)而，構(gòu)成NAND單元的EEPROM單元的個(gè)數(shù)并不限于8個(gè)，可以是4個(gè)、16個(gè)、32等多少都行。
圖17顯示取出在NAND型快閃存儲器的存儲單元陣列中被排列在字線方向上的3塊顯示平面圖案。
NAND單元控制柵電極被連接在字線WL1～WL8上，該字線WL1～WL8被共同連接在相鄰的NAND單元的控制柵電極上。另外，相鄰的漏極側(cè)選擇晶體管SG-1D、SG-2D的柵電極被共同連接在漏極側(cè)選擇柵線SG(D)上，相鄰的源極側(cè)選擇晶體管SG-1S、SG-2S的柵電極被共同連接在源極側(cè)選擇柵線SG(S)上。
圖17是顯示被形成在本發(fā)明的實(shí)施例5的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。圖18取出圖17的掩模圖案的一部分放大顯示。
在圖17和圖18所示的掩模圖案中，11是與AND快閃存儲器的存儲器單元陣列區(qū)域?qū)?yīng)的第1掩模區(qū)域，12是與外圍電路區(qū)域?qū)?yīng)的第2掩模區(qū)域，13是與存儲單元陣列區(qū)域和外圍電路區(qū)域的邊界區(qū)域(連接區(qū)域)對應(yīng)的第3掩模區(qū)域。而且，斜線部分表示遮光部分，間距部分表示透光部分，用于分別對應(yīng)地在半導(dǎo)體襯底上轉(zhuǎn)印線圖案、間距圖案。
在第1掩模區(qū)域11上，形成第1線和間距圖案組，它被配置成分別隔著線間間距S順序排列分別具有線寬度L的第1線圖案111～第8線圖案118(配線間隔是L+S)，并且，上述線圖案111～118的組至少周期性重復(fù)2組以上。這種情況下，上述線圖案111～118，是與NAND單元的8條字線WL1～WL8對應(yīng)的圖案，在該線圖案111～118的各組的相互間配置形成與上述NAND單元的漏極側(cè)選擇柵線SG(D)以及與源極側(cè)選擇柵線SG(S)對應(yīng)的線圖案110以及119。與上述漏極側(cè)選擇柵線對應(yīng)的線圖案110的一端，以自身的線寬度延長，經(jīng)過第3掩模區(qū)域13內(nèi)與在第2掩模區(qū)域12中的線圖案120連接。
在第2掩模區(qū)域12中，形成第2線和間距圖案組，它被配置成分別隔著線間間距S以上的寬度順序排列分別具有線寬度L以上的寬度的第9線圖案121～第12線圖案124(配線間隔是2×(L+S))，并且，上述線圖案121～124的組至少周期性重復(fù)2組以上。這種情況下，在上述線圖案121～124的各組的相互間配置與上述漏極側(cè)選擇柵線對應(yīng)的線圖案120。
而且，第1掩模區(qū)域11中的線圖案111～118中的例如偶數(shù)的第2、第4、第6、第8線圖案112、114、116、118的各一端被延長，經(jīng)過第3掩模區(qū)域13內(nèi)連接到在第2掩模區(qū)域12中的線圖案121～124上。
與此相反，第1掩模區(qū)域11中的線圖案111～118中的剩下的奇數(shù)的第1、第3、第5、第7線圖案111、113、115、117的各一端，在第3掩模區(qū)域13中終止。這種情況下，在第1線圖案111在第1掩模區(qū)域11和第3掩模區(qū)域13的邊界位置終止，第3線圖案113以及第7線圖案117以不變的線寬度延長，在第3掩模區(qū)域13的中間位置終止，第5線圖案115以不變的線寬度延長至第3掩模區(qū)域13和第2掩模區(qū)域12的邊界位置終止。
換言之，在第1線和間距圖案中未和第2線和間距連接的4條線圖案(第1、第3、第5、第7線圖案111、113、115、117)，在第1區(qū)域11和第3區(qū)域13的邊界位置、第3區(qū)域13和第2區(qū)域12的邊界位置、第3區(qū)域13內(nèi)的某一位置上終止，并且，越位于第1線和間距圖案的排列的中央部分的終端位置，越接近第2區(qū)域12。
即，在第3掩模區(qū)域13上，形成第3線和間距圖案，它被配置成，排列第2線圖案112和第9線圖案121連接的第13線圖案131、第4線圖案114和第10線圖案122連接的第14線圖案132、第6線圖案116和第11線圖案123連接的第15線圖案133以及連接第8線圖案118和第12線圖案124的第16線圖案134，并且，上述線圖案131～134的組至少周期性重復(fù)2組以上。這種情況下，第1掩模區(qū)域11中的第3、第5、第7線圖案111、113、115、117被延長至第3掩模區(qū)域13內(nèi)，第3掩模區(qū)域13內(nèi)的線圖案的排列順序是，131，113，132，115，133，117，134。進(jìn)而，在上述線圖案131～134的各組的相互間配置與上述漏極側(cè)選擇柵線對應(yīng)的線圖案130。
而且，上述線圖案131～134，在第3區(qū)域13內(nèi)的長方向的中途線寬度階梯形變化的同時(shí)曲折成階梯形，第2線和間距圖案一方比第1線和間距圖案一方線寬度成階梯形加寬，并且，線寬度變換成階梯形狀的位置越位于第3線和間距圖案排列的中央部分越接近第2區(qū)域12。
這種情況下，第13線圖案131曲折的方向，在接近第1線圖案111的方向上，曲折部分的長度是L以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成L合適)，該線寬度方向的一端成階梯形變化的位置，是從第1線圖案111的終端位置開始在長度方向上S以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成S合適)的位置。
另外，第3線圖案113的終端位置，是從第13線圖案131的線寬度方向的另一端階梯形變化的位置開始在長度方向上S以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成S合適)的位置。
另外，第14線圖案132的曲折的方向，為接近第3線圖案113的方向，曲折部分的長度是L以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成L合適)，其線寬度方向的一端階梯形變化的位置，是從第3線圖案113的終端位置在長度方向上S以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成S合適)的位置。
另外，第5線圖案115的終端位置，是從第14線圖案132的線寬度方向的另一端階梯形變化的位置開始在長度方向上L以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成L合適)的位置。
另外，第15線圖案133的曲折的方向，為接近第7線圖案117的方向，曲折部分的長度是L以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成L合適)，其線寬度方向的一端階梯形變化的位置，是從第3線圖案113的終端位置開始在長度方向上S以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成S合適)的位置。即，第15線圖案133曲折的位置和第14線圖案132曲折的位置在同一線上。
另外，第7線圖案117的終端位置，是從第13線圖案131的線寬度方向的另一端階梯形變化的位置開始在長度方向上S以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成S合適)的位置。即，第7線圖案117的終端位置和第3線圖案113的終端位置在同一線上。
另外，第16線圖案134的曲折的方向，為離開第7線圖案117的方向，其線寬度方向的一端階梯形變化的位置，是從第1線圖案111的終端位置開始在長度方向上S以上(從抑制圖案占有面積這一點(diǎn)出發(fā)設(shè)置成S合適)的位置，曲折部分的長度是L以上(從抑制圖案的占有面積這一點(diǎn)出發(fā)設(shè)置成L適宜)。即，第16線圖案134曲折的位置和第13線圖案131曲折的位置在同一線上。
在上述的掩模圖案中，掩模上的最小間距是S，該掩模上的最小間距S，希望和線和圖案的最小間距S一致。其原因和實(shí)施例1所述相同。
進(jìn)而，在第1掩模區(qū)域11的另一側(cè)(和第3區(qū)域13相反側(cè))上，還與圖4中所示的第3掩模區(qū)域13以及第2掩模區(qū)域12對稱地存在未圖示的第3掩模區(qū)域以及第2掩模區(qū)域。而且，在第1掩模區(qū)域11中的第2、第4、第6、第8線圖案112、114、116、118的各自另一端，在未圖示的第3掩模區(qū)域(13)中終止。
另外，第1掩模區(qū)域11中的第1、第3、第5、第7線圖案111、113、115、117各自另一端被延長，經(jīng)過未圖示的第3掩模區(qū)域13內(nèi)連接到未圖示的第2掩模區(qū)域12的線圖案上。這樣，第1掩模區(qū)域11的全部的線圖案被連接到第2掩模區(qū)域。
圖19顯示用光學(xué)模擬方法求通過使用圖17的掩模圖案在NAND型快閃存儲器上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果，在使用該模擬方法時(shí)，光源條件等和實(shí)施例1相同。
圖19所示的抗蝕劑圖案，與圖17的掩模圖案對應(yīng)形成，看不到配線斷線、短路等，另外，也看不到線寬度極細(xì)的部分和間距極窄的部分。因而，當(dāng)實(shí)際在半導(dǎo)體襯底上進(jìn)行圖案曝光的情況下，可以確保充分的工藝容限，可以預(yù)想得到良好的配線圖案。
進(jìn)而，實(shí)施例5的半導(dǎo)體器件的制造方法，也可以以上述實(shí)施例1為標(biāo)準(zhǔn)實(shí)施，另外，也可以使用圖17的掩模圖案的反轉(zhuǎn)掩模制造。
(實(shí)施例6)圖20是顯示被形成在本發(fā)明的實(shí)施例6的半導(dǎo)體器件圖案曝光用掩模上的掩模圖案的一部分的平面圖。
圖20所示的掩模圖案，是NAND型快閃存儲器的圖案曝光用掩模，11是NAND型快閃存儲器的存儲單元陣列中的第1掩模區(qū)域，12是與外圍電路區(qū)域?qū)?yīng)的第2掩模區(qū)域，13是與存儲單元陣列區(qū)域和外圍電路區(qū)域的邊界區(qū)域(連接區(qū)域)對應(yīng)的第3掩模區(qū)域。
在NAND型快閃存儲器的存儲單元陣列中，如前面參照圖15所示的等效電路說明的那樣，例如把組漏極側(cè)選擇晶體管SG-1D、串聯(lián)連接8個(gè)EEPROM單元101～108構(gòu)成的NAND單元、源極側(cè)選擇晶體管SG-1S的單元作為1塊，用這樣的多個(gè)塊構(gòu)成存儲單元陣列。在此，顯示與被排列在位線方向上的4塊對應(yīng)的區(qū)域。
在第1掩模區(qū)域11上，配置至少4個(gè)(第1，第2，第3，第4)線和間距圖案組，它們的構(gòu)成是，由用于形成存儲單元陣列區(qū)域的第1塊、第2塊、第3塊、第4塊的各NAND單元的字線WL1～WL8的各個(gè)遮光體構(gòu)成的8條線圖案111～118隔著線間間距S以間隔P1順序排列。
在第2掩模區(qū)域12上，配置第5、第6線和間距圖案組，它們的構(gòu)成是，分別由遮光體構(gòu)成的8條線圖案121～128隔著線間間距用比間隔P1還大的間隔P2重復(fù)。
在第3掩模區(qū)域13上，配置第7線和間距圖案組和第8線和間距圖案組。上述第7線和間距圖案組，隔著線間間距形成由連接在第1掩模區(qū)域11中的第2線和間距圖案組的8條線圖案111～118和在第2掩模區(qū)域12中的第5線和間距圖案組的8條線圖案121～128的各個(gè)遮光體構(gòu)成的8條線圖案131～138。第8線和間距圖案組，隔著線間間距形成由連接第3線和間距圖案組的8條線圖案111～118和第6線和間距圖案組的8條線圖案121～128的各個(gè)遮光體構(gòu)成的8條線圖案131～138。
在第1掩模區(qū)域11中的第1線和間距圖案組以及第4線和間距圖案組的各線圖案111～118，在第1區(qū)域11和第3區(qū)域13的邊界位置終止。
在第3掩模區(qū)域13中的第7線和間距圖案組以及第8線和間距圖案組的各線圖案131～138的各一部分，相對第1掩模區(qū)域11的圖案的長方向傾斜配置，并且被傾斜配置的部分的間隔P3，比在第1掩模區(qū)域11中的線圖案111～118的間隔P1還大，比第2掩模區(qū)域12中的線圖案121～128的間隔P2小。即，P1＜P3＜P2。
而且，第1、第2、第3、第4線和間距圖案組，被配置成在第1掩模區(qū)域上11上周期性重復(fù)至少2個(gè)組以上，第5、第6線和間距圖案組被配置成在第2掩模區(qū)域12上周期性重復(fù)至少2個(gè)組以上，第7、第8線和間距圖案組在第3掩模區(qū)域13上周期重復(fù)至少2組以上。
進(jìn)而，在第1掩模區(qū)域11的另一側(cè)(和第3掩模區(qū)域相反側(cè))上，和圖20中所示的第3掩模區(qū)域13以及第2掩模區(qū)域12對稱地存在未圖示的第3掩模區(qū)域以及第2掩模區(qū)域。而且，第1掩模區(qū)域中的第2、第3線和間距圖案組中的線圖案111～118(第2、第3塊內(nèi)的各存儲單元的柵線)各自的另一端，在未圖示的第3掩模區(qū)域中終止。另外，第1掩模區(qū)域中的第1、第4線和間距圖案組中的線圖案111～118(第1、第4塊內(nèi)的各存儲單元的柵線)各自另一端被延長，經(jīng)過未圖示的第3掩模區(qū)域內(nèi)與未圖示的第2掩模區(qū)域的線圖案連接。這樣，第1掩模區(qū)域11的全部線圖案111～118被連接到第2掩模區(qū)域。
進(jìn)而，在圖20中，110是與NAND單元快的漏極側(cè)選擇柵線SG(D)對應(yīng)的線圖案，119是與源極側(cè)選擇柵SG(S)對應(yīng)的線圖案。
圖21顯示用光學(xué)模擬方法求聲音圖20的掩模圖案在NAND型快閃存儲器上的光敏抗蝕劑上曝光得到的抗蝕劑圖案的結(jié)果。在使用該模擬方法時(shí)，光源的條件等和實(shí)施例1相同。
圖21所示的抗蝕劑圖案，與圖20的掩模圖案對應(yīng)形成，看不到配線的斷線、短路等，另外，也看不到線刻度極細(xì)的部分和間距極窄的部分。因而，即便是在實(shí)際中在半導(dǎo)體襯底上進(jìn)行圖案曝光的情況下，也可以確保充分的工藝容限，可以預(yù)想得到良好的配線圖案。
進(jìn)而，實(shí)施例6的半導(dǎo)體器件的制作方法，可以以上述實(shí)施例1為標(biāo)準(zhǔn)實(shí)施，另外，也可以使用圖20的掩模圖案的反轉(zhuǎn)掩模制造。
如果采用上述的實(shí)施例1～實(shí)施例6，則可以抑制在配線間隔不同的區(qū)域間的連接區(qū)域中使用光刻法形成微細(xì)的配線圖案時(shí)的分辨率和焦深的惡化，降低配線圖案的斷線和短路產(chǎn)生的可能性，可以提供可以高度集成化的半導(dǎo)體器件及其制造方法以及半導(dǎo)體器件圖案曝光用掩模。
以下，說明存儲單元陣列端部的圖案，與其內(nèi)部圖案尺寸比變化大時(shí)的問題。
圖22B是以往技術(shù)的非易失性半導(dǎo)體存儲器件的存儲單元陣列的主要部分的平面圖，圖22A是沿著圖22B的22A-22A線的斷面圖。如圖所示，在該以往的非易失性半導(dǎo)體存儲器件中，在元件區(qū)域212的上部，經(jīng)過柵絕緣膜214配置多個(gè)浮置柵電極218。浮置柵電極218各自，在元件分離區(qū)域216的上方位置分?jǐn)?，被分離在每個(gè)存儲單元224上。在多個(gè)浮置柵電極218上部，經(jīng)過柵間絕緣膜220，配置多個(gè)控制柵電極222。
具有圖22A和22B所示的的存儲單元陣列的非易失性半導(dǎo)體存儲器件，可以電寫入、擦除數(shù)據(jù)，是上述被稱為EEPROM的半導(dǎo)體存儲器。
EEPROM存儲單元，通常，由具有疊層了浮置柵電極218和控制柵電極222的柵電極構(gòu)造的MOS晶體管構(gòu)成，浮置柵電極218電氣浮置，其周圍用柵間絕緣膜220等絕緣。
通過在該浮置柵電極218上注入電荷，或者從浮置柵電極28中釋放出電荷，實(shí)現(xiàn)“1”或者“0”電平數(shù)據(jù)的存儲。更具體地說，通過在控制柵電極222和元件區(qū)域212之間施加電位，實(shí)現(xiàn)對浮置柵電極218的電荷取送。而后，根據(jù)該電荷的有無，構(gòu)成存儲單元的MOS晶體管的閾值變化，把該閾值的變換部分的有無與上述的“1”、“0”電平對應(yīng)。
對浮置柵電極218的電荷取送，通常，通過注入流過柵絕緣膜214或者柵間絕緣膜220的FN隧道電流或者熱載流子進(jìn)行。
接著，用圖23至圖27(帶A、B尾標(biāo))，說明圖22A和圖22B所示的以往的非易失性半導(dǎo)體存儲器件的制造方法。進(jìn)而，帶尾標(biāo)A的圖是與圖22A對應(yīng)的斷面圖，帶尾標(biāo)B的圖是與圖22B對應(yīng)的平面圖。
首先，如圖23A和23B所示，在半導(dǎo)體襯底210的上部順序淀積緩沖氧化膜226、蝕刻掩模材料(例如，氮化硅膜)228。而且，用光蝕刻技術(shù)，在形成圖22A和22B的元件區(qū)域212的區(qū)域的上部形成光敏抗蝕劑圖案230。在此，無論是存儲單元陣列端部以及內(nèi)部的哪個(gè)位置，光敏抗蝕劑圖案230的線寬度都是L1，間距是T1。
接著，把圖23A和23B的光敏抗蝕劑圖案230作為蝕刻掩模，除去氮化硅膜228。接著，如圖24A和24B所示，把形成了圖案的氮化硅膜228作為蝕刻掩模，順序除去緩沖氧化膜226以及半導(dǎo)體襯底210，形成多條溝(trench)232，而后，在多條溝232內(nèi)部埋入絕緣膜，形成多個(gè)元件分離區(qū)域216。
接著，在順序除去圖24A和24B殘存的氮化硅膜228以及緩沖氧化膜226后，如圖25A和25B所示，在元件區(qū)域212的上部形成柵絕緣膜214。然后，在柵絕緣膜214形成后，在半導(dǎo)體襯底210的整個(gè)面上淀積構(gòu)成圖22A和22B的浮置柵電極218的導(dǎo)電材料218a。而后，如圖26A和26B所示，在導(dǎo)電材料218a的上部，形成光敏抗蝕劑圖案234。在此，無論是存儲單元陣列端部以及內(nèi)部的哪個(gè)位置，光敏抗蝕劑圖案234的間距都是S1。
接著，把圖26A和26B的光敏抗蝕劑圖案234作為蝕刻掩模，在除去導(dǎo)電材料218a后，如圖27A和27B所示，除去光敏抗蝕劑圖案234。然后，如果順序形成圖22A和22B的柵間絕緣膜220、控制柵電極222，則圖22A和22B所示的非易失性半導(dǎo)體存儲器件完成。進(jìn)而，雖然未圖示，但在控制柵電極222形成后，順序進(jìn)行層間絕緣膜形成工序、配線工序等。
接著，說明上述以往技術(shù)的非易失性半導(dǎo)體存儲器件的問題。圖28A和28B，是顯示在圖22A和22B的非易失性半導(dǎo)體存儲器件的制造工序中使用的標(biāo)度線上的圖案的主要部分的圖，圖28A相當(dāng)于把圖23A和23B的光敏抗蝕劑圖案230轉(zhuǎn)印到半導(dǎo)體襯底210上的標(biāo)度線，圖28B相當(dāng)于把圖26A和26B的光敏抗蝕劑圖案234轉(zhuǎn)印到半導(dǎo)體襯底210上的標(biāo)度線。
例如，在圖28A所示的標(biāo)度線上，描繪有具有L1線寬度、T1間距的線和間距圖案。在存儲單元陣列的端部附近，與陣列內(nèi)部相比曝光量和曝光器件的焦點(diǎn)加工余量小，形成所期望的圖案困難。例如，當(dāng)在曝光量和曝光器件的焦點(diǎn)中產(chǎn)生偏差的情況下，存儲單元陣列的端部附近的圖案，和陣列內(nèi)部的圖案相比，其尺寸的變化增大。特別是當(dāng)使用超析像技術(shù)的情況下，這種傾向更加顯著。因此，一般是把位于存儲單元陣列端部的存儲單元，或者，位于陣列端部附近的多個(gè)存儲單元，作為不電氣使用的空單元。由此，允許陣列端部附近的尺寸離散。
但是，實(shí)際上陣列端部附近的尺寸離散，可以成為在存儲單元陣列中引起以下不良的主要原因。例如，圖29，是顯示圖22A和22B的非易失性半導(dǎo)體存儲器件的制造工序的斷面圖，和圖7同樣的工序?qū)?yīng)。在圖29的情況下，陣列端部的光敏抗蝕劑圖案230a，和其它圖案230相比，可以形成的細(xì)。而后，該陣列端部的圖案230a，由于其很細(xì)缺乏安全性，在其后的工序中有破損的危險(xiǎn)。例如，如果在曝光后的顯象工序中破損，并把破損后的圖案230a作為蝕刻掩模執(zhí)行蝕刻，其結(jié)果，在半導(dǎo)體襯底210上形成錯(cuò)誤的圖案。
另外反之，由于曝光量和曝光器件的焦點(diǎn)的偏移，陣列端部的光敏抗蝕劑圖案，和其他的圖案相比，也有可能形成得太粗。圖30是顯示圖22A的非易失性半導(dǎo)體存儲器件的制造工序的斷面圖，是和圖23A相同工序?qū)?yīng)的圖。另外，圖31是圖22A的非易失性半導(dǎo)體存儲器件的制造工序的斷面圖，是與圖30的蝕刻后對應(yīng)的圖。在圖30的情況下，陣列端部的光敏抗蝕劑圖案230b，與其他的圖案230相比，形成得太粗。這種情況下，如果把該光敏抗蝕劑圖案230、230b作為蝕刻掩模除去氮化硅膜228，進(jìn)而把氮化硅膜228作為蝕刻掩模除去緩沖氧化膜226以及半導(dǎo)體襯底210，則如圖31所示，陣列端部的溝232a的寬度，比陣列內(nèi)部的溝232的寬度窄。因此，在這些溝232、232a的內(nèi)部埋入絕緣膜時(shí)，寬度窄的溝232a的埋入與其它溝232的埋入相比不容易充分。其結(jié)果，在以后的工序中成為產(chǎn)生塵埃的原因，并且有引起在圖22A的控制柵電極222之間的短路的危險(xiǎn)。
進(jìn)而，通過形成圖31所示的溝232、232a，產(chǎn)生以下新的問題。圖32是顯示圖22A的非易失性半導(dǎo)體存儲器件的制造工序的斷面圖，相當(dāng)于和圖26A相同的工序。另外，圖33是顯示圖22A的非易失性半導(dǎo)體存儲器件的制造工序的斷面圖，是相當(dāng)于和圖27A相同的工序。
在圖32中，形成陣列端部的元件區(qū)域212a的寬度，與其他元件區(qū)域212相比大。而且，由于標(biāo)度線的定位偏差等原因，在光敏抗蝕劑圖案234的配置上產(chǎn)生偏移。因此，配置元件區(qū)域212a上圖案234的間距。當(dāng)使用該光敏抗蝕劑圖案234蝕刻導(dǎo)電材料218a的情況下，如圖33所示，連柵絕緣膜214和元件區(qū)域212a都被腐蝕，產(chǎn)生襯底損傷，成為次品的原因。進(jìn)而，在陣列端部上，因?yàn)橄鄬ζ毓饬亢徒裹c(diǎn)的離散的加工余量小，所以上述現(xiàn)象更加顯著。
以下，詳細(xì)說明解決上述問題的本發(fā)明的實(shí)施例。在以下的圖中，在相同或者類似的部分上標(biāo)注相同或者類似的符號。
(實(shí)施例7)圖34A和34B是顯示本發(fā)明的實(shí)施例7的非易失性半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖34B是其正面圖，圖34A是沿著圖34B的34A-34A線的斷面圖。在該實(shí)施例7的非易失性半導(dǎo)體存儲器件中，和圖22一樣，在元件區(qū)域312的上部，經(jīng)過柵絕緣膜314，設(shè)置多個(gè)浮置柵電極318。浮置柵318的各自，在元件分離區(qū)域316的上方位置分?jǐn)啵环蛛x在每一存儲單元324上。在多個(gè)浮置柵電極318的上部，經(jīng)過柵間絕緣膜320，配置多個(gè)控制柵電極322。多個(gè)存儲單元324，被配置成縱橫的陣列形狀，夾著元件分離區(qū)域316相鄰的存儲單元324的控制柵電極322被相互連接。
在實(shí)施例7中，進(jìn)一步設(shè)置元件分離區(qū)域316的寬度，以滿足以下的條件。即，把在存儲單元陣列的端部的元件分離區(qū)域316a的寬度設(shè)置成T1，把存儲單元陣列內(nèi)部的元件分離區(qū)域316的寬度設(shè)置成T2，T1、T2滿足以下的條件。
T1＞T2……(1)另外，浮置柵電極318的間距，被設(shè)定成滿足以下的條件。即，把存儲單元陣列的端部的間距設(shè)置成S，把存儲單元陣列內(nèi)部的間距設(shè)置成S2，S1、S2滿足以下的條件。
S1＞S2……(2)進(jìn)而，存儲單元陣列端部的存儲單元，通常作為不電氣使用的空單元處理，但在實(shí)施例7中，從上述的(1)式以及(2)式可知，因?yàn)榭諉卧恼加忻娣e比以往增大，所以，也考慮到這部分使存儲單元陣列的面積增大。但是，存儲單元陣列配置非常多的存儲單元，存儲單元陣列的端部稍微增加些面積，相對陣列整個(gè)的面積來說只不過是非常微小的比例。因而，陣列端部的空單元占有面積的增大，不是引起存儲單元陣列全體面積增加的主要原因。
使用圖35至39(帶尾標(biāo)A、B)，說明圖34A和34B所示的本發(fā)明的實(shí)施例7的非易失性半導(dǎo)體存儲器件的制造方法。進(jìn)而，帶尾標(biāo)A的圖與圖34A的斷面圖對應(yīng)，帶尾標(biāo)B的圖與圖34B的平面圖對應(yīng)。
首先，最初如圖35A和35B所示，在半導(dǎo)體襯底310的上部順序疊層緩沖氧化膜326、蝕刻掩模材料(例如，氮化硅膜)328。當(dāng)然，在緩沖氧化膜326、氮化硅膜328疊層之前，也有在半導(dǎo)體襯底310的表面部分上形成井區(qū)域的。緩沖氧化膜326，例如，用10nm的膜厚度形成，氮化硅膜328，例如用100nm的膜厚度形成。另外，半導(dǎo)體襯底310，例如，是n型或者p型硅襯底。
然后，用光蝕刻技術(shù)，在形成圖34A和34B的元件區(qū)域312的區(qū)域的上部形成光敏抗蝕劑圖案330。光敏抗蝕劑圖案330，具有規(guī)定元件分離區(qū)域316的形成區(qū)域的開口。在此，光敏抗蝕劑圖案330的間距，在陣列端部是T1，在陣列內(nèi)部是T2，其大小關(guān)系是T1＞T2。另外，圖40A，是顯示把光敏抗蝕劑圖案330轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的主要部分的圖。
接著，把圖35A和35B的光敏抗蝕劑圖案330作為蝕刻掩模，除去氮化硅膜328，在光敏抗蝕劑圖案330除去之后，如圖36A和36B所示，把形成有圖案的氮化硅膜328作為蝕刻掩模，順序除去緩沖氧化膜326以及半導(dǎo)體襯底310，是圖34A和34B的元件分離區(qū)域316的形成區(qū)域，形成多個(gè)溝(trench)332、332b。
然后，在多個(gè)溝332、332b的內(nèi)部埋入絕緣膜，形成多個(gè)元件分離區(qū)域316。在該元件分離區(qū)域316的形成中，例如，使用CMP技術(shù)。即，在多個(gè)溝332、332b形成后，在半導(dǎo)體襯底310上部淀積絕緣膜，使得把多個(gè)溝332、332b完全掩埋。然后，使用CMP技術(shù)除去多余的絕緣膜，就可以只在溝332內(nèi)部殘留絕緣膜。
接著，除去作為緩沖氧化膜326以及半導(dǎo)體襯底310的蝕刻掩模的氮化硅膜328。通常，該氮化硅膜328，通過使用熱磷酸的濕蝕刻有選擇地除去。接著，緩沖氧化膜326，例如，也是通過使用稀氟酸的濕蝕刻除去。然后，在這些膜除去之后，在半導(dǎo)體襯底310的表面上形成柵絕緣膜314，例如，采用熱氧化的極薄氧化膜。
然后，如圖37A和37B所示，在半導(dǎo)體襯底310的整個(gè)面上，淀積構(gòu)成圖34A和34B的浮置柵318的導(dǎo)電材料318a，例如，淀積非晶硅膜，或者多晶硅膜。
然后，如圖38A和38B所示，在半導(dǎo)體襯底318a的上部，形成光敏抗蝕劑圖案334。在此，光敏抗蝕劑圖案334的間距，在陣列端部是S1，在陣列內(nèi)部是S2，其大小關(guān)系是S1＞S2。另外，圖40是顯示把光敏抗蝕劑圖案334轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的主要部分的圖。
以下，把圖38A和38B的光敏抗蝕劑圖案334作為蝕刻掩模，在除去導(dǎo)電材料318a之后，如圖39A和39B所示，除去光敏抗蝕劑圖案334。然后，如果順序形成圖34A和34B的柵間絕緣膜320、控制柵電極322，則圖34A和34B所示的非易失性半導(dǎo)體存儲器件完成。
柵間絕緣膜320，例如，由作為氧化膜/氮化硅膜/氧化膜的疊層構(gòu)造的ONO膜組成，另外，控制柵電極322，和浮置柵電極318一樣，由導(dǎo)電材料構(gòu)成。作為該導(dǎo)電材料，例如，非晶硅膜、多晶硅膜，或者，它們和鎢膜和鎢硅化物膜的疊層膜是有代表性的。進(jìn)而，雖然未圖示，但在控制柵電極322形成之后，順序進(jìn)行層間絕緣膜形成工序、配線工序等。
這樣，在本發(fā)明的實(shí)施例7的非易失性半導(dǎo)體存儲器件中，如圖35A和35B所示，規(guī)定元件分離區(qū)域316的寬度的光敏抗蝕劑圖案330的間距，變?yōu)門1(陣列端部)＞T2(陣列內(nèi)部)。即，如圖40A所示，把光敏抗蝕劑圖案330轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的間距，被預(yù)先規(guī)定為T1(陣列端部)＞T2(陣列內(nèi)部)。與此對應(yīng)，進(jìn)而，如圖38A和38B所示，規(guī)定浮置柵電極318間的間距的光敏抗蝕劑圖案334的間距，變?yōu)镾1(陣列端部)＞S2(陣列內(nèi)部)。即，如圖40B所示，把光敏抗蝕劑圖案334轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的間距，被預(yù)先規(guī)定為S1(陣列端部)＞S2(陣列內(nèi)部)。
因此，即使當(dāng)陣列端部的光敏抗蝕劑330形成得粗的情況下，陣列端部的間距與陣列內(nèi)部相比也不會變得極窄，由此，在以往技術(shù)中成問題的在陣列端部的絕緣膜的掩埋性提高，可以抑制各種不良。
進(jìn)而，即使當(dāng)陣列端部的尺寸變化和標(biāo)度線的定位產(chǎn)生偏差的情況下，也可以防止在陣列端部的元件區(qū)域312的上方配置浮置柵電極318之間的間距。由此，可以防止在以往技術(shù)中成問題的陣列端部的襯底損傷，可以謀求提高制造成品率以及可靠性。
(實(shí)施例8)圖41A和41B是顯示本發(fā)明的實(shí)施例8的非易失性半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖41B是其正面圖，圖41A是沿著圖41B的41A-41A線的斷面圖。
實(shí)施例8，在實(shí)施例7中，進(jìn)一步設(shè)定元件區(qū)域312的寬度滿足以下的條件。即，在把存儲單元陣列的端部的元件區(qū)域312b的寬度設(shè)置為L1，把存儲單元陣列內(nèi)部的元件區(qū)域312的寬度設(shè)置為L2的情況下，L1、L2滿足以下的條件。
L1＞L2……(3)這樣，在本發(fā)明的實(shí)施例8的非易失性半導(dǎo)體存儲器件中，規(guī)定元件區(qū)域12的寬度的光敏抗蝕劑圖案(參照圖35A和35B的光敏抗蝕劑330)的線，為L1(陣列端部)＞L2(陣列內(nèi)部)。即，如圖42B所示，把該光敏抗蝕劑圖案轉(zhuǎn)印到半導(dǎo)體襯底310上的標(biāo)度線上的圖案的線，被預(yù)先規(guī)定為L1(陣列端部)＞L2(陣列內(nèi)部)。
因此。如果采用本發(fā)明的實(shí)施例8，則加上實(shí)施例7的效果，即使在陣列端部的光敏抗蝕劑圖案330形成得很細(xì)的情況下，也可以維持不破損的寬度。由此，可以防止形成由于破損的光敏抗蝕劑產(chǎn)生的錯(cuò)誤圖案。
(實(shí)施例9)圖34A和34B是顯示本發(fā)明的實(shí)施例9的非易失性半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖34B是其正面圖，圖34A是沿著圖34B的43A-43A線的斷面圖。上述實(shí)施例7和8的元件分離，用STI(shallow trench isolation)構(gòu)造構(gòu)成，但本實(shí)施例9，作為元件分離構(gòu)造，采用自調(diào)整STI(SA-STI)構(gòu)造。另外，在本實(shí)施例9中，和實(shí)施例8一樣，元件分離區(qū)域316的寬度、浮置柵電極318間的間距以及元件區(qū)域312的寬度各自，滿足和上述實(shí)施例8一樣的關(guān)系。
以下，參照圖44至48(帶尾標(biāo)A、B)，說明圖43A和43B所示的本發(fā)明實(shí)施例9的非易失性半導(dǎo)體存儲器件的制造方法。進(jìn)而，帶尾標(biāo)A的圖是與圖43A對應(yīng)的斷面圖，帶尾標(biāo)B的圖是與圖43B對應(yīng)的平面圖。
首先，最初如圖44A和44B所示，在半導(dǎo)體襯底310的整個(gè)面上，形成柵絕緣膜314，例如，形成通過熱氧化產(chǎn)生的極薄的氧化膜，接著，淀積作為浮置柵電極318的構(gòu)成材料的導(dǎo)電材料318c。進(jìn)一步，在導(dǎo)電材料318c的上部，淀積掩模材料336，例如氮化硅膜。然后，用光刻法技術(shù)，在氮化硅膜336上部形成光敏抗蝕劑圖案338。在此，光敏抗蝕劑圖案338的間距，在陣列端部上是T1，在陣列內(nèi)部是T2，其大小關(guān)系是T1＞T2。另外，其寬度在陣列端部是L1，在陣列內(nèi)部是L2。其大小關(guān)系是L1＞L2。
接著，把光敏抗蝕劑338作為蝕刻掩模，除去氮化硅膜336。在光敏抗蝕劑圖案338除去后，這次把形成有圖案的氮化膜336作為蝕刻掩模，順序除去導(dǎo)電材料318c、柵絕緣膜314以及半導(dǎo)體襯底310，如圖45A和45B所示，形成多個(gè)溝(溝槽)332。通過該蝕刻，可以自己整合形成圖43A和43B的元件區(qū)域312和浮置柵電極318。
然后，如圖45A和45B所示，在多個(gè)溝332的內(nèi)部埋入絕緣膜，形成多個(gè)元件分離區(qū)域316。在該元件分離區(qū)域316的形成中，例如，使用CMP技術(shù)。即，在多個(gè)溝332形成后，在半導(dǎo)體襯底310的上部淀積絕緣膜，將該溝332完全掩埋。然后，在用CMP技術(shù)除去多余的絕緣膜后，就可以只在溝332內(nèi)部殘留絕緣膜。
接著，除去殘留在半導(dǎo)體襯底310上部的氮化硅膜336。通常，該氮化硅膜336，通過使用熱磷酸的濕蝕刻有選擇地除去。通過該除去，導(dǎo)電材料318c的上部露出。
然后，如圖46A和46B所示，在半導(dǎo)體襯底310的整個(gè)面上淀積導(dǎo)電材料318d。這時(shí)，導(dǎo)電材料318c和導(dǎo)電材料318d電氣連接。導(dǎo)電材料318d，和導(dǎo)電材料318c一樣，由非晶硅膜或者多晶硅膜構(gòu)成。
然后，如圖47A和47B所示，在導(dǎo)電材料318d的上部形成光敏抗蝕劑圖案340。在此，光敏抗蝕劑圖案340的間距，在陣列端部是S1，在陣列內(nèi)部是S2，其大小關(guān)系是S1＞S2。
以下，把圖47A和47B的光敏抗蝕劑圖案340作為蝕刻掩模，在除去導(dǎo)電材料318d之后，如圖48A和48B所示，除去光敏抗蝕劑圖案340。此時(shí)，由導(dǎo)電材料318c和導(dǎo)電材料318d構(gòu)成的浮置柵電極318完成。
而后，如果順序形成圖43A和43B的柵間絕緣膜320，控制柵電極322，則圖43A和43B所示的非易失性半導(dǎo)體存儲器件完成。柵間絕緣膜320，例如，由作為氧化膜/氮化硅膜/氧化膜的疊層構(gòu)造的ONO膜構(gòu)成，另外，控制柵電極322，和浮置柵電極318一樣由導(dǎo)電材料構(gòu)成。作為該導(dǎo)電材料，例如，一般是非晶硅膜、多晶硅膜，或者，它們和鎢膜或者鎢硅化物膜的疊層膜。進(jìn)而，雖然未圖示，但在控制柵電極322形成后，順序進(jìn)行層間絕緣摸形成工序、配線工序等。
這樣，如果采用本發(fā)明的實(shí)施例9，則即使在自調(diào)整STI構(gòu)造的非易失性半導(dǎo)體存儲器件中，也可以得到和上述實(shí)施例7以及實(shí)施例8一樣的效果。
(實(shí)施例10)圖49A和圖49B，是顯示本發(fā)明的實(shí)施例10的非易失性半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖，圖49B是其平面圖，圖49A是沿著圖49B的49A-49A線的斷面圖。
實(shí)施例7以及實(shí)施例8的元件分離，用STI構(gòu)造構(gòu)成，但本實(shí)施例10，作為元件分離構(gòu)造采用LOCOS構(gòu)造。另外，在該實(shí)施例10中，和實(shí)施例8一樣，元件分離區(qū)域316的寬度、浮置柵電極318間的間距以及元件區(qū)域312的寬度各自，滿足和實(shí)施例8一樣的關(guān)系。
這樣，如果采用本發(fā)明的實(shí)施例10，則即使在元件分離構(gòu)造中采用LOCOS構(gòu)造的情況下，也可以呈現(xiàn)出和實(shí)施例7、8一樣的效果。
(實(shí)施例11)圖50A和圖50B是顯示本發(fā)明的實(shí)施例11的非易失性半導(dǎo)體存儲器件的存儲單元陣列的主要部分的圖。圖50B是其平面圖，圖50A是沿著圖50B的50A-50A線的斷面圖。
在實(shí)施例7-10中，只把在存儲單元陣列中的元件分離區(qū)域316的寬度、浮置柵電極318間的間距以及元件區(qū)域312的寬度設(shè)定的比陣列內(nèi)部的寬度大，但在本實(shí)施例11中，并不限于陣列端部的元件分離區(qū)域316等，還把從陣列端部向內(nèi)部方向位于第2、第3、……、位置上的元件分離區(qū)域316的寬度設(shè)定得比陣列內(nèi)部大。
如圖50A和圖50B所示，在本實(shí)施例11的非易失性半導(dǎo)體存儲器件中，第1，設(shè)定元件分離區(qū)域316的寬度滿足以下的條件。即，把存儲單元陣列的端部的元件分離區(qū)域316的寬度設(shè)定為T1，從存儲單元陣列的端部向內(nèi)部方向把第2元件分離區(qū)域316的寬度設(shè)定為T2，把存儲單元陣列的內(nèi)部的元件分離區(qū)域316的寬度設(shè)定為T3，這種情況下，T1、T2、T3滿足以下條件。
T1＞T2＞T3……(4)第2，設(shè)定浮置柵電極318間的間距，滿足以下的條件。即，把在存儲單元陣列的端部的間距設(shè)置為S1，把從存儲單元陣列的端部向內(nèi)部方向第2間距設(shè)置為S2，把在存儲單元陣列內(nèi)部的間距設(shè)置為S3，這種情況下，S1、S2、S3滿足以下條件。
S1＞S2＞S3……(5)第3，把存儲單元陣列的端部上的元件區(qū)域312的寬度設(shè)定為L1，把從存儲單元陣列端部向內(nèi)部方向第2元件區(qū)域的寬度設(shè)定為L2，把存儲單元陣列的內(nèi)部的元件區(qū)域312的寬度設(shè)定為L3，這種情況下，L1、L2、L3滿足以下的條件。
L1＞L2＞L3……(6)這樣，如果采用本發(fā)明的實(shí)施例11，則可以更顯著地實(shí)現(xiàn)上述實(shí)施例7、8的效果。
(實(shí)施例12)在上述實(shí)施例7至實(shí)施例11中，如圖34、41、43、49、50(帶尾標(biāo)A、B)所示，在存儲單元陣列端部中的浮置電極318，在陣列外側(cè)被完全除去，但本發(fā)明并不限于此。例如，如圖51A和51B所示，即使在陣列外側(cè)344中，構(gòu)成殘留浮置柵電極的結(jié)構(gòu)也沒關(guān)系。
圖51A和51B的構(gòu)成，因?yàn)槌嗽诖鎯卧嚵卸瞬康母≈脰烹姌O318之外(陣列外側(cè)344)，和圖41A和41B的構(gòu)成相同，故而省略詳細(xì)說明。
以上的實(shí)施例7至12以NAND性非易失性半導(dǎo)體存儲器件為例進(jìn)行了說明，但本發(fā)明并不限于此，也可以適用于NOR型、AND型、DINOR型等的可以電改寫的非易失性半導(dǎo)體存儲器件的存儲單元陣列構(gòu)成。另外，并不限于非易失性也可以適用于全部半導(dǎo)體存儲器件。
在實(shí)施例7至12的標(biāo)度線中，有在陣列端部附近因圖案規(guī)則性的破損，而不能形成如標(biāo)度線那樣的光敏抗蝕劑圖案的情況。因此，例如，也可以進(jìn)行把陣列端部的線寬度設(shè)定成比陣列內(nèi)部的線寬度粗等的補(bǔ)正。
另外，在實(shí)施例7至12中，以適用被曝光的部分成為光敏抗蝕劑的間距的正片型抗蝕劑的情況為例進(jìn)行了說明，但反之也可以適用曝光的部分成為光敏抗蝕劑的負(fù)片型的抗蝕劑。這種情況下，上述實(shí)施例的標(biāo)度線的間距，只要使用使白黑反轉(zhuǎn)的圖案即可。
進(jìn)而，實(shí)施例7至12的標(biāo)度線，可以是其遮光部分為鉻等的完全遮光型，另外，也可以如網(wǎng)版型相位移位掩模那樣，使一部分光線透過或者使相位變化。另外，也可以是相鄰的線圖案的相位不同的，交互型相位移位掩模。
權(quán)利要求
1.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；在上述半導(dǎo)體襯底上的第1區(qū)域上，分別隔著線間間距S順序排列由分別具有線寬度L的導(dǎo)電體組成的第1、第2、第3、第4線圖案形成的第1線和間距圖案組；在上述半導(dǎo)體襯底上的第2區(qū)域上，隔著線間間距S以上的刻度順序排列由分別具有線寬度L以上的導(dǎo)電體組成的第5、第6線圖案形成的第2線和間距圖案組；在上述半導(dǎo)體襯底上的上述第1區(qū)域和第2區(qū)域之間存在的第3區(qū)域上，形成有由連接上述第1線圖案和上述第5線圖案的導(dǎo)電體構(gòu)成的第7線圖案以及由連接上述第3線圖案和上述第6線圖案的導(dǎo)電體組成的第8線圖案的第3線和間距圖案組，上述第2線圖案在上述第1區(qū)域和第3區(qū)域的邊界位置終止，上述第4線圖案在上述第3區(qū)域和第2區(qū)域的邊界位置終止。
2.權(quán)利要求1的半導(dǎo)體器件，上述第7線圖案形成為使得在第3區(qū)域內(nèi)的長度方向的中途線寬度變化，上述第5線圖案一方比上述第1線圖案一方的線寬度粗，上述第8線圖案形成為使得在第3區(qū)域內(nèi)的長度方向的中途線寬度變化，上述第6線圖案一方比上述第3線圖案一方的線寬度粗。
3.權(quán)利要求1的半導(dǎo)體器件，上述第7線圖案以及第8線圖案的線寬度變化的位置，在從上述第3區(qū)域和第1區(qū)域的邊界位置開始在長度方向上的上述S以上的位置，并且，在從上述第3區(qū)域和第2區(qū)域的邊界位置開始在長度方向上的上述L以上的位置。
4.權(quán)利要求2的半導(dǎo)體器件，上述第8線圖案和上述第4線圖案的間距，在上述第3區(qū)域中是上述S。
5.權(quán)利要求1的半導(dǎo)體器件，上述第1區(qū)域是形成有存儲單元陣列的區(qū)域，上述第2區(qū)域是形成有存儲單元外圍電路的區(qū)域。
6.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；在上述半導(dǎo)體襯底上的第1區(qū)域上，隔著線間間距S順序排列由導(dǎo)電體組成的n(n是偶數(shù))條線圖案形成的第1線和間距圖案組；在上述半導(dǎo)體襯底上的第2區(qū)域上，隔著規(guī)定的線間間距重復(fù)由電體組成的n/2條的線圖案形成的第2線和間距圖案組；在上述半導(dǎo)體襯底上的上述第1區(qū)域和第2區(qū)域之間存在的第3區(qū)域上，形成由連接上述第1線和間距圖案組中的每隔1個(gè)的n/2條的線圖案和上述第2線和間距圖案組的上述n/2線圖案的n/2條導(dǎo)電體組成的線圖案的第3線和間距圖案組，未連接上述第1線和間距圖案組中的上述第2線和間距圖案組的n/2條的線圖案，在第1區(qū)域和第3區(qū)域的邊界位置、上述第3區(qū)域和第2區(qū)域的邊界位置、第3區(qū)域內(nèi)的某一位置終止。
7.權(quán)利要求6所述的半導(dǎo)體器件，上述第3線和間距圖案組的各線圖案形成為在第3區(qū)域內(nèi)的長度方向的中途線寬度變化，上述第2區(qū)域一方的線寬度比上述第1區(qū)域一方的線寬度粗。
8.權(quán)利要求7的半導(dǎo)體器件，未連接上述第1線和間距圖案組中的上述第2線和間距圖案組的n/2線圖案，按照排列順序終端位置接近上述第2區(qū)域，上述第3線和間距圖案組，按照排列順序上述線寬度變化的位置接近上述第2區(qū)域。
9.權(quán)利要求5的半導(dǎo)體器件，在上述第3區(qū)域中，相互鄰接的線圖案間的間距是上述S。
10.權(quán)利要求5的半導(dǎo)體器件，上述第1區(qū)域是形成有存儲單元陣列的區(qū)域，上述第2區(qū)域是形成有存儲單元外圍電路的區(qū)域。
11.一種半導(dǎo)體器件，具備半導(dǎo)體襯底；在上述半導(dǎo)體襯底上的第1區(qū)域上形成隔著第1線間間距以間隔P1順序排列分別由導(dǎo)電體組成的n條線圖案形成的第1、第2、第3、第4線和間距圖案組；在上述半導(dǎo)體襯底上的第2區(qū)域上隔著第2線間間距以比P1大的P2間隔重復(fù)分別由導(dǎo)電體組成的n條線圖案形成的第5、第6線和間距圖案組；在上述半導(dǎo)體襯底上的上述第1區(qū)域和第2區(qū)域之間存在的第3區(qū)域上的第7線和間距圖案組，它重復(fù)由連接由上述第2線和間距圖案組的n條導(dǎo)電體組成的線圖案和由上述第5線和間距圖案組的n條導(dǎo)電體組成的線圖案的n條導(dǎo)電體構(gòu)成的線圖案以及線間間距形成，以及，第8線和間距圖案組，它重復(fù)由連接上述第3線和間距圖案組的n條導(dǎo)電體組成的線圖案和由上述第6線和間距圖案的n條導(dǎo)電體組成的線圖案的n條導(dǎo)電體構(gòu)成的線圖案以及線間間距形成，上述第1線和間距圖案組以及第4線和間距圖案組的各線圖案在上述第1區(qū)域和第3區(qū)域的邊界位置以及第3區(qū)域內(nèi)終止，上述第7線和間距圖案組以及第8線和間距圖案組的各線圖案的各一部分，被配置成相對上述第1區(qū)域的圖案的長方向傾斜，并且被傾斜配置的部分的間隔P3滿足P1＜P3＜P2。
12.權(quán)利要求11的半導(dǎo)體器件，上述第1區(qū)域是形成有存儲單元陣列的區(qū)域，上述第2區(qū)域是形成有存儲單元外圍電路的區(qū)域。
13.權(quán)利要求11的半導(dǎo)體器件，上述第1區(qū)域，是形成有NAND型快閃存儲器的存儲單元陣列的區(qū)域，上述第2區(qū)域是形成有存儲單元外圍電路的區(qū)域，在上述第1區(qū)域中的線和間距圖案的n條線圖案，被連接在構(gòu)成上述存儲單元陣列的單位塊的被串聯(lián)連接的多個(gè)存儲單元上以及夾著它們被串聯(lián)連接的選擇晶體管中的上述多個(gè)存儲單元的各柵上。
14.一種半導(dǎo)體存儲器件，具備半導(dǎo)體襯底；被配置在上述半導(dǎo)體襯底的主面上的多個(gè)元件分離區(qū)域；被配置在上述半導(dǎo)體襯底的主面上，包圍上述元件分離區(qū)域的多個(gè)元件區(qū)域；被配置在上述元件區(qū)域上的多個(gè)存儲單元，上述多個(gè)存儲單元構(gòu)成存儲單元陣列，存儲單元的各自具有柵電極，上述多個(gè)元件分離區(qū)域中在上述存儲單元陣列的端部上的元件分離區(qū)域的寬度，比上述存儲單元陣列內(nèi)部的元件分離區(qū)域的寬度還大，并且，上述存儲單元陣列的端部的上述柵電極的相鄰的柵電極的間隔，比上述存儲單元陣列內(nèi)部的上述柵電極的相鄰的柵電極的間隔還大。
15.權(quán)利要求14的半導(dǎo)體存儲器件，上述多個(gè)元件區(qū)域中在上述存儲單元陣列端部的元件區(qū)域的寬度比上述存儲單元陣列內(nèi)部的元件區(qū)域的寬度大。
16.權(quán)利要求15的半導(dǎo)體存儲器件，在上述多個(gè)元件區(qū)域中，從上述存儲單元陣列的端部向內(nèi)部方向第n個(gè)(n自然數(shù))元件區(qū)域的寬度Ln具有以下關(guān)系Ln-1＞Ln＞Ln+1
17.權(quán)利要求14的半導(dǎo)體存儲器件，在上述多個(gè)元件分離區(qū)域中，從上述存儲單元陣列的端部向內(nèi)部方向第n個(gè)(n自然數(shù))元件分離區(qū)域的寬度Tn具有以下關(guān)系Tn-1＞Tn＞Tn+1
18.權(quán)利要求14的半導(dǎo)體存儲器件，從存儲單元陣列的端部向內(nèi)部方向第n(n是自然數(shù))個(gè)上述柵電極和相鄰的柵電極的間隔Sn有以下關(guān)系Sn-1＞Sn＞Sn+1
19.一種半導(dǎo)體存儲器件的制造方法，具有以下步驟半導(dǎo)體襯底的主面上形成元件分離區(qū)域，使得在存儲單元陣列的端部上的元件分離區(qū)域?qū)挾缺仍谏鲜龃鎯卧嚵械膬?nèi)部的元件分離區(qū)域?qū)挾冗€大；形成柵電極，使得在被包圍在上述元件分離區(qū)域中的元件區(qū)域的上部上，上述存儲單元陣列的端部上的柵電極間隔比上述存儲單元陣列內(nèi)部的柵電極間隔還大。
20.權(quán)利要求19的半導(dǎo)體存儲器件的制造方法，形成上述元件分離區(qū)域的步驟，包含形成上述元件區(qū)域的步驟，它使得在上述存儲單元陣列的端部上的元件區(qū)域?qū)挾缺壬鲜龃鎯卧嚵袃?nèi)部的元件區(qū)域?qū)挾冗€大。
21.權(quán)利要求20的半導(dǎo)體存儲器件的制造方法，形成上述元件分離區(qū)域的步驟，包含形成從上述存儲單元陣列的端部向內(nèi)部方向的第n(n是自然數(shù))個(gè)元件區(qū)域?qū)挾萀n，使其具有Ln-1＞Ln＞Ln+1的關(guān)系。
22.權(quán)利要求19的半導(dǎo)體存儲器件的制造方法，形成上述元件分離區(qū)域的步驟，包含形成從上述存儲單元陣列的端部向內(nèi)部方向的第n(n是自然數(shù))個(gè)元件分離區(qū)域?qū)挾萒n，使其具有Tn-1＞Tn＞Tn+1的關(guān)系。
23.權(quán)利要求19的半導(dǎo)體存儲器件的制造方法，形成上述柵電極的步驟，包含形成從上述存儲單元陣列的端部向內(nèi)部方向的第n(n是自然數(shù))個(gè)柵電極間隔Sn，使其具有Sn-1＞Sn＞Sn+1的關(guān)系。
全文摘要
作為連接在半導(dǎo)體襯底上線和間距寬度不同的2個(gè)線和間距圖案組的區(qū)域的配線圖案,線和間距寬度小的區(qū)域的線圖案的偶數(shù)的圖案,在和線和間距寬度大的區(qū)域的線圖案連接的同時(shí),在長度方向的中途使線寬度階梯形加粗,線和間距寬度小的區(qū)域的線圖案的奇數(shù)的圖案,使其終端位置在連接區(qū)域中各不相同。由此,抑制在連接區(qū)域上使用光刻法形成細(xì)微的配線圖案時(shí)的析像度和焦深的惡化。
文檔編號H01L21/8247GK1339824SQ01125590
公開日2002年3月13日 申請日期2001年8月16日 優(yōu)先權(quán)日2000年8月17日
發(fā)明者竹內(nèi)祐司, 荒井史隆 申請人:株式會社東芝