非易失性半導(dǎo)體存儲(chǔ)裝置的制造方法
【專利說明】非易失性半導(dǎo)體存儲(chǔ)裝置
[0001][相關(guān)申請案]
[0002]本申請案享受以日本專利申請案2014-52946號(申請日:2014年3月17日)為基礎(chǔ)申請案的優(yōu)先權(quán)。本申請案通過參照該基礎(chǔ)申請案而包含基礎(chǔ)申請案的全部內(nèi)容。
技術(shù)領(lǐng)域
[0003]實(shí)施方式涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0004]近年來，開發(fā)出了積層存儲(chǔ)單元而成的積層型半導(dǎo)體存儲(chǔ)器(BiCS:Bit CostScalable Flash Memory,位成本可變閃速存儲(chǔ)器)。該BiCS能以低成本實(shí)現(xiàn)大容量的半導(dǎo)體存儲(chǔ)器。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種動(dòng)作可靠性高的非易失性半導(dǎo)體存儲(chǔ)裝置。
[0006]實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置包括:存儲(chǔ)單元陣列，其包含堆疊在半導(dǎo)體基板上的多個(gè)存儲(chǔ)單元；電壓產(chǎn)生電路，其經(jīng)組態(tài)以產(chǎn)生用于被選擇進(jìn)行寫入的存儲(chǔ)單元和非選擇存儲(chǔ)單元的電壓；以及控制電路，其經(jīng)組態(tài)以根據(jù)包含第I規(guī)則和第2規(guī)則的多個(gè)不同規(guī)則中的一者，控制所述電壓產(chǎn)生電路將所述電壓供應(yīng)到所述存儲(chǔ)單元；其中如果至少第I數(shù)量個(gè)存儲(chǔ)單元在所述選擇存儲(chǔ)單元和所述半導(dǎo)體基板之間，那么所述控制電路應(yīng)用所述第I規(guī)則，根據(jù)所述第I規(guī)則，所述電壓產(chǎn)生電路將寫入電壓供應(yīng)到所述選擇存儲(chǔ)單元，將低于所述寫入電壓的第I電壓供應(yīng)到與所述選擇存儲(chǔ)單元相鄰的非選擇存儲(chǔ)單元，且將低于所述第I電壓的第2電壓供應(yīng)到與所述選擇存儲(chǔ)單元隔開一個(gè)非選擇存儲(chǔ)單元的非選擇存儲(chǔ)單元；并且其中如果少于第2數(shù)量個(gè)存儲(chǔ)單元在所述選擇存儲(chǔ)單元和所述半導(dǎo)體基板之間，那么所述控制電路應(yīng)用所述第2規(guī)則，根據(jù)所述第2規(guī)則，所述電壓產(chǎn)生電路將所述寫入電壓供應(yīng)到所述選擇存儲(chǔ)單元且將所述第I電壓供應(yīng)到與所述選擇存儲(chǔ)單元相鄰的所述非選擇存儲(chǔ)單元，但不將所述第2電壓供應(yīng)到與所述選擇存儲(chǔ)單元隔開一個(gè)非選擇存儲(chǔ)單元的所述非選擇存儲(chǔ)單元。
【附圖說明】
[0007]圖1是第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成例。
[0008]圖2是第一實(shí)施方式的存儲(chǔ)單元陣列的剖視圖。
[0009]圖3是第一實(shí)施方式的存儲(chǔ)單元陣列的等效電路圖。
[0010]圖4A是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL20的示意圖。
[0011]圖4B是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL21的示意圖。
[0012]圖4C是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL22的示意圖。
[0013]圖4D是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL23的示意圖。
[0014]圖4E是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL24的示意圖。
[0015]圖4F是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL25的示意圖。
[0016]圖4G是表示第一實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL26的示意圖。
[0017]圖5A是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL20的示意圖。
[0018]圖5B是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL21的示意圖。
[0019]圖5C是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL22的示意圖。
[0020]圖是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL23的示意圖。
[0021]圖5E是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL24的示意圖。
[0022]圖5F是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL25的示意圖。
[0023]圖5G是表示第二實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL26的示意圖。
[0024]圖6A是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL20的示意圖。
[0025]圖6B是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL21的示意圖。
[0026]圖6C是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL22的示意圖。
[0027]圖6D是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL23的示意圖。
[0028]圖6E是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL24的示意圖。
[0029]圖6F是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL25的示意圖。
[0030]圖6G是表示第三實(shí)施方式的存儲(chǔ)單元的寫入動(dòng)作并且選擇字線WL26的示意圖。
【具體實(shí)施方式】
[0031]下面，參照附圖對第一實(shí)施方式進(jìn)行說明。在該說明時(shí)，對所有圖式中的共用的構(gòu)成標(biāo)注共用的參照符號。但應(yīng)注意，附圖是示意性圖，厚度與平面尺寸的關(guān)系、各層的厚度的比率等與實(shí)物不同。因此，具體的厚度或尺寸應(yīng)參酌下面的說明進(jìn)行判斷。而且，當(dāng)然，附圖相互間也包含相互的尺寸的關(guān)系或比率不同的部分。
[0032]以下說明的實(shí)施方式是第一實(shí)施方式，在進(jìn)行數(shù)據(jù)寫入時(shí)，對柵極施加適當(dāng)?shù)碾妷?，所述柵極構(gòu)成使鄰接的積層構(gòu)造的存儲(chǔ)單元結(jié)合的背柵極元件。
[0033][第一實(shí)施方式]
[0034][整體構(gòu)成例]
[0035]使用圖1，對第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的整體構(gòu)成進(jìn)行說明。圖1是第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。
[0036]如圖1所示，第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)單元陣列11、列解碼器12、數(shù)據(jù)電路-頁面緩沖器13、行解碼器14、控制電路15、輸入輸出電路16、地址-命令寄存器17以及內(nèi)部電壓產(chǎn)生電路18。
[0037]1.<存儲(chǔ)單元陣列11>
[0038]如圖1所示,存儲(chǔ)單元陣列11例如包括平面PO及平面Pl (圖1中表示為PlaneO、Planel)。這些平面PO及平面Pl包括多個(gè)存儲(chǔ)器串MS，對該存儲(chǔ)器串MS電連接比特線BL及字線WL、源極線CELSRC。
[0039]存儲(chǔ)器串MS包括串聯(lián)的多個(gè)存儲(chǔ)單元MC，對構(gòu)成該存儲(chǔ)單元MC的控制柵極CG連接所述字線WL，該情況將于下文進(jìn)行敘述。
[0040]雖然此處列舉包括平面PO及平面Pl的情況，但該非易失性半導(dǎo)體存儲(chǔ)裝置所具備平面P的數(shù)量并無限制。另外，在不區(qū)分平面PO及平面Pl的情況下，簡稱為平面P。
[0041]下面，使用圖2，對平面P的詳細(xì)構(gòu)成進(jìn)行說明。
[0042]1.1<子區(qū)塊BLK的剖視圖>
[0043]接下來，此處使用圖2表示著眼于比特線BLO的存儲(chǔ)單元陣列11的剖視圖的示意圖。如圖所示，在比特線BLO上設(shè)置多個(gè)存儲(chǔ)器串MS，將多個(gè)存儲(chǔ)器串的集合體(例如12串)稱為子區(qū)塊SB。
[0044]該子區(qū)塊SB設(shè)置在各比特線BL上。也就是說，在比特線BLl?BLn上還形成子區(qū)塊SB。
[0045]并且，將子區(qū)塊SB的集合體稱為區(qū)塊BLK。也就是說，包含連接于未圖示的各個(gè)比特線BLl?BLn (η:自然數(shù))的多個(gè)存儲(chǔ)器串MS的集合體為區(qū)塊BLK。
[0046]子區(qū)塊SB例如包括12個(gè)存儲(chǔ)器串MS即存儲(chǔ)器串MSO?MSl I，此處，為方便起見，示出存儲(chǔ)器串MSO?MS5。
[0047]〈1.1.1>關(guān)于存儲(chǔ)器串MSO?MS5
[0048]如圖2所示，沿著截面方向設(shè)置存儲(chǔ)器串MSO?MS5(粗線框)。
[0049]各存儲(chǔ)器串MS在半導(dǎo)體層BG上并且朝向分別正交于第一方向及第二方向的第三方向而形成柱狀的半導(dǎo)體層SCll?SC12。下面，在不區(qū)分半導(dǎo)體層SCll?SC12的情況下，簡稱為半導(dǎo)體層SC。
[0050]接著，沿著第一方向相互鄰接的半導(dǎo)體層SC彼此之間經(jīng)由設(shè)置在半導(dǎo)體層BG內(nèi)的結(jié)合部JP而結(jié)合。例如，半導(dǎo)體層SCll與SC12經(jīng)由半導(dǎo)體層BG內(nèi)的結(jié)合部JPO而結(jié)合。以這種構(gòu)成形成U字形狀的存儲(chǔ)器串MSO。
[0051]此外，半導(dǎo)體層SC13與SC14的組、…、半導(dǎo)體層SC21與SC22的組也是同樣的構(gòu)成，因此省略說明。
[0052]而且，在各存儲(chǔ)器串MS內(nèi)設(shè)置多層沿著第三方向形成的多晶硅層。一部分多晶硅層作為字線WL發(fā)揮功能，其他多晶硅層作為選擇信號線SGS、SGD發(fā)揮功能。
[0053]選擇信號線SGS、S⑶設(shè)置在如夾住字線WL的位置。也就是說，如圖2所示，如果將字線WL的數(shù)量設(shè)為例如四條，則在半導(dǎo)體層BG上從下往上分別隔著絕緣膜而依序積層字線WL3、WL2、WL1、WL0及選擇信號線SGS,同樣地在半導(dǎo)體層BG上從下往上分別隔著絕緣膜而依序積層字線WL4、WL5、WL6、WL7及選擇信號線S⑶。
[0054]因此，利用半導(dǎo)體層SC以及這些選擇信號線SGS、S⑶及字線WL而設(shè)置選擇晶體管ST1、存儲(chǔ)單元MC7、存儲(chǔ)單元MC6、…、存儲(chǔ)單元MC1、存儲(chǔ)單元MCO以及選擇晶體管ST2。
[0055]另外，這些選擇信號線SGS、S⑶作為選擇信號線SGS、S⑶發(fā)揮功能，所述選擇信號線SGS、SGD控制選擇存儲(chǔ)器串MS或不選擇存儲(chǔ)器串MS。
[0056]圖2中，示出了存儲(chǔ)器串MSO保持存儲(chǔ)單元MCO?存儲(chǔ)單元MC7的情況作為一例，但并不限定于此。在以下說明的寫入動(dòng)作中，存儲(chǔ)器串MS包含48個(gè)存儲(chǔ)單元MC即存儲(chǔ)單元 MCO ?MC47。
[0057]另外，關(guān)于存儲(chǔ)單元陣列11的構(gòu)成，例如記載在叫做“三維積層非易失性半導(dǎo)體存儲(chǔ)器”的在2009年3月19日申請的美國專利申請案12/407,403號中。而且，記載在叫做“三維積層非易失性半導(dǎo)體存儲(chǔ)器”的在2009年3月18日申請的美國專利申請案12/406，524號、叫做“非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法”的在2010年3月25日申請的美國專利申請案12/679，991號、叫做“半導(dǎo)體存儲(chǔ)器及其制造方法”的于2009年3月23日申請的美國專利申請案12/532，030號中。在本申請案說明書中，以參照的形成引用這些專利申請案的全部內(nèi)容。
[0058]〈1.1.2>關(guān)于比特線BL、源極線SL
[0059]貫通選擇信號線S⑶及S⑶的半導(dǎo)體層SCll及半導(dǎo)體層SC14、半導(dǎo)體層SC15及半導(dǎo)體層SC18、以及半導(dǎo)體層SC19及SC22的一端分別由比特線BLO共用連接。
[0060]而且，分別貫通選擇信號線SGS及選擇信號線SGS的半導(dǎo)體層SC12及SC13、半導(dǎo)體層SC16及SC17、以及半導(dǎo)體層SC20的一端分別連接于源極線SL。也就是說，例如鄰接的半導(dǎo)體層SC11、SC12與半導(dǎo)體層SC13、SC14由該源極線SL共用連接。
[0061]〈1.1.3> 關(guān)于比特線 BLl ?BLm-1
[0062]雖然上面是著眼于比特線BL0，但比特線BLl?BLm-1也為同樣的構(gòu)成。
[0063]也就是說，將連接于比特線BLi (1:自然數(shù)，I彡i ^ m-1)的半導(dǎo)體層SC設(shè)為半導(dǎo)體層SCil?SCi+Ι。在此情況下，通過用所述選擇信號線SGS、字線WLO?7及選擇信號線S⑶貫通這些半導(dǎo)體層SCi I?SC (i+10)，而以對應(yīng)于各比特線BLi的方式形成多個(gè)存儲(chǔ)器串MS。
[0064]另外，在對