專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器，特別是，涉及一種具有把多個數(shù)據(jù)輸入輸出端子縮減為預(yù)定的一個數(shù)據(jù)輸入輸出端子的檢測模式的半導(dǎo)體存儲器。
近年來，隨著半導(dǎo)體存儲器(DRAM、SRAM等)的存儲容量的增加，存在半導(dǎo)體存儲器的數(shù)據(jù)輸入輸出端子數(shù)也增加的趨勢。配備有多個數(shù)據(jù)輸入輸出端子的半導(dǎo)體存儲器，可并行地輸入輸出多位數(shù)據(jù)，并且也可適應(yīng)于使用很寬的數(shù)據(jù)總線的系統(tǒng)。
圖23是表示配備這種多個數(shù)據(jù)輸入輸出端子的DRAM結(jié)構(gòu)框圖。
參照圖23，該DRAM配備有控制信號輸入端子101～103和105、地址信號輸入端子組104、n個(這里，n是2以上的自然數(shù))數(shù)據(jù)輸入輸出端子106.1～106.n、接地端子107和電源端子108。此外，該DRAM配備有時鐘發(fā)生電路109、行和列地址緩沖器110、行譯碼器111、列譯碼器112、存儲矩陣113、寫入電路116和讀出電路117，存儲矩陣113包括存儲器陣列114和讀出更新放大器+輸入輸出控制電路115。
時鐘發(fā)生電路109，根據(jù)由外部給出的信號/RAS、/CAS和/W，通過控制信號輸入端子101、102和103，選擇規(guī)定的工作模式來控制整個DRAM。
行和列地址緩沖器110，根據(jù)由外部給出的地址信號Ao～Ai(這里，i是自然數(shù))生成行地址信號RAo～RAi和列地址信號CAo～CAi，并把所生成的信號RAo～RAi和CAo～CAi分別送到行譯碼器111和列譯碼器112。
存儲器陣列114，分別包括存儲一位數(shù)據(jù)的多個存儲單元。多個存儲單元每n個為一組，各個組被配置為由行地址和列地址決定的規(guī)定地址。
行譯碼器111響應(yīng)由行和列地址緩沖器110給出的行地址信號RAo～RAi，指定存儲器陣列114的行地址。列譯碼器112響應(yīng)由行和列地址緩沖器110給出的列地址信號CAo～CAi，指定存儲器陣列114的列地址。
讀出更新放大器+輸入輸出控制電路115把用行譯碼器111和列譯碼器112所指定的地址的n個存儲單元的每一個連接到數(shù)據(jù)輸入輸出線對I/O 1～I/O n的一端。數(shù)據(jù)輸入輸出端子對I/O 1～I/O n的另一端被連接到寫入電路116和讀出電路117。在寫入模式時，寫入電路116通過控制信號輸入端子103響應(yīng)由外部給出的信號/W，把由數(shù)據(jù)輸入輸出端子106.1～106.n輸入的數(shù)據(jù)，通過數(shù)據(jù)輸入輸出端子對I/O 1～I/On送到已選擇的n個存儲單元。在讀出模式時，讀出電路117響應(yīng)由控制信號輸入端子105輸入的信號/OE，把由已選擇的n個存儲單元讀出的數(shù)據(jù)輸出到數(shù)據(jù)輸入輸出端子106.1～106.n。
圖24是已省略了表示圖23示出的DRAM的存儲矩陣113結(jié)構(gòu)的一部分的電路圖。
參照圖24，存儲器陣列114包括成行列狀排列的多個存儲單元MC、與各行對應(yīng)設(shè)置的字線WL和與各列對應(yīng)設(shè)置的位線對BL、/BL。
讀出更新放大器+輸入輸出控制電路115包括與各列對應(yīng)設(shè)置的讀出更新放大器SA與列選擇門CSG，及n組的數(shù)據(jù)輸入輸出線對I/O1～I/O n。列擇門CSG包括2個N溝道MOS晶體管。
把位線對BL與/BL、讀出更新放大器SA和列選擇門CSG預(yù)先分成每n個為一組，各組的位線對BL1、/BL；…；BLn、/BLn通過對應(yīng)的讀出更新放大器SA1～SAn和列選擇門CSG1～CSGn連接到數(shù)據(jù)輸入輸出線對I/O 1～I/O n。
此外，在各組中每一組設(shè)有列選擇線CSL。當通過列譯碼器112選擇該組的列選擇線CSL時，則已連接到該列選擇線CSL上的列選擇門CSG1～CSGn處在導(dǎo)通狀態(tài)，從而該組的位線對BL1、/BL；…；BLn、/BLn連接到數(shù)據(jù)輸入輸出對I/O 1～I/O n。
下面，簡單說明有關(guān)在圖23和圖24所示的DRAM的工作。
在寫入模式時，列譯碼器112把相應(yīng)于列地址信號CAo～CAi的組的列選擇線CSL上升到選擇電平的“H”電平，使列選擇門CSG1～CSGn導(dǎo)通。
寫入電路116響應(yīng)信號/W，把來自數(shù)據(jù)輸入輸出端子106.1～106.n的寫入數(shù)據(jù)，送到通過數(shù)據(jù)輸入輸出線對I/O 1～I/On選擇的組的位線對BL1、/BI～BLn、/BLn。接著，行譯碼器111把相應(yīng)于行地址信號RAo～RAi的行的字線WL上升到選擇電平的“H”電平，從而使該行的存儲單元MC激活。把相應(yīng)的位線對BL、/BL的數(shù)據(jù)，以電荷量的形態(tài)寫入已激活的存儲單元MC中去。
在讀出模式時，對各位線對BL、/BL間的電位進行均衡后，把與行地址信號RAo～RAi對應(yīng)的行的字線WL上升到選擇電平的“H”。位線BL、/BL的電位相應(yīng)于已激活的存儲單元MC的數(shù)據(jù)，只有微小量變化。接著，使讀出更新放大器SA激活，把位線BL、/BL中的電位高的一條位線提升到電源電位Vcc為止，而把另一條位線下降到接地電位為止。
其次，列譯碼器112把對應(yīng)于列地址信號CAo～CAi的組的列選擇線CSL上升到選擇電平的“H”電平，并使該組的列選擇門CSG1～CSGn導(dǎo)通。已選擇的組的位線對BL1、/BL1；…；BL4、/BL4的數(shù)據(jù)，通過列選擇門CSG1～CSGn和數(shù)據(jù)輸入輸出線對I/O1～I/On送到讀出電路117。讀出電路117響應(yīng)信號/OE，把n位的讀出數(shù)據(jù)輸出到數(shù)據(jù)輸入輸出端子106.1～106.n。
在這種DRAM中，出廠前需要對各存儲單元MC進行數(shù)據(jù)寫入和讀出，檢測其存儲單元MC是否正常，然而，由于在檢測裝置一側(cè)的數(shù)據(jù)輸入輸出端子數(shù)有限，所以隨著數(shù)據(jù)輸入輸出端子106.1～106.n數(shù)的增加，用一臺檢測裝置可同時檢測DRAM的個數(shù)減少了，于是檢測成本就增加了。因此，在這樣的DRAM中，設(shè)置檢測模式(以下稱為I/O縮減模式)，以便從一個數(shù)據(jù)輸入輸出端子同時檢測n個存儲單元MC，從而可用一臺檢測裝置可檢測多個DRAM。
圖25是表示在I/O縮減模式下所用的數(shù)據(jù)一致/不一致判定電路120結(jié)構(gòu)的、其中一部分已省略的電路圖。
參照圖25，該數(shù)據(jù)一致/不一致判定電路120，包括NOR門121與124、NAND門122和反相器123，并且例如把該電路設(shè)置在圖23的讀出電路117內(nèi)。
各個NOR門121和NAND門122接收由已選擇的n個存儲單元MC讀出的數(shù)據(jù)DO1～DOn。把NOR門121的輸出輸入到NOR門124的一個輸入節(jié)點。把NAND門122的輸出通過反相器123輸入到NOR門124的另一節(jié)點上。把NOR門124的輸出DOT，通過圖23的數(shù)據(jù)輸入輸出端子106.1～106.n之中的預(yù)定端子(例如106.1)，輸入到檢測裝置中去。
在已選擇的n個存儲單元MC中，預(yù)先寫入同一數(shù)據(jù)。當全部讀出數(shù)據(jù)D01～D0n一致時，則NOR門121的輸出或反相器123的輸出變成“H”電平，而NOR門124的輸出變成“L”電平。當讀出數(shù)據(jù)DO1～DOn的數(shù)據(jù)不一致時，則NOR門121和反相器123的輸出都變成“L”電平，而NOR門124的輸出則變成“H”電平。
當NOR門124的輸出DOT為“L”電平時，檢測裝置判定n個存儲單元MC為正常，而當NOR門124的輸出DOT為“H”電平時，則檢測裝置判定n個存儲單元MC之中至少有一個是壞的。
還有，在I/O縮減模式下，由于避免數(shù)據(jù)輸入輸出端子106.1～106.n中的數(shù)據(jù)沖突，所以禁止讀出數(shù)據(jù)D01～D0n向數(shù)據(jù)輸入輸出端子106.1～106.n輸出。
圖26是表示在I/O縮減模式下所用的縮減寫入切換電路131.1～131.n的、其中一部分已省略的電路圖。
參照圖26，把與數(shù)據(jù)輸入輸出端子106.1～106.n對應(yīng)的輸入緩沖器130.1～130.n和縮減寫入切換電路131.1～131.n設(shè)置在圖23的寫入電路116內(nèi)。輸入緩沖器130.1，通過數(shù)據(jù)輸入輸出端子106.1把從外部送來的寫入數(shù)據(jù)DI1和檢測用寫入數(shù)據(jù)DIT，傳送到各個縮減寫入切換電路131.1～131.n上。輸入緩沖器130.1～130.n通過數(shù)據(jù)輸入輸出端子106.2～106.n把從外部送來的寫入數(shù)據(jù)DI2～DIn分別傳送到縮減寫入切換電路131.2～131.n上。
如圖27所示，縮減寫入切換電路131.n包括有輸入數(shù)據(jù)DIn的一個輸入節(jié)點N132、輸入數(shù)據(jù)DIT的另一個節(jié)點N134、輸出數(shù)據(jù)DIn或DIT的輸出節(jié)點N136、開關(guān)反相器132、133和反相器134～136。開關(guān)反相器132和反相器136串接在一個輸入節(jié)點N132與輸出節(jié)點N136之間。反相器134、135和開關(guān)反相器133串接在另一個輸入節(jié)點N134與反相器136的輸入節(jié)點之間。分別把信號/TE、TE輸入到開關(guān)反相器132、133的電源節(jié)點132a、133a上去。分別把信號TE、/TE輸入到開關(guān)反相器132、133的接地節(jié)點132b、133b上去。其他的縮減寫入切換電路131.1～131.n-1的結(jié)構(gòu)也與縮減寫入切換電路131.n相同。
在正常寫入工作時，把寫入數(shù)據(jù)DI1～DIn送到數(shù)據(jù)輸入輸出端子106.1～106.n，同時信號TE變成了“L”電平。通過輸入緩沖器130.1～130.n，把寫入數(shù)據(jù)DI1～DIn送到縮減寫入切換開關(guān)電路131.1～131.n的一個輸入節(jié)點N132上，而通過開關(guān)反相器132和反相器136，輸出到輸出節(jié)點N136上。把由縮減寫入切換開關(guān)電路131.1～131.n輸出的寫入數(shù)據(jù)DI1～DIn，分別寫入已選擇的n個存儲單元MC上。
在I/O縮減模式時，借助于檢測裝置把檢測用的寫入數(shù)據(jù)DIT送到數(shù)據(jù)輸入輸出端子106.1，同時，信號TE變?yōu)椤癏”電平。通過輸入緩沖器130.1，把數(shù)據(jù)DIT送到縮減寫入切換開關(guān)電路131.1～131.n的另一個輸入節(jié)點N134上去，而通過反相器134、135、開關(guān)反相器133和反相器136輸出到輸出節(jié)點N136上。把由每個縮減寫入切換電路131.1～131.n輸出的數(shù)據(jù)DIT分別寫入所選定的n個MC存儲單元中。
但是，在現(xiàn)有的I/O縮減模式下，借助于圖25的數(shù)據(jù)一致/不一致判定電路，即使能夠檢測出n個存儲單元之中至少有一個是壞的，但也不可能確定是哪一個存儲單元MC是壞的。
另外，在現(xiàn)有的I/O縮減模式下，借助于圖26和圖27的縮減寫入切換電路131.1～131.n，即使能夠從一個數(shù)據(jù)輸入輸出端子106.1把同一數(shù)據(jù)寫入n個的存儲單元MC中去，但也不可能把任何數(shù)據(jù)寫入n個的存儲單元的每一個中去。因此，不能檢測把互相不同的數(shù)據(jù)寫入相鄰連接的2個存儲單元MC中時的干擾程度。
因此，本發(fā)明的主要目的是，提供一種在I/O縮減模式時，能夠由一個數(shù)據(jù)輸入輸出端子讀出任何存儲單元的數(shù)據(jù)的半導(dǎo)體存儲器。
此外，本發(fā)明的另一個目的是，提供一種在I/O縮減模式時，能夠由一個數(shù)據(jù)輸入輸出端子把數(shù)據(jù)寫入任何存儲單元的半導(dǎo)體存儲器。
本發(fā)明的第1方面是一種具有把多個數(shù)據(jù)輸入輸出端子縮減為預(yù)定的一個輸入輸出端子的檢測模式的半導(dǎo)體存儲器，其特征是，配備有存儲器陣列、第一選擇裝置、第二選擇裝置、讀出裝置、判定裝置及門裝置。存儲器陣列包括排列成行列狀的、按與數(shù)據(jù)輸入輸出端子相同的數(shù)目預(yù)先分成組的多個存儲單元。第一選擇裝置根據(jù)地址信號選擇存儲器陣列之中的某一組。第二選擇裝置根據(jù)存儲單元選擇信號，選擇屬于由第一選擇裝置已選擇的組的多個存儲單元之中的某一存儲單元。讀出裝置，把屬于由第一選擇裝置已選擇的組的多個存儲單元的數(shù)據(jù)并行地讀出。判定裝置響應(yīng)第一檢測信號，判定由讀出裝置所讀出的數(shù)據(jù)互相間是否一致，并把根據(jù)其判定結(jié)果的數(shù)據(jù)輸出到預(yù)定的數(shù)據(jù)輸入輸出端子。門裝置響應(yīng)第二檢測信號，使根據(jù)由讀出裝置所讀出的多個數(shù)據(jù)之中的由第二選擇裝置已選擇的存儲單元的數(shù)據(jù)通向預(yù)定的數(shù)據(jù)輸入輸出端子。
在本發(fā)明的第2方面中，根據(jù)本發(fā)明的第一方面的第1和第2的檢測信號是由外部通過預(yù)定的數(shù)據(jù)輸入輸出端子提供的。
根據(jù)本發(fā)明的第3方面是一種具有把多個數(shù)據(jù)輸入輸出端子縮減為預(yù)定的一個輸入輸出端子的檢測模式的半導(dǎo)體存儲器，其特征是，配備有存儲器陣列、第一選擇裝置、第二選擇裝置、第一寫入裝置、及第二寫入裝置。存儲器陣列包括排列成行列狀的、按與數(shù)據(jù)輸入輸出端子相同的數(shù)目預(yù)先分成組的多個存儲單元。第一選擇裝置根據(jù)地址信號選擇存儲器陣列之中的某一組。第二選擇裝置根據(jù)存儲單元選擇信號，選擇屬于由第一選擇裝置已選擇的組的多個存儲單元之中某一存儲單元。第一寫入裝置響應(yīng)第一的檢測信號，把提供給預(yù)定的數(shù)據(jù)輸入輸出端子的數(shù)據(jù)，并行地寫入由第一選擇裝置已選擇的組的多個存儲單元中。第二寫入裝置響應(yīng)第二檢測信號，把提供給預(yù)定的數(shù)據(jù)輸入輸出端子的數(shù)據(jù)，寫入由第二選擇裝置已選擇的存儲單元中。
在本發(fā)明的第4方面中，在本發(fā)明的第三方面中還設(shè)置有讀出裝置、判定裝置及門裝置。讀出裝置響應(yīng)讀出控制信號，把屬于由第一選擇裝置已選擇的組的多個存儲單元的數(shù)據(jù)并行地讀出。判定裝置響應(yīng)第三檢測信號，判定由讀出裝置讀出的多個數(shù)據(jù)是否一致，并根據(jù)其判定結(jié)果而把數(shù)據(jù)輸出到預(yù)定的數(shù)據(jù)輸入輸出端子。門裝置，響應(yīng)第四檢測信號，使由讀出裝置所讀出的多個數(shù)據(jù)之中由第二選擇裝置已選擇的存儲單元的數(shù)據(jù)通向預(yù)定的數(shù)據(jù)輸入輸出端子。
在本發(fā)明的第5方面中，本發(fā)明的第4方面的第三和第四的檢測信號是從外部通過預(yù)定的數(shù)據(jù)輸入輸出端子提供的。
在本發(fā)明的第6方面中，本發(fā)明的第1至第5方面的任一項的第二選擇裝置順序地選擇屬于由第一選擇裝置已選擇的組的多個存儲單元中的每一個。
本發(fā)明的第7方面的半導(dǎo)體存儲器備有分別包含多個數(shù)據(jù)輸入輸出端子的多個數(shù)據(jù)輸入輸出端子組，并具有把各組的多個數(shù)據(jù)輸入輸出端子縮減為各組的預(yù)定的一個數(shù)據(jù)輸入輸出端子的檢測模式，其特征是，配備有多個存儲器陣列、第一選擇裝置、第二選擇裝置、讀出裝置、判定裝置及門裝置。多個存儲器陣列分別對應(yīng)于多個數(shù)據(jù)輸入輸出端子組而設(shè)置。每一個存儲器陣列包括排列成行列狀的、按與對應(yīng)組的數(shù)據(jù)輸入輸出端子相同的數(shù)目預(yù)先分成組的多個存儲單元。第一選擇裝置根據(jù)存儲器陣列信號選擇多個存儲器陣列之中的某一存儲器陣列。第二選擇裝置對應(yīng)于存儲器陣列而設(shè)置，并根據(jù)地址信號選擇對應(yīng)的存儲器陣列之中某一組。讀出裝置對應(yīng)于各存儲器陣列而設(shè)置，并行地讀出屬于由對應(yīng)的第二選擇裝置選擇的組的多個存儲單元的數(shù)據(jù)。判定裝置對應(yīng)于各存儲器陣列而設(shè)置，響應(yīng)第一檢測信號，判定由對應(yīng)的讀出裝置讀出的多個數(shù)據(jù)是否一致，并根據(jù)其判定結(jié)果而把數(shù)據(jù)輸出到對應(yīng)的預(yù)定的數(shù)據(jù)輸入輸出端子。門裝置響應(yīng)第二檢測信號，使從由第一選擇裝置選擇的存儲器陣列中的由第二選擇裝置選擇的組通過讀出裝置讀出的多個數(shù)據(jù)，分別通向多個預(yù)定的數(shù)據(jù)輸入輸出端子。


圖1是表示本發(fā)明實施例1的DRAM的縮減寫入切換電路結(jié)構(gòu)的電路簡圖。
圖2是表示用于產(chǎn)生圖1示出的信號TER、φr1～φr4的電路的、其中一部分已省略的電路簡圖。
圖3是表示圖1示出的縮減寫入切換電路在普通I/O縮減模式時的工作的時間圖。
圖4是表示圖1示出的縮減寫入切換電路在特殊I/O縮減模式時的工作的時間圖。
圖5是表示本發(fā)明實施例2的DRAM縮減寫入切換電路結(jié)構(gòu)的電路圖。
圖6是表示圖5示出的縮減寫入切換電路在特殊I/O縮減模式時的工作的時間圖。
圖7是表示本發(fā)明實施例3的DRAM與I/O縮減模式的數(shù)據(jù)讀出相關(guān)部分結(jié)構(gòu)的電路簡圖。
圖8是表示圖7示出的順序輸出電路結(jié)構(gòu)的電路簡圖。
圖9是表示圖8示出的順序輸出電路工作的電路簡圖。
圖10是表示以圖7中說明的DRAM中所含有的縮減寫入切換電路結(jié)構(gòu)的電路簡圖。
圖11是表示圖10示出的縮減寫入切換電路工作的時間圖。
圖12是表示在以圖7中說明的DRAM中含有的信號發(fā)生電路結(jié)構(gòu)的、其中一部分已省略的電路簡圖。
圖13是表示圖12示出的信號發(fā)生電路的工作的時間圖。
圖14是表示本發(fā)明實施例4的DRAM的縮減寫入切換電路結(jié)構(gòu)的電路簡圖。
圖15是表示在圖14示出的縮減寫入切換電路的信號φa、φb的時間圖。
圖16是表示圖14示出的縮減寫入切換電路工作的時間圖。
圖17是表示圖14示出的縮減寫入切換電路工作的另一圖。
圖18是表示為產(chǎn)生在圖14所示的縮減寫入切換電路中所用的信號/RE1～/RE4的信號發(fā)生電路結(jié)構(gòu)的、其中一部分已省略的電路簡圖。
圖19是表示圖18中示出的信號發(fā)生電路工作的時間圖。
圖20是表示本發(fā)明實施例5的DRAM的順序輸出電路結(jié)構(gòu)的電路圖。
圖21是表示圖20示出的順序輸出電路工作的時間圖。
圖22是表示本發(fā)明實施例6的DRAM的順序輸出電路結(jié)構(gòu)的電路簡圖。
圖23是表示現(xiàn)有的DRAM總體結(jié)構(gòu)的、其中一部分已省略的電路簡圖。
圖24是圖23所示的DRAM的存儲矩陣結(jié)構(gòu)的、其中一部分已省略的電路簡圖。
圖25是表示在圖23所示的DRAM中含有的數(shù)據(jù)一致/不一致的判定電路結(jié)構(gòu)的、其中一部分電路已省略的電路簡圖。
實施例1圖1是表示本發(fā)明實施例1的DRAM的主要部分結(jié)構(gòu)的電路簡圖。
參照圖1，本DRAM與現(xiàn)有的DRAM的不同點在于，新設(shè)置一種縮減寫入切換電路1?？s減寫入切換電路1包括開關(guān)反相器2、反相器3和門電路4.1～4.4。開關(guān)反相器2接收在圖25中已說明的數(shù)據(jù)一致/不一致判定電路120(其中，n＝4)的輸出數(shù)據(jù)DOT。分別把信號TER、/TER(第一檢測信號)輸入到開關(guān)反相器2的電源節(jié)點2a和接地節(jié)點2b上。
門電路4.1～4.4分別包括開關(guān)反相器5和反相器6。門電路4.1～4.4的開關(guān)反相器5分別接受讀出數(shù)據(jù)DO1～DO4。把信號φr1～φr4(第二檢測信號)直接輸入到門電路4.1～4.4的開關(guān)反相器5的電源節(jié)點5a上，同時，通過反相器6也輸入到開關(guān)反相器5的接地節(jié)點5b。
開關(guān)反相器2和門電路4.1～4.4的開關(guān)反相器5的輸出一起輸入到反相器3。反相器3的輸出通過已縮減的數(shù)據(jù)輸入輸出端子(例如106.1)送到檢測裝置。
如圖2所示，由縮減模式入口信號發(fā)生電路7、WCBR定時檢測電路8和AND門9.0～9.4產(chǎn)生信號TER、φr1～φr4。簡退模式入口信號發(fā)生器電路7對施加過電壓Vcc電平的地址信號輸入端子的組合進行譯碼，產(chǎn)生信號TER、φr1～φr4，再把這些信號TER、φr1～φr4分別送到AND門9.0～9.4的一個輸入節(jié)點上。WCBR定時檢測電路8在信號/W、/CAS變成“L”電平后，檢測信號/RAS變成“L”電平的WCBR(/W、/CAS在/RAS以前)的時序，把“H”電平的信號WCBR送到AND門9.0～9.4的另一輸入節(jié)點上。AND門9.0～9.4根據(jù)所給予的WCBR信號，讓縮減模式入口信號發(fā)生電路7的輸出信號TER、φr1～φr4通向圖1的縮減寫入切換電路1。
下面，說明有關(guān)該DRAM的工作。如圖3所示，在WCBR的定時期間普通I/O縮減模式提供信號/W、/CAR、/RAS，同時，借助于對指定的地址信號(例如A0)的輸入端子施加過電壓Vcc電平而進入。
這種情況下，信號TER變成“H”電平，把信號φr1～φr4都固定于“L”電平，圖1的開關(guān)反相器2激活，而門電路4.1～4.4的開關(guān)反相器5去激活，從而變成與現(xiàn)有的DRAM同樣的結(jié)構(gòu)。與現(xiàn)有的一樣，進行數(shù)據(jù)DIT的寫入和數(shù)據(jù)DOT的讀出以后，通過執(zhí)行/RAS單獨更新或/CAS在/RAS之前更新周期，解除普通I/O縮減模式而對DRAM進行復(fù)位。
在普通I/O縮減化模式下，知道某一組的4個存儲單元MC中至少有1個存儲單元MC是壞的，但不可能確定究竟哪一個MC存儲單元壞了。因此，需要執(zhí)行下面的特殊I/O縮減模式。
如圖4所示，特殊I/O縮減模式在WCBR的定時期間提供信號/W、/CAS、/RAS，同時通過把過電壓Vcc電平加到與進入普通I/O縮減模式時不同的地址信號(例如A1)的輸入端子上而進入。這時，采用改變施加過電壓Vcc電平的地址信號輸入端子的組合(例如，A1和A2、A2和A3等)的辦法，有選擇地產(chǎn)生信號φr1～φr4中的任何一個信號。
在特殊I/O縮減模式下，信號TER變成“L”電平，已選擇的信號(例如φr1)變成了“H”電平，于是使圖1的門電路4.1的開關(guān)反相器5激活，而使開關(guān)反相器2和門電路4.2～4.4的開關(guān)反相器5去激活。此后，按普通的讀出工作去讀出讀出數(shù)據(jù)DO1，通過已縮減的數(shù)據(jù)輸入輸出端子106.1把讀出數(shù)據(jù)DO1提供給檢測裝置。檢測裝置產(chǎn)生各信號φr1～φr4并讀出各數(shù)據(jù)DO1～DO4，通過將讀出數(shù)據(jù)DO1～DO4與寫入數(shù)據(jù)DIT作比較，從而確定4個存儲單元MC之中壞的存儲單元。特殊I/O縮減模式的解除與普通I/O縮減模式的解除同樣進行。
另外，即使在特殊I/O縮減模式下，為了避免數(shù)據(jù)輸入輸出端子106.1～106.n上的數(shù)據(jù)沖突，禁止向數(shù)據(jù)輸入輸出端子106.1～106.n輸出讀出數(shù)據(jù)DO1～DOn。
在本實施例中，在I/O縮減模式下，由于設(shè)置了縮減寫入切換電路1，讓數(shù)據(jù)一致/不一致判定電路120的輸出數(shù)據(jù)DOT和讀出數(shù)據(jù)DO1～DO4之中的任一個數(shù)據(jù)有選擇地通向數(shù)據(jù)輸入輸出端子106.1，所以，通過對數(shù)據(jù)輸入輸出端子106.1輸出的數(shù)據(jù)進行判定，就可指定不好的組中的哪一個存儲單元是壞的。
實施例2圖5是表示本發(fā)明實施例2的DRAM主要部分的電路簡圖。
參照圖5，本DRAM與實施例1的DRAM不同點是，用縮減寫入切換電路10.1～10.4來替換縮減寫入切換電路131.1～131.4。與縮減寫入切換電路131.4不同，在縮減寫入切換電路10.4中進一步設(shè)置了反相器11和開關(guān)反相器12、13。反相器11和開關(guān)反相器12被串接在開關(guān)反相器132和反相器136之間。分別把信號/φw4、φw4輸入到開關(guān)反相器12、13的電源節(jié)點12a、13a上。分別把信號/φw4、φw4輸入到開關(guān)反相器12、13的接地節(jié)點12b、13b上。用信號TEW/TEW來取代信號TE/TE送到開關(guān)反相器132，133上。信號TEW、φw1～φw4在圖2已說明的電路中以與信號TER、φr1～φr4相同的方式產(chǎn)生。縮減寫入切換電路131.1～131.3也具有同樣的結(jié)構(gòu)。
下面，說明有關(guān)本DRAM的工作。用與圖3所示方法同樣的方法進入普通I/O縮減模式。在該模式下，信號TEW變成“H”電平，信號φw1～φw4固定于“L”電平，從而使圖5的開關(guān)反相器133激活，而使開關(guān)反相器12、13、132去激活。這種情況下，與現(xiàn)有的DRAM同樣，把同一數(shù)據(jù)DIT并行地寫入由1個數(shù)據(jù)輸入輸出端子106.1選擇的組的4個存儲單元MC。
在普通I/O縮減模式下，同一的數(shù)據(jù)只能寫入已選擇組的4個存儲單元MC，所以不能檢測在相鄰連接的2個存儲單元MC寫入不同數(shù)據(jù)時的干擾程度。因此，需要執(zhí)行下面的特殊I/O縮減模式。
如圖6所示，通過在WCBR的定時期間提供信號/W、/CAS、/RAS，同時通過把過電壓Vcc電平加到指定的地址信號(例如A8)的輸入端子來進入特殊I/O縮減模式。這時，改變施加過電壓Vcc電平的地址信號的輸入端子的組合可選擇性地產(chǎn)生信號φw1～φw4之中的任一信號。
在特殊I/O縮減模式下，信號TEW變成“L”電平，已選擇的信號(例如φw4)變成“H”電平，使圖4的開關(guān)反相器13、132激活，而開關(guān)反相器12、133去激活。此后，以普通的寫入工作把寫入數(shù)據(jù)DIT送到存儲單元MC中去。
檢測裝置產(chǎn)生各個信號φw1～φw4，并交替地把不同的數(shù)據(jù)寫入已選擇的組的4個存儲單元MC。此外，檢測裝置利用圖1的縮減寫入切換電路1讀出4個存儲單元的每一個數(shù)據(jù)，根據(jù)讀出結(jié)果，判定鄰接的2個存儲單元MC之間的干擾程度。
在本實施例中，在I/O縮減模式下，設(shè)置縮減寫入切換電路10.1～10.4，用于獨立地把數(shù)據(jù)寫入由數(shù)據(jù)輸入輸出端子106.1已選擇的組的4個存儲單元MC的每一個。因而，借助于把互相不同的數(shù)據(jù)寫入鄰接的2個存儲單元MC的每一個可以檢測出鄰接的2個存儲單元MC之間的干擾程度。
實施例3本實施例3的DRAM用頁模式的5個周期，在最初1個周期中，以普通I/O縮減模式進行讀出/寫入，其后的4個周期以特殊的I/O縮減模式進行讀出/寫入。
在該DRAM中，如圖7所示，順序輸出電路20設(shè)置在數(shù)據(jù)一致/不一致判定電路120和縮減的數(shù)據(jù)輸入輸出端子106.1之間。順序輸出電路20如圖8所示，配備有5個門電路21.1～21.4和反相器25，每個門電路21.1～21.4分別包括NOR門22、反相器23和開關(guān)反相器24。
門電路21.1～21.4的NOR門22的一個輸入節(jié)點共同接收信號/TE。門電路21.1～21.4的NOR門22的另一輸出節(jié)點分別接收信號/RE0～RE4。信號/TE是在I/O縮減模式時變成“L”電平的信號。信號/RE0～RE4與信號/CAS同步并逐個順序變成“L”電平信號。
NOR門22的輸出通過反相器23輸入到開關(guān)反相器24的接地節(jié)點24b上，同時還直接輸入到開關(guān)反相器24的電源節(jié)點24a上。門電路21.0～21.4的開關(guān)反相器24分別接收數(shù)據(jù)DOT、DO1～DO4。門電路21.0～21.4的開關(guān)反相器24的輸出共同輸入到反相器25。反相器25的輸出通過數(shù)據(jù)輸入輸出端子106.1輸入到檢測裝置。
如進入I/O縮減模式，信號/TE成為“L”電平，則門電路21.0～21.4的NOR門22分別對信號/RE0～RE4作為反相器進行工作。如圖9所示，信號/RAS下降到“L”電平后，如信號/CAS、/OE的邏輯電平發(fā)生變化，則與信號/CAS同步，信號/RE0～RE4逐個順序變成“L”電平，門電路21.0～21.4的開關(guān)反相器24逐個順序被激活，從而把數(shù)據(jù)DOT、DO1～DO4逐個順序輸出。
此外，在該DRAM中，以圖10的縮減寫入切換電路30.1～30.n替換縮減寫入切換電路131.1～131.n(n＝4)。在縮減寫入切換電路30.4中，以開關(guān)反相器31替換縮減寫入切換電路131.n的(n＝4)的反相器135，以及新設(shè)置串聯(lián)的反相器32和開關(guān)反相器33。把串聯(lián)的反相器32和開關(guān)反相器33與串聯(lián)的反相器134和開關(guān)反相器31并聯(lián)。分別把信號RE0、/RE0送到開關(guān)反相器31的電源節(jié)點31a和接地節(jié)點31b上。分別把信號RE4、/RE4送到開關(guān)反相器33的電源節(jié)點33a和接地節(jié)點33b上。
一旦進入I/O縮減模式，信號/TE成為“L”電平，則使縮減寫入切換電路30.1～30.4的開關(guān)反相器133激活，而開關(guān)反相器132去激活。如圖11所示，信號/RAS下降到“L”電平之后，如信號/CAS、/W的邏輯電平變化，則與信號/CAS同步，信號/RE0～/RE4逐個順序變成“L”電平，將縮減寫入切換電路30.1～30.4的開關(guān)反相器31一起激活后，縮減寫入切換電路30.1～30.4的開關(guān)反相器33逐個順序激活，從而檢測數(shù)據(jù)DIT0～DIT4順序地被寫入。
圖12是舉例示出以與信號/CAS同步的方式把信號/RE0～/RE4逐個順序變成“L”電平的信號發(fā)生電路結(jié)構(gòu)的、其中一部分已省略的電路簡圖。
參照圖12，該信號發(fā)生電路包括分別與信號/RE0～/RE4對應(yīng)而設(shè)置的移位電路40.0～40.4，并把移位電路40.0～40.4連接成環(huán)狀。
移位電路40.0包括傳輸門41～43和反相器44～48。傳輸門42、反相器44、傳輸門43和反相器46串聯(lián)在輸入節(jié)點N42和輸出節(jié)點N46之間。把反相器45、47分別反向并聯(lián)在反相器44、46上。由反相器44與45、46與47分別組成鎖存電路49、50。把傳輸門41連接在接地電位的GND線和鎖存電路49的輸入節(jié)點之間。把鎖存電路49的輸出輸入到反相器48，而反相器48的輸出變成信號/RE0。傳輸門41的P溝道MOS晶體管一側(cè)的柵極和N溝道MOS晶體管一側(cè)的柵極，分別接收信號NAL、/NAL。傳輸門42的P溝道MOS晶體管一側(cè)的柵極和N溝道MOS晶體管一側(cè)的柵極，分別接收信號/SR1、SR1。傳輸門43的P溝道MOS晶體管一側(cè)的柵極和N溝道MOS晶體管一側(cè)的柵極，分別接收信號SR2、/SR2。
除了傳輸門41連接在電源電位Vcc線與鎖存電路49的輸入節(jié)點之間以及反相器48的輸出分別成為信號/RE1～/RE4這兩點不同之外，各移位電路40.1～40.4的結(jié)構(gòu)與移位電路40.0的結(jié)構(gòu)相同。
下面，說明有關(guān)該信號發(fā)生電路的工作。在初始狀態(tài)下，如圖13所示，信號/NAL、/SR1、/SR2都變成了“L”電平，傳輸門41、42導(dǎo)通，而傳輸門43不導(dǎo)通。這時信號/RE0為“L”電平，信號/RE1～/RE4為“H”電平。
信號/RAS下降到“L”電平以后，響應(yīng)信號/CAS的第1次下降，信號NAL、/SR2上升到“H”電平，信號SR1下降到“L”電平，傳輸門41、42不導(dǎo)通，而傳輸門43導(dǎo)通。因此，鎖存電路49的輸出傳送到鎖存電路50，鎖存電路50的輸出變成“L”電平。
接著，如信號/CAS上升，則信號SR1、/SR2反相而分別變成“H”電平和“L”電平，傳輸門42導(dǎo)通，而傳輸門43不導(dǎo)通。因此，前級的移位電路40.1～40.4的鎖存電路50的輸出傳送到后級的移位電路40.1～40.4的鎖存電路49，信號/RE1變成“L”電平，信號/RE2～/RE4、信號/RE0都變成“H”電平。此后，信號/CAS每次從“L”電平上升到“H”電平，“L”電平的信號就從前級的移位電路傳送到后級的移位電路。這樣一來，信號/RE0～/RE4就與信號/CAS同步逐個順序變成“L”電平。
在本實施例中，除獲得與實施例1、2同樣的效果外，在I/O縮減模式時，順序地連續(xù)地進行數(shù)據(jù)DOT、DO1～DO4的輸出和數(shù)據(jù)DIT0～DIT4的寫入，因而使檢測工作簡化。
實施例4本實施例4的DRAM是實施例3的DRAM的變形例，用頁面模式的5個周期的最初周期的輸入數(shù)據(jù)DIT來決定其后的工作模式。
在本DRAM中，以縮減寫入切換電路51.1～51.4來替換圖10說明的縮減寫入切換電路30.1～30.4。如圖14所示，在縮減寫入切換電路51.4中除了縮減寫入切換電路30.4的構(gòu)成元件外，還設(shè)置有傳輸門52、53、反相器54～59和AND門60。傳輸門52、反相器54、傳輸門53和反相器56串接在輸入節(jié)點N134和開關(guān)反相器31的接地節(jié)點31b之間。反相器55、57分別反向并聯(lián)在反相器54與56上。反相器54與55、56與57分別組成鎖存電路61、62。
分別把信號/φa、φa送到傳輸門52的P的溝道MOS晶體管一側(cè)的柵極和N溝道MOS晶體管一側(cè)的柵極上。分別把信號φb、/φb送到傳輸門53的P的溝道MOS晶體管一側(cè)的柵極和N溝道MOS晶體管一側(cè)的柵極上。反相器58連接在開關(guān)反相器31的接地節(jié)點31b和電源節(jié)點31a之間。反相器59連接開關(guān)反相器33的接地節(jié)點33b和電源節(jié)點33a之間。AND門60接收信號/RE4和鎖存電路62的輸出，而把其輸出輸入到開關(guān)反相器33的接地節(jié)點33b上。
下面，說明有關(guān)該DRAM的工作。當進入I/O縮減模式，且信號/TE變成“L”電平時，則使開關(guān)反相器133激活，而使開關(guān)反相器132去激活。信號/RAS下降到“L”電平之后，一旦信號/CAS下降，如圖15所示，信號φa上升到“H”電平，傳輸門52導(dǎo)通，數(shù)據(jù)DIT閂鎖在鎖存電路61中。
接著，如信號/CAS一上升，則信號φa下降到“L”電平，同時信號φb上升到“H”電平，傳輸門52不導(dǎo)通而傳輸門53導(dǎo)通，鎖存電路61的輸出傳送到鎖存電路62。因此，信號/CAS第1次下降時的數(shù)據(jù)DIT被鎖存，并把其輸入到開關(guān)反相器31的接地節(jié)點31b和AND門60的一個輸入節(jié)點。
當信號/CAS的第1次下降時的數(shù)據(jù)DIT為“L”電平的情況下，使開關(guān)反相器31激活，同時AND門60的輸出變成“L”電平，開關(guān)反相器33也被激活。這時，如圖16所示，把同一數(shù)據(jù)DIT0并行地寫入到選定的組的4個存儲單元MC中。
當信號/CAS的第1次下降時的數(shù)據(jù)DIT為“H”電平的情況下，使開關(guān)反相器31去激活，同時AND門60讓信號/RE4通向開關(guān)反相器33的接地節(jié)點33b。因而，如圖17所示，以與信號/CAS同步的方式把數(shù)據(jù)DIT1～DIT4順序?qū)懭脒x定的組的4個存儲單元MC。
還有，如最初的輸入數(shù)據(jù)DIT沒有寫入到MC存儲單元，那末最初輸入數(shù)據(jù)DIT時，就把信號/W固定為“H”電平。
圖18是舉例示出以與信號/CAS同步的方式把信號/RE1～/RE4逐個順序變成“L”電平的信號發(fā)生電路結(jié)構(gòu)的、其中一部分已省略的電路簡圖。
參照圖18，本信號發(fā)生電路與圖12的信號發(fā)生電路的不同點是，去掉了移位電路40.0，并以信號NAL’替換信號NAL。
如圖19所示，信號NAL’是一種響應(yīng)信號/CAS的第2次上升而上升到“H”電平的信號。因此，在最初的1個周期中可防止頁面工作開始。其他的工作與圖12的信號發(fā)生電路一樣，因此其說明不再重復(fù)。
在本實施例中，除可獲得與實施例3同樣的效果以外，由于用頁面模式的5個周期的最初周期輸入數(shù)據(jù)DIT來決定其后的工作模式，所以可謀求簡化檢測工作的相位。
實施例5圖20是表示本實施例5的DRAM的主要部分結(jié)構(gòu)的電路簡圖。
參照圖20，本DRAM與現(xiàn)有DRAM的不同點是，新設(shè)置了順序輸出電路70。該順序輸出電路70是從圖8的順序輸出電路20中去掉了門電路21.0，并以信號/TE’替換信號/TE。信號/OE、/W變成“L”電平以后，信號/TE’響應(yīng)于信號/CAS、信號/RAS順序下降到“L”電平，變成“L”電平的信號。信號/RE1～/RE4由圖18的信號發(fā)生電路產(chǎn)生。
如圖21所示，信號/OE、/W變成了“L”電平之后，在信號/CAS、信號/RAS順序下降到“L”電平的定時期間， 4次輸入信號/OE、/W、/CAS、/RAS，并與信號/OE、/W、/CAS、/RAS同步順序輸出數(shù)據(jù)DO1～DO4。
即使在本實施例5中，也獲得與實施例3同樣的效果。
實施例6本實施例6的DRAM配備有16個數(shù)據(jù)輸入輸出端子106.1～106.16和4個數(shù)據(jù)一致/不一致判定電路120.1～120.4。在I/O縮減模式時，并行地讀出16個數(shù)據(jù)DO1～DO16；分別用一致/不一致判定電路120.1～120.4判定數(shù)據(jù)DO1～DO4、DO5～DO8、DO9～DO12、DO13～DO16的一致/不一致；以及把一致/不一致判定電路120.1～120.4的輸出數(shù)據(jù)DOT1～DOT4分別輸送到數(shù)據(jù)輸入輸出端子106.1、106.6、106.9、106.13。對應(yīng)于數(shù)據(jù)輸入輸出端子106.1、106.6、106.9、106.13，分別配置有圖22的順序輸出電路80.m(m＝1、2、3、4)。
順序輸出電路80.m配備有門器件81、82.1～82.4和鎖存電路85。鎖存電路85包括互相反向并聯(lián)的2個反相器83、84。門電路81包括NOR門86、反相器87和開關(guān)反相器88。NOR門86接收信號/TE、φr1’～φr4’。NOR門86的輸出通過反相器87輸入到開關(guān)反相器88的接地節(jié)點88b上，同時還被直接輸入開關(guān)反相器88的電源節(jié)點88a。開關(guān)反相器88接收數(shù)據(jù)一致/不一致判定電路120.m的輸出DOTm。
門電路82.1～82.4分別包括門元件89、反相器90和開關(guān)反相器91。門電路82.1～82.4的門元件89分別接收信號φr1’～φr4’，當信號/TE變成“L”電平時，它還是分別通過信號φr1’～φr4’的元件。門元件89的輸出通過反相器90輸入到開關(guān)反相器91的接地節(jié)點91b上，同時還直接輸入到開關(guān)反相器91的電源節(jié)點91a上。門電路82.1～82.4的開關(guān)反相器91分別接收讀出數(shù)據(jù)DOm、DOm+4、DOm+8和DOm+12。
門電路81的開關(guān)反相器88和門電路82.1～82.4的開關(guān)反相器91的輸出都輸入鎖存電路85。鎖存電路85的輸出通過對應(yīng)的數(shù)據(jù)輸入輸出端子106.1、106.5、106.9或106.13輸入檢測裝置。
信號φr1’～φr4’與實施例1中已說明的信號φr1～φr4相同，在進入I/O縮減模式時，通過把過電壓Vcc電平加到指定的地址信號的輸入輸出端子而產(chǎn)生?；蛉啃盘枽誶1’～φr4’變成“L”電平，或信號φr1’～φr4’之中的一個信號變成“H”電平。
一旦進入I/O縮減模式，則信號/TE變成“L”電平。當信號φr1’～φr4’全部都為“L”電平時，門電路81的開關(guān)反相器88被激活，通過鎖存電路85把一致/不一致判定電路120.1～120.4的輸出數(shù)據(jù)DOT1～DOT4分別輸送到對應(yīng)的數(shù)據(jù)輸入輸出端子106.1、106.5、106.9和106.13上。
在信號φr1’～φr4’之中只有信號φr1’為“H”電平的情況下，門電路82.1的開關(guān)反相器91被激活，并通過對應(yīng)的鎖存電路85把讀出數(shù)據(jù)DO1～DO4分別輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子106.1、106.5、106.9和106.13。
在信號φr1’～φr4’之中只有信號φr2’為“H”電平的情況下，門電路82.2的開關(guān)反相器91被激活，并通過對應(yīng)的鎖存電路85把讀出數(shù)據(jù)DO5～DO8分別輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子106.1、106.5、106.9和106.13。
在信號φr1’～φr4’之中只有信號φr3’為“H”電平的情況下，門電路82.3的開關(guān)反相器91被激活，并通過對應(yīng)的鎖存電路85把讀出數(shù)據(jù)DO9～DO12分別輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子106.1、106.5、106.9和106.13。
在信號φr1’～φr4’之中只有信號φr4’為“H”電平的情況下，門電路82.4的開關(guān)反相器91被激活，并通過對應(yīng)的鎖存電路85把讀出數(shù)據(jù)DO13～DO16分別輸出到對應(yīng)的數(shù)據(jù)輸入輸出端子106.1、106.5、106.9和106.13。
在本實施例中，除獲得與實施例1同樣的效果外，即使數(shù)據(jù)輸入輸出端子數(shù)進一步增加的情況下，也能容易地適應(yīng)。
如上所述，在本發(fā)明的第1方面中增加了判定多個讀出數(shù)據(jù)的一致/不一致的判定裝置，并設(shè)置有把多個讀出數(shù)據(jù)之中已選擇的數(shù)據(jù)送到預(yù)定的數(shù)據(jù)輸入輸出端子的門裝置。因此，通過對在預(yù)定的數(shù)據(jù)輸入輸出端子上輸出的數(shù)據(jù)進行判定，就可確定已讀出多個數(shù)據(jù)的多個存儲單元之中壞的存儲單元。
在本發(fā)明的第2方面中，從預(yù)定的數(shù)據(jù)輸入輸出端子輸入用于使本發(fā)明的第1方面的判定裝置激活的第一檢測信號和用于使門裝置激活的第二檢測信號。所以，可以容易地進行第一和第二檢測信號的輸入。
在本發(fā)明的第3方面中，增加了把送到預(yù)定的數(shù)據(jù)輸入輸出端子上的數(shù)據(jù)并行地寫入多個存儲單元的第一寫入裝置，并設(shè)置有把送到預(yù)定的數(shù)據(jù)輸入輸出端子上的數(shù)據(jù)寫入多個存儲單元之中已選擇的存儲單元的第二寫入裝置。所以，可以把互相不同的的數(shù)據(jù)寫入鄰接的2個存儲單元中的每一個，并可檢測出鄰接的2個存儲單元之間的干擾程度。
本發(fā)明的第4方面中，在本發(fā)明的第3方面中還設(shè)置有判定多個讀出數(shù)據(jù)一致/不一致的判定裝置和把多個讀出數(shù)據(jù)中已選擇的數(shù)據(jù)送到預(yù)定的數(shù)據(jù)輸入輸出端子的門裝置。所以通過對在預(yù)定的數(shù)據(jù)輸入輸出端子輸出的數(shù)據(jù)進行判定，就可以確定已讀出多個數(shù)據(jù)的多個存儲單元之中壞的存儲單元。
本發(fā)明的第5方面中，從預(yù)定的數(shù)據(jù)輸入輸出端子輸入用于使本發(fā)明的第4方面中的判定裝置激活的第三檢測信號和用于使門裝置激活的第四檢測信號。所以可以很容易地進行第三和第四檢測信號的輸入。
本發(fā)明的第6方面中，在從本發(fā)明的第1至第5方面的任一方面中，順序地選擇多個存儲單元，進行各存儲單元的數(shù)據(jù)的讀出/寫入。所以，可謀求檢測工作的簡化。
本發(fā)明的第7方面中，對應(yīng)于多個存儲器陣列而設(shè)置有多個數(shù)據(jù)輸入輸出端子組，并把各組的多個數(shù)據(jù)輸入輸出端子縮減為各組預(yù)定的數(shù)據(jù)輸入輸出端子。除了判定裝置外還設(shè)置了門裝置，該判定裝置對應(yīng)于各存儲器陣列而設(shè)置，對從對應(yīng)的存儲器陣列讀出的多個數(shù)據(jù)的一致/不一致進行判定，并把其判定結(jié)果輸出到對應(yīng)預(yù)定的數(shù)據(jù)輸入輸出端子，該門裝置將從已選擇的存儲器陣列讀出的多個數(shù)據(jù)分別通向多個預(yù)定的數(shù)據(jù)輸入輸出端子。所以，除獲得與本發(fā)明的第1方面相同的效果外，可以很容易適應(yīng)數(shù)據(jù)輸入輸出端子的增加。
權(quán)利要求
1.一種具有把多個數(shù)據(jù)輸入輸出端子縮減為預(yù)定的一個數(shù)據(jù)輸入輸出端子的檢測模式的半導(dǎo)體存儲器，其特征是配備有存儲器陣列，包括排列成行列狀的、按與上述數(shù)據(jù)輸入輸出端子個數(shù)相同的數(shù)目預(yù)先分成組的多個存儲單元；第一選擇裝置，用于根據(jù)地址信號選擇上述存儲器陣列之中的某一組；第二選擇裝置，用于根據(jù)存儲單元選擇信號選擇屬于由上述第一選擇裝置選擇的組的多個存儲單元之中的某一存儲單元；讀出裝置，用于并行地讀出屬于由上述第一選擇裝置選擇的多個存儲單元的數(shù)據(jù)；判定裝置，用于響應(yīng)第一檢測信號，判定由上述讀出裝置讀出的數(shù)據(jù)互相間是否一致，根據(jù)判定結(jié)果把數(shù)據(jù)輸出到上述預(yù)定的數(shù)據(jù)輸入輸出端子；以及門裝置，用于響應(yīng)第二檢測信號，使由上述讀出裝置讀出的多個數(shù)據(jù)之中由上述第二選擇裝置選擇的存儲單元的數(shù)據(jù)通向預(yù)定的數(shù)據(jù)輸入輸出端子。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器，其特征是，上述第一和第二檢測信號是由外部通過上述預(yù)定的數(shù)據(jù)輸入輸出端子提供的。
3.一種具有把多個數(shù)據(jù)輸入輸出端子縮減為預(yù)定的一個數(shù)據(jù)輸入輸出端子的檢測模式的半導(dǎo)體存儲器，其特征是配備有存儲器陣列，包括排列成行列狀的、按與上述數(shù)據(jù)輸入輸出端子個數(shù)相同的數(shù)目預(yù)先分成組的多個存儲單元；第一選擇裝置，用于根據(jù)地址信號選擇上述存儲器陣列之中的某一組；第二選擇裝置，用于根據(jù)存儲單元選擇信號，選擇屬于由上述第一選擇裝置選擇的組的多個存儲單元之中的某一存儲單元；第一寫入裝置，用于響應(yīng)第一檢測信號，把送到上述預(yù)定的數(shù)據(jù)輸入輸出端子的數(shù)據(jù)并行地寫入由上述第一選擇裝置選擇的組的多個存儲單元；以及第二寫入裝置，用于響應(yīng)第二檢測信號，把送到上述預(yù)定的數(shù)據(jù)輸入輸出端子的數(shù)據(jù)寫入由上述第二選擇裝置選擇的存儲單元。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲器，其特征是，還配備有讀出裝置，用于響應(yīng)讀出控制信號，并行地讀出屬于由上述第一選擇裝置選擇的組的多個存儲單元的數(shù)據(jù)；判定裝置，用于響應(yīng)第三檢測信號，判定由上述讀出裝置讀出的多個數(shù)據(jù)是否一致，根據(jù)判定結(jié)果把數(shù)據(jù)輸出到上述預(yù)定的數(shù)據(jù)輸入輸出端子；以及門裝置，用于響應(yīng)第四檢測信號，使由上述讀出裝置讀出的多個數(shù)據(jù)之中由上述第二選擇裝置選擇的存儲單元的數(shù)據(jù)通向上述已預(yù)定的數(shù)據(jù)輸入輸出端子。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲器，其特征是，上述第三和第四檢測信號是由外部通過上述預(yù)定的數(shù)據(jù)輸入輸出端子提供的。
6.根據(jù)權(quán)利要求1至5的任一項的半導(dǎo)體存儲器，其特征是，上述第二選擇裝置順序地選擇屬于由上述第一選擇裝置選擇的組的多個存儲單元的每一個。
7.一種半導(dǎo)體存儲器，備有多個數(shù)據(jù)輸入輸出端子組，每組分別包含多個數(shù)據(jù)輸入輸出端子，并具有把各組的多個數(shù)據(jù)輸入輸出端子縮減為各組的預(yù)定的一個數(shù)據(jù)輸入輸出端子的檢測模式，其特征是，配備有多個存儲器陣列，分別對應(yīng)于上述多個數(shù)據(jù)輸入輸出端子而設(shè)置，排列成行列狀，按與對應(yīng)組的多個數(shù)據(jù)輸入輸出端子相同的數(shù)目預(yù)先分成組的多個存儲單元；第一選擇裝置，根據(jù)存儲器陣列選擇信號選擇上述多個存儲器陣列之中的某一存儲器陣列；第二選擇裝置，對應(yīng)于各存儲器陣列而設(shè)置，根據(jù)地址信號選擇對應(yīng)的存儲器陣列之中的某一組；讀出裝置，對應(yīng)于各存儲器陣列而設(shè)置，并行地讀出屬于由對應(yīng)的上述第二選擇裝置選擇的組的多個存儲單元的數(shù)據(jù)；判定裝置，對應(yīng)于各存儲器陣列而設(shè)置，響應(yīng)第一檢測信號，判定由對應(yīng)的讀出裝置讀出的數(shù)據(jù)是否一致，根據(jù)判定結(jié)果把數(shù)據(jù)輸出到對應(yīng)的預(yù)定的數(shù)據(jù)輸入輸出端子；以及門裝置，用于響應(yīng)第二檢測信號，使從由上述第一選擇裝置選擇的存儲器陣列中由上述第二選擇裝置選擇的組通過上述讀出裝置讀出的多個數(shù)據(jù)，分別通向多個上述預(yù)定的數(shù)據(jù)輸入輸出端子。
全文摘要
提供一種在I/O縮減模式時可從一個數(shù)據(jù)輸入輸出端子進行任何存儲單元的數(shù)據(jù)的讀出/寫入的半導(dǎo)體存儲器。把縮減讀出切換電路1設(shè)置在DRAM的數(shù)據(jù)一致/不一致判定電路120和已縮減的一個數(shù)據(jù)輸入輸出端子161.1之間。通過使信號TER、Φr1～Φr4中之一的信號變成“H”電平,就可讀出判定電路120的輸出數(shù)據(jù)DOT和讀出數(shù)據(jù)DO1～DO4中所需要的數(shù)據(jù),并且能確定4個存儲單元中哪一個存儲單元是壞的。
文檔編號G11C29/12GK1190782SQ9711841
公開日1998年8月19日 申請日期1997年9月4日 優(yōu)先權(quán)日1997年2月14日
發(fā)明者堀畑修一, 赤松宏 申請人:三菱電機株式會社