專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器，特別是涉及要求存儲器更新操作的動態(tài)隨機存取存儲器(DRAM)。
在作為半導(dǎo)體存儲器的DRAM中，由于在成為存儲器單元的MOS晶體管的一個電極中積蓄的信號電荷隨時間的流逝而漏泄，故該信號電荷的再生、即，更新，是必要的。由于在用于該更新的時間內(nèi)不能進行信號的寫入、讀出操作，故希望必要的更新的時間間隔較長。即，希望被積蓄的信號電荷的漏泄較小。
迄今為止，在需要更新的DRAM中，由于工藝參數(shù)的離散度等原因，信號電荷的保存時間也有一定的離散度。即，在規(guī)定的時間內(nèi)不能保存信號電荷、更新的有效性受到損害的器件為不合格品。此外，這種情況大多是整批的器件的更新的有效性受到損害的情況，故整批器件成為不合格品，這成為成品率降低的原因。
圖11是示出構(gòu)成DRAM的存儲器單元的MOS晶體管的結(jié)構(gòu)的剖面圖，該圖同時示出從存儲器單元出發(fā)的電荷的漏泄目的地。
在圖11中，1是p型半導(dǎo)體襯底，2～5是成為源或漏區(qū)的n+區(qū)，6是由LOCOS等形成的元件間絕緣膜(氧化膜)，7是柵絕緣膜(氧化膜)，8～10是柵電極兼字線，11和12是積蓄信號電荷的電容的一個電極，即存儲節(jié)點，13是層間氧化膜。再有，在本例中，存儲器單元在半導(dǎo)體襯底1中形成，但也可在襯底中的阱區(qū)等中形成。這里用包含這些的半導(dǎo)體襯底1代表這兩種情況。此外，關(guān)于存儲器單元的圖示以外的結(jié)構(gòu)部分，因為與本說明沒有直接關(guān)系，故為了避免導(dǎo)致復(fù)雜起見而予以省略。
在這種結(jié)構(gòu)的存儲器單元中，作為信息的電荷積蓄在n+區(qū)3、4和與其連接的存儲節(jié)點11、12中，但該電荷隨時間的流逝而漏泄。在該電荷的漏泄中，現(xiàn)在來考察積蓄在n+區(qū)3的電荷的漏泄。首先對于加上了襯底電壓VBB的p型襯底1，從n+區(qū)3產(chǎn)生圖示①的那種漏泄電流。此外，一般認為還有從n+區(qū)3通過柵電極8的下部到對置的n+區(qū)2的圖示②的漏泄電流。再者，一般認為還有從n+區(qū)3通過LOCOS分離氧化膜6的下部到相鄰的n+區(qū)4的圖示③的漏泄電流。由于因這3種漏泄模式的漏泄，所積蓄的電荷受到損失，故必要的更新間隔變短，更新的有效性降低。
本發(fā)明的著眼點在于，對于這種以往的問題，通過襯底電壓VBB的電平來改變來自存儲器單元的漏泄電流，從而改變更新的有效性，其目的是提供這樣一種半導(dǎo)體存儲器，它能通過控制襯底電壓VBB來補救本來因更新的有效性受到損害而成為不合格品的器件，它能提高成品率。
本發(fā)明的半導(dǎo)體存儲器的特征在于，備有在半導(dǎo)體襯底上與所形成的存儲器單元同樣地形成的虛設(shè)存儲器單元；監(jiān)測上述虛設(shè)存儲器單元的漏泄電流，產(chǎn)生對應(yīng)于上述漏泄量的輸出信號的漏泄監(jiān)測裝置；加上上述漏泄監(jiān)測裝置的上述輸出信號，控制上述半導(dǎo)體襯底的襯底電壓以減少上述存儲器單元的漏泄量的襯底電壓產(chǎn)生裝置。
此外，本發(fā)明的半導(dǎo)體存儲器的特征在于通過上述漏泄監(jiān)測裝置的上述輸出信號使上述襯底電壓變淺，這樣來進行控制。
此外，本發(fā)明的半導(dǎo)體存儲器的特征在于上述虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的漏極與上述虛設(shè)單元用的襯底之間的漏泄電流。
此外，本發(fā)明的半導(dǎo)體存儲器的特征在于通過上述漏泄監(jiān)測裝置的上述輸出信號使上述襯底電壓變深，這樣來進行控制。
此外，本發(fā)明的半導(dǎo)體存儲器的特征在于上述虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的源極與漏極之間的漏泄電流。
此外，本發(fā)明的半導(dǎo)體存儲器的特征在于上述虛設(shè)存儲器單元的柵絕緣膜與上述存儲器單元的元件間分離絕緣膜同樣地形成。
本發(fā)明的半導(dǎo)體存儲器的特征在于，備有在形成了存儲器單元的半導(dǎo)體襯底上與上述存儲器單元同樣地形成的至少2組虛設(shè)存儲器單元；分別監(jiān)測上述至少2組虛設(shè)存儲器單元的漏泄電流，產(chǎn)生對應(yīng)于上述漏泄量的輸出信號的至少2組漏泄監(jiān)測裝置；將上述至少2組漏泄監(jiān)測裝置的上述輸出信號進行比較，產(chǎn)生輸出信號的比較裝置；加上上述比較裝置的輸出信號，控制上述半導(dǎo)體襯底的襯底電壓以減少上述存儲器單元的漏泄量的襯底電壓產(chǎn)生裝置。
此外，本發(fā)明的半導(dǎo)體存儲器的特征在于上述虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；通過上述漏泄監(jiān)測裝置之一，主要監(jiān)測該MOS晶體管的漏極與上述虛設(shè)單元用的襯底之間的漏泄電流，通過另一個上述漏泄監(jiān)測裝置，主要監(jiān)測該MOS晶體管的源極與漏極之間的漏泄電流。
圖1是示出本發(fā)明的實施例1的漏泄監(jiān)測裝置(存儲器單元漏泄監(jiān)測器)的結(jié)構(gòu)的電路圖。
圖2是示出本發(fā)明的實施例1的虛設(shè)存儲器單元的結(jié)構(gòu)的剖面圖。
圖3是示出本發(fā)明的實施例1的襯底電壓產(chǎn)生電路的圖。
圖4是示出本發(fā)明的實施例2的漏泄監(jiān)測用的虛設(shè)存儲器單元的結(jié)構(gòu)的圖。
圖5是示出本發(fā)明的實施例2的虛設(shè)存儲器單元的結(jié)構(gòu)的剖面圖。
圖6是示出本發(fā)明的實施例3的虛設(shè)存儲器單元監(jiān)測器的結(jié)構(gòu)的電路圖。
圖7是示出本發(fā)明的實施例3虛設(shè)存儲器單元的結(jié)構(gòu)的剖面圖。
圖8是示出本發(fā)明的實施例4的漏泄監(jiān)測用的虛設(shè)存儲器單元的結(jié)構(gòu)的圖。
圖9是示出本發(fā)明的實施例4的虛設(shè)存儲器單元的結(jié)構(gòu)的剖面圖。
圖10是示出本發(fā)明的實施例5的虛設(shè)存儲器單元漏泄監(jiān)測器的結(jié)構(gòu)的圖。
圖11是示出存儲器單元的漏泄模式的剖面圖。
實施例1以下，參照


本發(fā)明的一個實施例的半導(dǎo)體存儲器。圖1是示出本發(fā)明的半導(dǎo)體存儲器中監(jiān)測存儲器單元的漏泄電流的漏泄監(jiān)測裝置(存儲器漏泄監(jiān)測器)的結(jié)構(gòu)的圖。圖2是示出圖1的電路中的虛設(shè)存儲器單元的連接的剖面圖，圖3是示出接收圖1的存儲器單元漏泄監(jiān)測器的輸出信號，產(chǎn)生襯底電壓的襯底電壓產(chǎn)生電路(襯底電壓產(chǎn)生電路)的構(gòu)成的圖。本發(fā)明的半導(dǎo)體存儲器在半導(dǎo)體襯底上形成存儲器單元的同時形成這些電路，從而對半導(dǎo)體襯底的電位進行控制，因此使存儲器單元的漏泄電流減少。
首先，在示出圖1的存儲器單元漏泄監(jiān)測器100的構(gòu)成的圖中，A10是存儲器單元監(jiān)測器用的虛設(shè)存儲器單元，N10是其MOS晶體管，以與存儲器相同的結(jié)構(gòu)來形成。此外，N2和N3是n型MOS晶體管，P1～P5是p型MOS晶體管，R是負載電阻，MC是輸出信號。此外，VCC是電源電壓，通常，加3.3V。GND表示接地電位。再有，雖然圖中未示出，但在半導(dǎo)體襯底上加上襯底電壓VBB，通常是-2V。通過這樣的電路結(jié)構(gòu)，輸出信號MC成為監(jiān)測虛設(shè)存儲器單元A10的漏泄電流而改變其電平的信號。再有，由于虛設(shè)存儲器單元A10的MOS晶體管N10的漏泄電流很小，故為了提高監(jiān)測精度而使用將幾千位MOS晶體管并聯(lián)起來的并聯(lián)體，但圖中為了簡單起見，用1個MOS晶體管來代表。
其次，圖2是示出圖1中的虛設(shè)存儲器單元A10的MOS晶體管N10的剖面結(jié)構(gòu)及其連接狀態(tài)的圖。該MOS晶體管N10模擬存儲器單元，與存儲單元同樣地構(gòu)成。
在圖2中，1a是虛設(shè)單元用的襯底(p型半導(dǎo)體襯底)，2～4是成為源或漏區(qū)的n+區(qū)，6是由LOCOS等形成的元件間分離絕緣膜(氧化膜)，7是柵絕緣膜(氧化膜)，8、9是柵電極兼字線，13是層間氧化膜。再有，在本例中，虛設(shè)存儲器單元在虛設(shè)單元用的襯底1a中形成，但也可在襯底中的阱區(qū)等中形成。這里用包含這些的虛設(shè)單元用的襯底1a代表這兩種情況。此外，關(guān)于虛設(shè)存儲器單元的圖示以外的結(jié)構(gòu)部分，因為與本說明沒有直接關(guān)系，故為了避免導(dǎo)致復(fù)雜起見而予以省略。
如圖2所示，該虛設(shè)的MOS晶體管中，n+區(qū)(源)2和柵8接地，在虛設(shè)單元用的襯底1a上加上襯底電壓VBB。此時，存在從漏極出發(fā)產(chǎn)生圖示的漏泄電流①、②和③的可能性。
其次，就圖1的存儲器單元漏泄監(jiān)測器100的工作情況予以說明。圖1的虛設(shè)存儲器單元A10的n溝道型MOS晶體管N10用于柵極8連接到地而不導(dǎo)通。此時，如假定沒有從作為電荷積蓄電極的漏極3出發(fā)的漏泄電流，則由于A10的n溝道型MOS晶體管N10中沒有電流流動，故節(jié)點B穩(wěn)定于p溝道型MOS晶體管P1的閾值電壓VtP1。
此外，如設(shè)定p溝道型MOS晶體管P1和P2的閾值電壓相同，由于晶體管P2也處于關(guān)斷狀態(tài)，故電源電壓不加到節(jié)點C上，n溝道型MOS晶體管N2、N3都處于關(guān)斷狀態(tài)。
此外，由于N3處于關(guān)斷狀態(tài)，故節(jié)點D穩(wěn)定于p溝道型MOS晶體管P3的閾值電壓VtP3上，如設(shè)定p溝道型MOS晶體管P3和P4的閾值電壓相同，則晶體管P4也處于關(guān)斷狀態(tài)，節(jié)點E為接地電位。因而，p溝道型MOS晶體管P5變成導(dǎo)通狀態(tài)，從晶體管P5輸出電位固定的信號MC。
其次，在圖1的虛設(shè)存儲器單元A10中存在漏泄電流時，由于圖1的電路為電流鏡(current mirror)結(jié)構(gòu)，晶體管N2中也流過同樣的電流。此外，由于晶體管N3也流過電流，節(jié)點D的電平下降，晶體管P4處于導(dǎo)通狀態(tài)，節(jié)點E的電平上升。因此，由于晶體管P5從強的導(dǎo)通狀態(tài)變成弱的導(dǎo)通狀態(tài)，結(jié)果，輸出信號MC的電平有一些下降。這樣，可得到依賴于虛設(shè)存儲器單元A10中的漏泄量的輸出信號MC。
圖3是示出襯底電壓產(chǎn)生電路200的結(jié)構(gòu)的圖。在圖3中，21是由I1～I2…In構(gòu)成的環(huán)形振蕩器部分，22是由電容C和晶體管T1、T2構(gòu)成的平滑部分。在環(huán)形振蕩器部分21中輸入脈沖輸入信號φ。此外，加上來自圖2的存儲單元漏泄監(jiān)測器100的輸出電壓MC，作為環(huán)形振蕩器部分21的電源電壓。輸出電壓VBB成為加到包含存儲器單元的半導(dǎo)體襯底上的襯底電壓。
在圖1的存儲器單元漏泄監(jiān)測器100中，如假定沒有來自虛設(shè)存儲器單元A10中的n溝道型MOS晶體管N10的漏極3的漏泄電流，則由于晶體管N10中不流過電流，如以上所說明的，輸出信號MC的電平是固定的。由于該信號MC成為襯底電壓產(chǎn)生電路200的環(huán)形振蕩器21的電源，如該信號MC的電平是固定的，則襯底電壓產(chǎn)生電路200的輸出，即襯底電位VBB的電平，也是固定的。
接著，如存在來自虛設(shè)存儲器單元A10中的n溝道型MOS晶體管N10的漏極3的漏泄電流，則由于晶體管N10中流過電流，如以上所說明的，輸出信號MC的電平下降。在圖3的襯底電壓產(chǎn)生電路200中，如輸入信號MC的電平下降，則由于環(huán)形振蕩器21的周期變長，作為輸出的襯底電位VBB的電平變淺。即，負的電位向正的方向有一些偏移而變淺。這樣，通過上述的裝置和方法，可按照存儲器單元的更新特性來控制襯底電位VBB的電平。
一般來說，在存儲器單元中，襯底電位VBB的電平越深(向負的方向)，漏泄電流越大，必要的更新工作的間隔變短。即，對更新的要求變得苛刻。此外，襯底電位VBB的電平越淺(向正的方向)，漏泄電流越小，必要的更新工作的間隔變長。即，對更新的要求變得不怎么苛刻。因而，如襯底電位VBB的電平變淺(向正的方向)，可補救因工藝參數(shù)的離散度使來自n+區(qū)3的漏泄電流變大、從而使更新性能受到損害的一批器件，可實現(xiàn)成品率的提高。
實施例2在上述的實施例1中，將存儲器單元的漏泄電流作為一個整體考慮來控制襯底電壓。在以下所述的實施例中，描述了對存儲器單元的漏泄模式加以區(qū)別、以此來控制襯底電壓的例子。存儲器單元的漏泄，如圖11所示，可按照漏泄目的地分類漏泄模式①、②、③。因此，可按照各個漏泄模式來控制半導(dǎo)體襯底的襯底電壓VBB的電平。
首先，考慮從n+區(qū)3(漏極3)出發(fā)對p型襯底1流動的圖示①的漏泄模式。
圖4示出用于監(jiān)測從n+區(qū)3(漏極3)出發(fā)對p型襯底1流動的、圖11的模式1的漏泄電流的虛設(shè)存儲器單元A11的電路結(jié)構(gòu)。如圖4所示，將MOS晶體管N11的源極2與漏極3短路，而且使柵電極8接地。將該圖4中示出的虛設(shè)存儲器單元A11與圖1的電路中示出的虛設(shè)存儲器單元A10調(diào)換，從而構(gòu)成存儲器單元漏泄監(jiān)測器101。
圖5示出此時的虛設(shè)存儲器單元A11的MOS晶體管N11的剖面圖及其連接的情況。由圖5可知，由于n+區(qū)2(源極)與n+區(qū)3(漏極)之間短路而沒有漏泄電流，故圖示①的漏泄電流占支配地位。這類漏泄電流是在n+區(qū)3(漏極)中積蓄電荷之后，特別是在不執(zhí)行寫入、讀出工作的期間需要更新的暫停更新的周期有影響的漏泄電流。
在圖4中示出的虛設(shè)存儲器單元A11中，沒有漏泄電流①時和有漏泄電流時的圖1中所示的存儲器單元漏泄監(jiān)測器101的工作與上述的實施例1中說明的工作相同，故省略其詳細的說明。
因此，通過使用圖4的那種漏泄監(jiān)測用的存儲器單元A11，可在只監(jiān)測漏泄電流①的情況下控制襯底電壓VBB的電平。因而，可補救由于從n+區(qū)3流向襯底1的漏泄電流變大的緣故使更新的性能受到損害的一批器件，可實現(xiàn)成品率的提高。
實施例3其次，在存儲器單元的漏泄電流中，考慮從n+區(qū)3通過柵電極8的下部向?qū)χ玫膎+區(qū)2流動的、圖11中示出的模式②的漏泄電流。
圖6是示出這種場合的存儲器單元漏泄監(jiān)測器102的構(gòu)成的圖。在圖6中，A12是存儲器單元監(jiān)測器用的虛設(shè)存儲器單元，N12是其MOS晶體管，以與存儲器單元相同的結(jié)構(gòu)而形成。如圖中所示，漏極3、柵電極8和虛設(shè)單元用的襯底1a接地。
此外，在圖6的存儲器單元漏泄監(jiān)測器102中，N2～N3是n型MOS晶體管，P1～P5是p型MOS晶體管，MC(圖中附以一杠的MC。以下相同)是輸出信號。此外VCC是電源電壓。輸出信號MC是監(jiān)測虛設(shè)存儲器單元A12的漏泄電流其電平隨之變動的信號。該電路的結(jié)構(gòu)除了MOS晶體管P4的節(jié)點E之后的部分之外與圖1中示出的電路結(jié)構(gòu)相同，由于除了上述部分以外的電路結(jié)構(gòu)相同，故省略其詳細的說明。再有，圖1的存儲器單元漏泄監(jiān)測器100的輸出信號MC與圖6的存儲器單元漏泄監(jiān)測器102的輸出信號MC成為反轉(zhuǎn)關(guān)系。
圖7示出此時的虛設(shè)存儲器單元A12的MOS晶體管N12的剖面圖及其連接情況。由該圖可知，虛設(shè)單元用的襯底1a接地，由于n+區(qū)(漏極)3與襯底1a之間的電壓變小，故流向襯底1a的漏泄電流變小，圖示②的漏泄電流占支配地位。因此，通過使用圖6中示出的漏泄監(jiān)測器用的存儲器單元A12，可只著眼于漏泄②來監(jiān)測漏泄電流。該漏泄電流，是在存儲器單元的寫入、讀出工作時，對受到靠近的信號線影響的期間內(nèi)的所謂干擾(disturb)更新周期有影響的漏泄電流。
這樣，將圖6的存儲器單元漏泄監(jiān)測器102的輸出信號MC作為圖3的襯底電壓產(chǎn)生電路200的環(huán)形振蕩器部分21的電源。如這樣來構(gòu)成，若漏泄②的電流變大，輸出信號MC的電平上升，由于環(huán)形振蕩器的周期變短，加到半導(dǎo)體襯底1上的襯底電壓VBB變深。即，負電位向更負的方向變深一些。一旦襯底電壓VBB向負的方向變深，則存儲器單元的MOS晶體管的閾值電壓上升，從源極朝向漏極的電流漏泄變得困難。
根據(jù)這種方法，能夠著眼于漏泄②來控制襯底電壓VBB的電平。因而，可補救由于從n+區(qū)3通過柵電極8的下部流向?qū)χ玫膎+區(qū)2的漏泄電流變大的緣故使更新的性能受到損害的一批器件，可實現(xiàn)成品率的提高。
實施例4其次，在存儲器單元的漏泄電流中，考慮從n+區(qū)3通過LOCOS分離氧化膜6的下部流向相鄰的n+區(qū)4的、圖11中示出的模式③的漏泄電流。
圖8示出此時的存儲器單元監(jiān)測器用的虛設(shè)存儲器單元A13的結(jié)構(gòu)。如圖8所示，源極2和柵電極8接地。此外，虛設(shè)單元用的襯底1a接地。再者，如下面要描述的，柵氧化膜形成得較厚。將該虛設(shè)存儲器單元A13與圖6的存儲器單元監(jiān)測器的虛設(shè)存儲器單元A12交換連接，作為此時的存儲器單元監(jiān)測器103的構(gòu)成。
圖9示出此時虛設(shè)存儲器單元A13的MOS晶體管N13的剖面圖及其連接情況。n+區(qū)(源極)2、柵電極8和虛設(shè)單元用的襯底1a接地。此外，柵氧化膜7形成得較厚，與元件間分離氧化膜6作成相同的狀態(tài)。由此來模擬從n+區(qū)3通過LOCOS分離氧化膜6的下部流向相鄰的n+區(qū)4的、圖11中示出的模式③的漏泄電流。由該圖9可知，由于襯底1a接地，n+區(qū)3與襯底1a之間的電壓變小，流向襯底1a的漏泄電流變小，圖示③的漏泄電流占支配地位。因此，通過使用圖8和圖9中示出的那種漏泄監(jiān)測器用的存儲器單元A13，可只著眼于漏泄③來監(jiān)測漏泄電流。該漏泄電流，是在存儲器單元的寫入、讀出工作時，對受到靠近的信號線影響的期間內(nèi)的所謂干擾(disturb)更新周期有影響的漏泄電流。
這樣，將圖6的存儲器單元漏泄監(jiān)測器103的輸出信號MC作為圖3的襯底電壓產(chǎn)生電路200的環(huán)形振蕩器部分21的電源。如這樣來構(gòu)成，若漏泄③的電流變大，輸出信號MC的電平上升，由于環(huán)形振蕩器的周期變短，加到半導(dǎo)體襯底1上的襯底電壓VBB變深。即，負電位向更負的方向變深一些。一旦襯底電壓VBB向負的方向變深，則從n+區(qū)3通過LOCOS分離氧化膜6的下部流向相鄰的n+區(qū)4的、圖11中示出的模式③的漏泄電流的流動也變得困難。
根據(jù)這種方法，能夠著眼于漏泄③來控制襯底電壓VBB的電平。因而，可補救由于從n+區(qū)3通過LOCOS分離氧化膜6的下部流向相鄰的n+區(qū)4的、圖11中示出的模式③的漏泄電流變大的緣故使更新的性能受到損害的一批器件，可實現(xiàn)成品率的提高。
實施例5圖10是示出本發(fā)明的另一個實施例的半導(dǎo)體存儲器中的存儲器單元漏泄監(jiān)測器的圖。
從上述的實施例的說明可看得很清楚，對于從n+區(qū)3流向襯底1的、圖11中的模式①的那種漏泄電流，將襯底電壓控制于變淺的方向，相反，對于從n+區(qū)3通過柵電極8的下部流向?qū)χ玫膎+區(qū)2的圖示②的那種漏泄電流和從n+區(qū)3通過LOCOS分離氧化膜6的下部流向相鄰的n+區(qū)4的圖示③的那種漏泄電流，將襯底電壓控制于變深的方向。由于這種襯底電壓的控制因漏泄模式的不同而方向相反，故監(jiān)測漏泄中哪種模式的漏泄是主要的，并采取相應(yīng)的措施是有效的。本實施例涉及采取了這種措施的半導(dǎo)體存儲器。
在圖10中，101是用圖4示出的虛設(shè)存儲器單元A11置換了圖1中示出的存儲器單元漏泄監(jiān)測器的虛設(shè)存儲器單元A10后的存儲器單元漏泄監(jiān)測器，它輸出輸出信號MC。此外，104是用圖6(或圖8)中示出的虛設(shè)存儲器單元A12(或A13)置換了圖1中示出的存儲器單元漏泄監(jiān)測器的虛設(shè)存儲器單元A10后的存儲器單元漏泄監(jiān)測器，它輸出輸出信號MC’。300是將漏泄監(jiān)測器101的輸出MC與漏泄監(jiān)測器104的輸出MC’進行比較而輸出MC”的比較裝置(比較器)。而且，將該比較器300的輸出MC”作為電源電壓加到圖3中示出的襯底電壓產(chǎn)生電路200上以代替電源電壓MC。
通過使用圖10的那種比較器300來比較輸出MC和MC’，例如，如輸出MC變大，即漏泄①的量變大，則比較器300的輸出MC”下降，通過襯底電壓產(chǎn)生電路200使半導(dǎo)體襯底1的襯底電壓VBB變淺。另一方面，如輸出MC’變大，即漏泄②(或③)的漏泄量變大，則比較器300的輸出MC”上升，通過襯底電壓產(chǎn)生電路200使半導(dǎo)體襯底1的襯底電壓VBB變深。這樣，將漏泄①與漏泄②(或③)進行比較，可確定襯底電壓VBB的電平以減少大的一方的漏泄。因而，通過監(jiān)測漏泄中哪種模式的漏泄是主要的，可最有效地控制襯底電壓VBB的電平。換言之，通過將兩個漏泄監(jiān)測器與比較器組合在一起，能將漏泄量最大的漏泄模式作為優(yōu)先考慮對象，來控制襯底電壓VBB。因而，對于因工藝參數(shù)的離散度而存在幾種模式的漏泄的這種情況，最有效地抑制漏泄，以補救更新的性能受到損害的一批器件，因而能夠?qū)崿F(xiàn)成品率的提高。
再有，在上述的各個實施例中，是對n溝道型MOS晶體管應(yīng)用于存儲器單元的例子進行說明的。但是，本發(fā)明不限于此，本發(fā)明的范圍包括隨著存儲器晶體管的改變而相應(yīng)地進行改變的情況。
如采用本發(fā)明，形成與在半導(dǎo)體襯底上形成的存儲器單元相同的虛設(shè)存儲器單元，監(jiān)測其漏泄量，由此來控制半導(dǎo)體襯底襯底電壓，以減少存儲器電壓的漏泄量，因此可根據(jù)存儲器單元的更新操作的性能來控制襯底電位VBB的電平，故可使更新的間隔滿足預(yù)定的要求。因而，可補救因工藝參數(shù)的離散度使更新性能受到損害的一批器件，可實現(xiàn)成品率的提高。
此外，如采用本發(fā)明，通過上述漏泄監(jiān)測裝置的輸出信號，將襯底電壓控制為變淺，這樣可根據(jù)存儲器單元的更新操作的性能來控制襯底電位VBB的電平，故可使更新的間隔滿足預(yù)定的要求。因而，可補救更新性能受到損害的一批器件，可實現(xiàn)成品率的提高。
此外，如采用本發(fā)明，由于虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的源極與上述虛設(shè)單元用的襯底之間的漏泄電流，故可補救由于從n+區(qū)流向半導(dǎo)體襯底的漏泄電流變大的緣故使更新的性能受到損害的一批器件，可實現(xiàn)成品率的提高。
此外，如采用本發(fā)明，通過上述漏泄監(jiān)測裝置的輸出信號，將襯底電壓控制為變深，由此可使更新的間隔滿足預(yù)定的要求，可補救更新性能受到損害的一批器件，可實現(xiàn)成品率的提高。
此外，如采用本發(fā)明，由于虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的源極與漏極之間的漏泄電流，故可補救由于工藝參數(shù)的離散度，從n+區(qū)通過柵電極的下部流向?qū)χ玫膎+區(qū)的漏泄電流變大的緣故使更新的性能受到損害的一批器件，可實現(xiàn)成品率的提高。
此外，如采用本發(fā)明，由于虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的從n+區(qū)通過LOCOS分離氧化膜的下部流向相鄰的n+區(qū)的漏泄電流，故可補救由于工藝參數(shù)的離散度，從n+區(qū)通過LOCOS分離氧化膜的下部流向相鄰的n+區(qū)的漏泄電流變大的緣故使更新的性能受到損害的一批器件，可實現(xiàn)成品率的提高。
此外，如采用本發(fā)明，由于配備與半導(dǎo)體襯底上形成的存儲器單元同樣地形成的至少2組虛設(shè)存儲器單元，分別監(jiān)測模式不同的漏泄電流并進行比較，將半導(dǎo)體襯底的襯底電壓控制為可抑制漏泄量最大的模式的漏泄電流，故可對于因工藝參數(shù)的離散度而存在幾種模式的漏泄電流的原因，最有效地抑制漏泄電流，可補救更新的性能受到損害的一批器件，能夠?qū)崿F(xiàn)成品率的提高。
此外，如采用本發(fā)明，至少2組虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上構(gòu)成；通過至少2組監(jiān)測裝置之一組，主要監(jiān)測該MOS晶體管的源極與上述虛設(shè)單元用的襯底之間的漏泄電流，通過至少2組監(jiān)測裝置另一組，主要監(jiān)測該MOS晶體管的源極與漏極之間的漏泄電流，并進行比較，由于將半導(dǎo)體襯底的襯底電壓控制為可抑制漏泄量最大的模式的漏泄電流，故可對于因工藝參數(shù)的離散度而存在幾種模式的漏泄電流的原因，最有效地抑制漏泄電流，可補救更新的性能受到損害的一批器件，能夠?qū)崿F(xiàn)成品率的提高。
權(quán)利要求
1.一種半導(dǎo)體存儲器，其特征在于，備有與半導(dǎo)體襯底上形成的存儲器單元同樣地形成的虛設(shè)存儲器單元；監(jiān)測所述虛設(shè)存儲器單元的漏泄電流，產(chǎn)生對應(yīng)于所述漏泄量的輸出信號的漏泄監(jiān)測裝置；加上所述漏泄監(jiān)測裝置的所述輸出信號，控制所述半導(dǎo)體襯底的襯底電壓以減少所述存儲器單元的漏泄量的襯底電壓產(chǎn)生裝置。
2.權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于通過所述漏泄監(jiān)測裝置的所述輸出信號使所述襯底電壓變淺，這樣來進行控制。
3.權(quán)利要求2所述的半導(dǎo)體存儲器，其特征在于所述虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的漏極與所述虛設(shè)單元用的襯底之間的漏泄電流。
4.權(quán)利要求1所述的半導(dǎo)體存儲器，其特征在于通過所述漏泄監(jiān)測裝置的所述輸出信號使所述襯底電壓變深，這樣來進行控制。
5.權(quán)利要求4所述的半導(dǎo)體存儲器，其特征在于所述虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上來構(gòu)成；主要監(jiān)測該MOS晶體管的源極與漏極之間的漏泄電流。
6.權(quán)利要求5所述的半導(dǎo)體存儲器，其特征在于所述虛設(shè)存儲器單元的柵絕緣膜與所述存儲器單元的元件間分離絕緣膜同樣地形成。
7.一種半導(dǎo)體存儲器，其特征在于，備有在形成了存儲器單元的半導(dǎo)體襯底上與所述存儲器單元同樣地形成的至少2組虛設(shè)存儲器單元；分別監(jiān)測所述至少2組虛設(shè)存儲器單元的漏泄電流，產(chǎn)生對應(yīng)于所述漏泄量的輸出信號的至少2組漏泄監(jiān)測裝置；將所述至少2組漏泄監(jiān)測裝置的所述輸出信號進行比較，產(chǎn)生輸出信號的比較裝置；加上所述比較裝置的輸出信號，控制所述半導(dǎo)體襯底的襯底電壓以減少所述存儲器單元的漏泄量的襯底電壓產(chǎn)生裝置。
8.權(quán)利要求7所述的半導(dǎo)體存儲器，其特征在于所述虛設(shè)存儲器單元由MOS晶體管在虛設(shè)單元用的襯底上構(gòu)成；通過所述漏泄監(jiān)測裝置之一，主要監(jiān)測該MOS晶體管的漏極與所述虛設(shè)單元用的襯底之間的漏泄電流，通過另一個所述漏泄監(jiān)測裝置，主要監(jiān)測該MOS晶體管的源極與漏極之間的漏泄電流。
全文摘要
本發(fā)明的目的在于,在需要更新的DRAM中可使用因工藝參數(shù)的離散度等更新的性能受到損害的器件。解決方法是在半導(dǎo)體存儲器中備有:監(jiān)測與半導(dǎo)體襯底上形成的存儲器單元同樣地形成的虛設(shè)存儲器單元的漏泄電流,產(chǎn)生與該漏泄量對應(yīng)的輸出信號的漏泄監(jiān)測裝置;根據(jù)該漏泄監(jiān)測裝置的輸出信號來控制半導(dǎo)體襯底的襯底電壓的襯底電壓產(chǎn)生裝置。
文檔編號H01L21/8242GK1185629SQ9711543
公開日1998年6月24日 申請日期1997年7月23日 優(yōu)先權(quán)日1996年12月19日
發(fā)明者福田達哉 申請人:三菱電機株式會社