專利名稱：半導體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體存儲器，特別是涉及用于能高速進行半導體存儲器的測試的半導體存儲器。
伴隨著半導體存儲器，特別是動態(tài)RAM(下面，稱為DRAM)中存儲容量的大容量化，半導體存儲器測試所需的時間也迅速增加了。
產(chǎn)生這一問題的原因是，隨著半導體存儲器存儲容量的增大、半導體存儲器中所包括的字線數(shù)目增多，因此，一邊使字線依次成為選擇狀態(tài)一邊進行存儲單元信息的寫入及讀出工作的時間變得很長。
上述問題在老化試驗等中尤為嚴重。在這種老化試驗中，使半導體存儲器在高溫高電壓條件下工作，從而使作為構(gòu)成元件的MOS晶體管柵極的絕緣膜性能不良、布線間的層間絕緣膜性能不良、布線性能不良以及在制作工序中混入粒子所引起的性能不良等潛在的初始性能不良狀態(tài)變得明顯，這樣就能在裝運前把廢品排除。
上述那樣的老化試驗是保證裝運產(chǎn)品的質(zhì)量所必需的試驗，這種試驗所需時間的增加與半導體存儲器制作成本的增加直接相關(guān)。
還有，這種試驗時間增加的問題，在壽命試驗等可靠性試驗中也同樣地產(chǎn)生。
在上述那樣的老化試驗中，借助于預先把給定的存儲信息寫入各存儲單元內(nèi)，通過使字線依次成為選擇狀態(tài)而依次讀出該存儲信息，與進行寫入的信息即期待值相比較，檢出數(shù)據(jù)位的差錯，借此發(fā)現(xiàn)不合格的產(chǎn)品。為此，這樣的老化試驗一般是在把芯片分離開來從而能從外部把給定的存儲信息寫入給定地址的存儲單元內(nèi)以后，在進行存取的基礎上對各個半導體存儲器來執(zhí)行的。即，例如對封入于模塑封殼的、與最終產(chǎn)品的形狀相同的、組裝已經(jīng)完了之后的半導體存儲器，進行上述那樣的老化試驗。
可是，在DRAM等中，由于存儲單元、字線以及位線對的配置方法的緣故，有時對應于半導體存儲器上實際存儲單元配置的物理地址與從外部提供的地址值不一定一致。
下面，更詳細地說明有關(guān)向需要地址加擾(scramble)處理的半導體存儲器的數(shù)據(jù)寫入，特別是，校驗結(jié)構(gòu)狀的數(shù)據(jù)寫入。
圖28為示出現(xiàn)有DRAM 2000數(shù)據(jù)寫入系統(tǒng)電路構(gòu)成的概略方框圖。
現(xiàn)有的DRAM 2000包括存儲單元為行列狀配置的存儲單元陣列100；根據(jù)從外部提供的行地址信號選擇對應字線(行)的行譯碼器102；根據(jù)從外部提供的列地址信號選擇對應的位線對(列)的列譯碼器104；接收來自外部的行地址選通信號/RAS及列地址選通信號/CAS來輸出內(nèi)部控制信號的控制電路118；借助于控制電路118控制的、接收來自外部的寫允許信號/WE來控制寫入工作的寫控制電路136；接收提供到外部數(shù)據(jù)輸入/輸出端子160上的外部寫入數(shù)據(jù)ext.DQO～ext.DQn并進行緩沖處理后輸出的數(shù)據(jù)輸入緩沖器162；借助于寫控制電路136的控制的、接收數(shù)據(jù)輸入緩沖器162的輸出把所選擇位線對的電位電平驅(qū)動到對應于寫入數(shù)據(jù)電位電平的寫驅(qū)動器電路164。
提供到外部控制信號輸入端子154的信號/WE，是指定數(shù)據(jù)寫入的寫允許信號。提供到外部控制信號輸入端子152的信號/RAS，是使半導體存儲器的內(nèi)部工作開始，同時決定內(nèi)部工作激活時間的行地址選通信號。
該信號/RAS激活時，使與選擇行譯碼器102等的存儲單元陣列100的行的工作相關(guān)連的電路呈激活狀態(tài)。提供到外部控制信號輸入端子150的信號/CAS是列地址選通信號，使選擇存儲單元陣列100中的列的電路呈激活狀態(tài)。
圖29為表示從外部提供的行地址與在存儲單元內(nèi)部的內(nèi)部行地址信號的對應關(guān)系的概念圖。
在圖29所示例子中示出，借助于地址加擾，在從外部提供的行地址信號中對AOR及AIR進行改組的情況。
異或(exclusive OR)電路142接收從外部提供的行地址信號中從最低位起第2位的信號AIR及從最低位起第3位的信號A2R，輸出內(nèi)部行地址信號中從最低位起第2位的信號RA1。
另一方面，異或電路140接收從外部提供的行地址信號的最低位二進制數(shù)AOR及異或電路142的輸出，輸出內(nèi)部行地址信號的最低位二進制數(shù)的信號RA0。
一般，根據(jù)字線和位線的配置方法，從外部提供的地址與在存儲單元陣列100上所選擇存儲單元的物理地址及與進行了某些邏輯處理的地址有著同等的對應關(guān)系。
這樣，在從外部提供的地址信號與在內(nèi)部寫入數(shù)據(jù)時所選擇的地址信號之間如進行改組則產(chǎn)生下面所說明那樣的問題。
首先，在說明有關(guān)該問題之前，簡單地說明有關(guān)典型DRAM中存儲單元部分的結(jié)構(gòu)。
圖30為示出典型DRAM中存儲單元部分的結(jié)構(gòu)的剖面圖。圖30中，DRAM存儲單元614包括由位線611連接的N型高濃度層606、字線605和存儲節(jié)點609連接的N型高濃度層606所形成的存儲單元晶體管；和由存儲電荷的存儲節(jié)點609、電介質(zhì)膜615以及電容器的對向電極即單元板610所形成的存儲單元電容器。還有，用分離氧化膜604把各個元件間分離開來在襯底那一邊，在襯底1上形成P型阱603和N型阱602。為了固定該電位，P型阱603接收從布線613通過P型高濃度層供給的電位。
圖31為圖30存儲單元部分的等效電路圖。圖31中，存儲單元存儲電荷的電容器電極，即存儲節(jié)點609，借助于二極管結(jié)構(gòu)與P阱603連接起來。
在這里，考慮圖30中有關(guān)在相鄰存儲單元的存儲單元電容器之間存儲著漏泄電流或者潛藏著產(chǎn)生那樣漏泄電流的不良情況。
這時，為了檢測出存在著這樣的電流漏泄的性能不良，如果使相鄰的兩個存儲節(jié)點609保持為互相不同的電位電平，例如“H”電平和“L”電平上即可。借此，當存儲單元間存在著漏電時，讀出數(shù)據(jù)就成為與期待值不同的不合格數(shù)據(jù)而讀出。另一方面，通過施加電壓應力，當該相鄰存儲單元間潛藏著不良情況時，隨著施加應力的時間變長，這樣的不良情況也變得明顯了。
圖32為示出對這樣的物理上相鄰的存儲單元，把互相不同的電位電平的數(shù)據(jù)寫入時數(shù)據(jù)二維排列的概念圖。
圖32中，假定對X方向(行方向)可配置2K個(正確地說，為2048個)存儲單元。
如上所述，對物理上相鄰的存儲單元把互相不同的電位電平的數(shù)據(jù)寫入時，寫入數(shù)據(jù)的結(jié)構(gòu)最終將是所謂校驗標志的結(jié)構(gòu)(下面，稱為校驗結(jié)構(gòu))。即，對應于校驗標志的黑方塊寫入“L”電平；對應于白方塊寫入“H”電平。
可是，如上所述，在從外部已經(jīng)把這樣的校驗結(jié)構(gòu)數(shù)據(jù)寫入了的情況下，因為存在著在從外部提供的行地址信號與在DRAM 2000中實際選擇的內(nèi)部地址之間的改組，所以，在從外部已經(jīng)把這樣的校驗結(jié)構(gòu)寫入了的情況下，必須在預先考慮與內(nèi)部地址的對應關(guān)系的基礎上從外部提供地址信號。
進而，在寫入圖32所示那樣的校驗結(jié)構(gòu)數(shù)據(jù)時，不僅要考慮對地址信號加擾處理的影響，而且還必須考慮有關(guān)下面所說明那樣的數(shù)據(jù)加擾的影響。
圖33為示出對應于存儲單元陣列100中特定列的位線對、字線和存儲單元，以及連接到位線對上的讀出放大器的構(gòu)成的電路圖。
字線WL假定有nt1條，依次分配的號碼為0-n。
把存儲單元連接于對應于位線對BL及/BL與字線WL的交點。各個存儲單元連接于在一端提供單元板電位的存儲單元電容器MC與對應于存儲單元電容器MC另一端的位線之間，各單元分別包括連接到柵極所對應的字線WL的存儲單元晶體管MT。把字線WL的號碼為偶數(shù)的存儲單元連接到位線BL上。把對應的字線WL的號碼為奇數(shù)的存儲單元連接到位線/BL上。
因而，例如在已經(jīng)把“H”電平寫入了全部存儲單元內(nèi)的情況下，在位線對BL及/BL上施加的電位電平根據(jù)該存儲單元是連接到第偶數(shù)字線WL上還是連接到第奇數(shù)字線WL上而不同。
圖34為示意性地示出，對于把數(shù)據(jù)寫入這樣的存儲單元和從該存儲單元讀出數(shù)據(jù)，應該寫入的數(shù)據(jù)，即例如提供到位線BL上的電位電平與在位線BL上輸出的電位電平的關(guān)系的圖。在這里，如上所述，根據(jù)把數(shù)據(jù)寫入的存儲單元是連接到第偶數(shù)的字線(第偶數(shù)的行)上還是連接到第奇數(shù)的字線(第奇數(shù)的行)上，即使在寫入同一數(shù)據(jù)的情況下，提供到位線BL上的電位電平也不同。
因此，下面，以/η表示對從外部提供的寫入數(shù)據(jù)Din，決定提供到位線BL上的電位電平(邏輯電平)的邏輯運算。在這里，/表示邏輯運算的翻轉(zhuǎn)運算，運算/η表示把運算η翻轉(zhuǎn)了的邏輯運算。
參照圖34，該邏輯運算/η相當于字線WL的物理地址中最低位二進制數(shù)AOR與寫入數(shù)據(jù)Din的異或運算。即，物理地址的最低位二進制數(shù)AOR為“L”電平，即為第偶數(shù)字線時，使從外部提供的寫入數(shù)據(jù)Din，通過接收信號AOR及信號Din的異或運算電路144按原樣提供到存儲單元上。與此相反，在信號AOR為“H”電平的情況下，即相當于第奇數(shù)字線時，使寫入數(shù)據(jù)Din借助于異或運算電路144翻轉(zhuǎn)后提供到存儲單元上。
讀出時的情況完全相同，把同時接收存儲單元輸出的數(shù)據(jù)和信號AOR的異或運算電路146的輸出作為讀出數(shù)據(jù)Dout而輸出。
圖35為示意性地示出，在寫入這樣的數(shù)據(jù)時對地址及寫入數(shù)據(jù)進行加擾處理的過程的方框圖。
圖35中，用/φ表示進行從圖28所示那樣的物理地址向內(nèi)部地址變換的邏輯運算。
提供到外部地址輸入端子110上的Ao～Ai在進行了邏輯運算/φ以后，被提供到存儲單元陣列100上。另一方面，提供到數(shù)據(jù)輸入端子160上的寫入數(shù)據(jù)Din，在進行了邏輯運算/η以后被提供到存儲單元陣列100上。
實際上，進行/φ或/η這樣運算的電路并不存在，而只不過是根據(jù)字線及位線配置的排列，作為結(jié)果來說與執(zhí)行了這樣運算的結(jié)果相同。但是，下面，為了說明簡單起見，考慮成通過對從外部提供的地址信號Ao～Ai及從外部提供的寫入數(shù)據(jù)Din執(zhí)行這樣的邏輯運算，進行存儲單元的選擇和數(shù)據(jù)的輸入等。
如上所述，在向存儲單元的數(shù)據(jù)寫入中，從外部提供的地址信號與在存儲單元上實際選擇的地址之間進行具有一定對應關(guān)系的改組運算是等價的。進而，在數(shù)據(jù)寫入中，與把進行了一定邏輯運算的結(jié)果寫入也是等價的。因而，為了對存儲單元陣列寫入圖32所示校驗結(jié)構(gòu)狀的數(shù)據(jù)，在從外部提供地址信號及寫入數(shù)據(jù)的情況下，必須考慮在內(nèi)部進行邏輯運算/φ及/η，預先進行這些運算的逆運算，即對地址信號為運算φ，對寫入數(shù)據(jù)為運算η，在DRAM 2000內(nèi)部通過對地址信號進行運算/φ，對寫入數(shù)據(jù)進行運算/η，把所需數(shù)據(jù)寫入所需存儲單元。
即，必須根據(jù)DRAM的構(gòu)成分別作成固有的數(shù)據(jù)寫入用的軟件。
過去，在老化試驗等中，把試驗裝置連接到作為對象的半導體存儲器上，以存儲單元為單位，進行數(shù)據(jù)的讀出/寫入處理。
這時，試驗裝置備有失效二進制數(shù)圖，把各存儲單元的失效/通過等試驗結(jié)果記錄到上述失效二進制數(shù)圖上的對應二進制數(shù)內(nèi)。
上述試驗裝置使所供給的地址值裝于對應于成為試驗對象的半導體存儲器的地址映象(mapping)進行地址加擾的軟件上。借助于上述那樣的軟件功能，上述存儲單元的試驗結(jié)果在上述失效二進制數(shù)圖上沒有記錄到對應于基于該半導體存儲器地址譯碼邏輯的地址值的二進制數(shù)上，而是記錄到位于物理對應位置上的二進制數(shù)上。借此，通過對上述失效二進制數(shù)圖進行分析，可以確定存儲單元陣列上不合格二進制數(shù)的物理位置。例如可以弄清存儲單元互相之間干擾等性能不良的原因。
但是，在試驗裝置那一邊，在進行軟件加擾處理的現(xiàn)有技術(shù)中，在確定和分析不合格二進制數(shù)的位置方面，有下述的問題。
第1，必須作成分別對應于存儲陣列的每一個地址映象的軟件。即，如果成為試驗對象的半導體存儲器的功能和構(gòu)成不同，則各存儲單元的物理配置順序和譯碼器邏輯中規(guī)定的地址映象也不同。為此，必須作成備有對應于半導體存儲器所固有每一個地址映象的半導體存儲器的地址加擾邏輯的軟件。
第2，根據(jù)試驗裝置的處理能力，以軟件方式所能實現(xiàn)的地址加擾處理是有限度的。例如，在試驗分層的地址映象結(jié)構(gòu)等復雜的地址配置的半導體存儲器的情況下，用于進行地址加擾處理的軟件變得復雜。為此，產(chǎn)生了由于試驗裝置的規(guī)格之故處理能力變得不足，不能進行半導體存儲器的性能鑒定試驗的情況。
第3，在老化試驗等中，如前所述，為了使存儲單元間漏泄電流所引起的初始不良情況明顯化，對行列狀配置的存儲單元，將數(shù)據(jù)以所謂校驗結(jié)構(gòu)狀寫入。即，以二維方式把“H”電平及“L”電平交互地寫入物理上相鄰的存儲單元內(nèi)。由此，可在物理上相鄰的存儲單元之間施加電壓應力。
但是，在把這樣的校驗結(jié)構(gòu)寫入存儲單元的情況下，考慮到上述那樣的地址加擾處理，必須對各半導體存儲器分別開發(fā)用于把這樣的數(shù)據(jù)寫入的軟件。
進而，除了必須進行上述那樣的地址加擾處理從而產(chǎn)生試驗裝置那一邊的軟件問題之外，還存在著下面這樣的問題。
即，在現(xiàn)有的老化試驗中，對模塑封裝等最終組裝工序完了以后的半導體存儲器進行老化試驗。但是，因為在這樣的老化試驗中，由于發(fā)現(xiàn)初始不良狀態(tài)的半導體存儲器最終不作為成品裝運，所以，對這樣的芯片進行組裝的制作成本成為無效的浪費。
因而，如果能夠例如在晶片狀態(tài)下進行老化試驗，在組裝工序以前使不合格的芯片變得明顯而將其排除，就能夠降低制作成本。
但是，為了在晶片狀態(tài)下進行老化試驗等，通常必須對每一個芯片提供地址信號、控制信號和寫入數(shù)據(jù)等，必須使相當個數(shù)的探針在與每一個芯片接觸的狀態(tài)下進行試驗。
可是，在晶片的整個面上使這樣的探針與各芯片接觸，不僅在機械上是困難的，而且進行這種并列試驗處理的試驗裝置負擔也過重。
本發(fā)明就是為了解決上面那樣的問題而提出的，其目的在于，提供一種在不考慮存儲單元陣列的結(jié)構(gòu)的情況下，通過進行老化試驗可以謀求縮短試驗時間的半導體存儲器。
本發(fā)明的另一目的在于，提供一種在不考慮存儲單元陣列的結(jié)構(gòu)的情況下，能夠?qū)Υ鎯卧嚵袑懭胄ｒ灲Y(jié)構(gòu)數(shù)據(jù)的半導體存儲器。
本發(fā)明的再一個目的在于，提供一種在老化試驗時能夠削減從外部對各半導體存儲器供給的信號數(shù)，在晶片狀態(tài)下也能夠削減每一個芯片所需探針個數(shù)的半導體存儲器，即能夠在晶片狀態(tài)下進行老化試驗的半導體存儲器。
本發(fā)明的又一個目的在于，提供一種在晶片狀態(tài)下的老化試驗中能夠?qū)Υ鎯卧嚵袑懭胄ｒ灲Y(jié)構(gòu)數(shù)據(jù)的半導體存儲器。
本發(fā)明第1方面所述的半導體存儲器備有多個位線對；多個與位線對交叉的字線；包括對應于位線對與字線的交點以行列狀配置，各自保存某一個二進制數(shù)據(jù)的多個存儲單元的存儲單元陣列；根據(jù)來自外部的指令，把第1工作方式信號激活的工作方式設定裝置；根據(jù)第1工作方式信號的激活，循環(huán)地輸出依次選擇存儲單元的內(nèi)部地址使其對應于物理地址的內(nèi)部地址發(fā)生裝置；根據(jù)內(nèi)部地址信號選擇對應的存儲單元，進行數(shù)據(jù)寫入的存儲單元選擇裝置；對根據(jù)多個位線對、多個字線和多個存儲單元的排列通過內(nèi)部地址信號依次選擇的存儲單元，把內(nèi)部寫入數(shù)據(jù)輸出到存儲單元選擇裝置上以便把二進制數(shù)據(jù)以校驗結(jié)構(gòu)狀寫入的內(nèi)部數(shù)據(jù)發(fā)生裝置。
本發(fā)明第2方面所述的半導體存儲器是在本發(fā)明第1方面所述的半導體存儲器的構(gòu)成中，內(nèi)部地址發(fā)生裝置包括根據(jù)第1工作方式信號的激活輸出依次選擇存儲單元陣列的行的內(nèi)部行地址信號使其對應于物理地址的內(nèi)部行地址發(fā)生裝置；對內(nèi)部行地址發(fā)生裝置進行的行選擇的每一次循環(huán)輸出對依次選擇的內(nèi)部列地址進行更新的內(nèi)部列地址信號的內(nèi)部列地址發(fā)生裝置，存儲單元選擇裝置包括根據(jù)內(nèi)部行地址信號選擇對應的字線的行選擇裝置；根據(jù)內(nèi)部列地址信號選擇對應的位線對并進行數(shù)據(jù)寫入的列選擇裝置。
本發(fā)明第3方面所述的半導體存儲器除了本發(fā)明第2方面所述的半導體存儲器的構(gòu)成之外，還備有根據(jù)所選擇的存儲單元的存儲信息對對應位線對的電位進行互補驅(qū)動的多個讀出放大器，內(nèi)部行地址發(fā)生裝置包括內(nèi)部時鐘發(fā)生裝置；根據(jù)內(nèi)部時鐘發(fā)生裝置的輸出循環(huán)地輸出內(nèi)部行地址信號的行地址行數(shù)裝置，工作方式設定裝置根據(jù)來自外部的指令使第1工作方式信號及第2工作方式信號中的某一個信號激活，根據(jù)第1工作方式信號的激活，對由行選擇裝置及列選擇裝置所選擇的存儲單元寫入內(nèi)部數(shù)據(jù)發(fā)生電路的輸出，根據(jù)第2工作方式信號的激活，使列選擇裝置去激活，行選擇裝置根據(jù)內(nèi)部地址信號選擇對應的字線，而且，讀出放大裝置向連接到所選擇字線上的多個存儲單元進行存儲信息的再寫入。
本發(fā)明第4方面所述的半導體存儲器是在本發(fā)明第3方面所述的半導體存儲器的構(gòu)成中，內(nèi)部時鐘發(fā)生裝置還包括使第1工作方式信號激活時輸出的內(nèi)部時鐘信號的周期短于在第2工作方式信號激活時輸出的內(nèi)部時鐘信號的周期的分頻裝置。
本發(fā)明第5方面所述的半導體存儲器除了本發(fā)明第1方面所述的半導體存儲器的構(gòu)成之外，進而備有把來自外部的指令作為電壓信號接收的試驗端子；把提供到試驗端子上的電位作為電源電壓供給半導體存儲器的電源電位供給裝置，工作方式設定裝置根據(jù)提供到試驗端子上的電位使第1工作方式信號激活。
本發(fā)明第6方面所述的半導體存儲器是一種從所形成的半導體襯底上作為芯片分離出來的半導體存儲器，備有存在于芯片表面最外周部上的分離加工時的加工裕量區(qū)域；配置在加工裕量區(qū)域周圍芯片表面的內(nèi)部區(qū)域上的從外部供給電源電位的電源端子；從電源端子延伸到加工裕量區(qū)域上的布線。
本發(fā)明第7方面所述的半導體存儲器是從所形成的半導體襯底上分離作為芯片下來的，備有存在于芯片表面最外周部上的、分離加工時的加工裕量區(qū)域；配置到加工裕量區(qū)域周圍芯片表面的內(nèi)部區(qū)域上從外部供給電源電位的多個電源端子；從各電源端子一直延伸到加工裕量區(qū)域上的布線。
本發(fā)明第8方面所述的半導體存儲器是在本發(fā)明第7方面所述的半導體存儲器的構(gòu)成中，布線為多晶硅布線的半導體存儲器。
本發(fā)明第9方面所述的半導體存儲器是從所形成的半導體襯底上作為芯片分離下來的，除了本發(fā)明第5方面所述的半導體存儲器的構(gòu)成之外，進而備有存在于芯片表面最外周部上的分離加工時的加工裕量區(qū)域；配置在加工裕量區(qū)域周圍的芯片表面的內(nèi)部區(qū)域的、從外部供給電源電位的多個電源端子；從各個電源端子延伸到加工裕量區(qū)域上的布線；多個電源端子包括試驗端子。
本發(fā)明第10方面所述的半導體存儲器是在本發(fā)明第9方面所述的半導體存儲器的構(gòu)成中，布線為多晶硅布線的半導體存儲器。


圖1為示出本發(fā)明實施例1的半導體存儲器1000的構(gòu)成的概略方框圖；圖2為示出圖1所示計數(shù)器電路130的構(gòu)成的概略方框圖；圖3為示出圖2所示2位計數(shù)器的構(gòu)成的電路圖；圖4為示出圖1所示環(huán)形振蕩器128的構(gòu)成之一例的概略方框圖；圖5為示出圖1所示環(huán)形振蕩器128的構(gòu)成之另一例的概略方框圖；圖6為示出相當于地址加擾處理的邏輯電路的電路圖；圖7為用于說明圖6所示邏輯電路的工作的圖；圖8為示出對應于地址加擾處理的逆運算處理的邏輯電路的電路圖；圖9為用于說明圖8所示邏輯電路的工作的圖；圖10為示出對應于數(shù)據(jù)加擾處理的邏輯電路的電路圖；圖11為用于說明圖10所示邏輯電路的工作的圖；圖12為示出對應于數(shù)據(jù)加擾處理的逆運算處理的邏輯電路的構(gòu)成的電路圖；圖13為用于說明圖12所示邏輯電路的工作的圖；圖14為示出寫入存儲單元的數(shù)據(jù)Dcell與從外部提供的寫入數(shù)據(jù)Din之關(guān)系的第1對應圖15為示出數(shù)據(jù)Dcell與數(shù)據(jù)Din之對應關(guān)系的第2對應圖；圖16為示出輸入控制電路172、數(shù)據(jù)輸出電路174、數(shù)據(jù)加擾電路176和切換開關(guān)178的構(gòu)成的概略方框圖；圖17為示出圖16所示2位計數(shù)器的構(gòu)成的概略方框圖；圖18為用于說明圖17所示2位計數(shù)器的工作的時間圖；圖19為用于說明在老化方式下半導體存儲器1000的工作的時間圖；圖20為示出圖1所示試驗方式設定電路120之一例的電路圖；圖21為示出本發(fā)明實施例2的試驗方式設定電路121的構(gòu)成的電路圖；圖22為示出對于實施例2的半導體存儲器的探針卡的構(gòu)成的平面圖；圖23為圖22所示探針卡的側(cè)視圖；圖24為示出在把本發(fā)明的實施例3的半導體存儲器配置于晶片上的情況下的平面圖；圖25為圖24的局部放大圖；圖26為示出圖24所示的半導體芯片分離后的構(gòu)成的平面圖；圖27為沿圖26中AA’線的剖面圖；圖28為示出現(xiàn)有的半導體存儲器2000中數(shù)據(jù)輸入電路的構(gòu)成的概略方框圖；圖29為示出現(xiàn)有的半導體存儲器中地址加擾之一例的概念圖；圖30為示出過去的半導體存儲器中存儲單元剖面結(jié)構(gòu)的剖面圖；圖31為圖30所示剖面圖的等效電路；圖32為示出老化試驗時寫入 存儲單元中的校驗結(jié)構(gòu)的圖；圖33為示出存儲單元、字線和位線對的配置的概略方框圖；圖34為用于說明數(shù)據(jù)加擾的概念圖；圖35為用于示出在將數(shù)據(jù)寫入存儲單元的工作時的加擾處理的概念圖。
〔實施例1〕圖1為示出本發(fā)明實施例1的半導體存儲器1000的構(gòu)成的概略方框圖。
參照圖1，半導體存儲器1000包括接收外部控制信號EXT./WE、EXT/RAS和EXT/CAS以產(chǎn)生各種內(nèi)部控制信號的控制電路118；存儲單元以行列狀排列的存儲單元陣列100；在控制電路118的控制下，產(chǎn)生內(nèi)部行地址信號的內(nèi)部行地址發(fā)生電路122，該內(nèi)部行地址信號在更新工作時或老化試驗工作時指定所選擇的行；接收內(nèi)部行地址發(fā)生電路122的輸出，進行運算φ并輸出的運算電路124；地址切換電路126，該電路在控制電路118的控制下，接收通過地址信號輸入端子110提供的外部地址信號Ao～Ai、內(nèi)部行地址發(fā)生電路122的輸出以及運算電路124的輸出，分別對通常工作時提供給地址信號輸入端子110上的地址信號、在用信號SBT指定老化試驗方式的情況下來自運算電路124的輸出以及在從控制電路118輸出的自更新方式指定信號SRF處于激活的期間內(nèi)從內(nèi)部行地址發(fā)生電路122輸出的信號進行切換，從而提供給行譯碼器102。
半導體存儲器1000還包括在指定老化方式的情況或者在指定自更新方式的情況下，輸出給定頻率的內(nèi)部時鐘int.CLK的環(huán)形振蕩器128；接收內(nèi)部時鐘int.CLK，對給定個數(shù)的周期進行計數(shù)的計數(shù)器130；接收計數(shù)器130的輸出及來自外部的行地址選通信號EXT.RAS，在通常工作中輸出響應于信號EXT./RAS的內(nèi)部行地址選通信號int./RAS，在指定老化試驗方式或自更新方式的情況下輸出響應于來自計數(shù)器130的輸出的信號int./RAS的內(nèi)部RAS發(fā)生電路132；接收從外部提供的EXT.CAS及來自計數(shù)器130的輸出，在通常工作時輸出響應于信號EXT./CAS的內(nèi)部列地址選通信號int./CAS，在指定老化方式的情況下輸出響應于來自計數(shù)器130的輸出的信號int./CAS的內(nèi)部CAS發(fā)生電路134；接收來自外部的寫允許信號EXT./WE，輸出使寫工作激活的內(nèi)部寫允許信號int./WE的內(nèi)部/WE發(fā)生電路136；在控制電路118的控制下激活，對從地址切換電路126提供的行地址信號進行譯碼，選擇存儲單元陣列100的行的行譯碼器102。
在這里，信號EXT./WE為指定數(shù)據(jù)寫入的寫允許信號，信號/RAS為啟動半導體存儲器1000的內(nèi)部工作并決定內(nèi)部工作激活時間的行地址選通信號。
當該信號EXT./RAS激活時，與選擇行譯碼器102等的存儲單元陣列100的行的工作有關(guān)連的電路呈激活狀態(tài)。信號EXT./CAS為列地址選通信號，使選擇存儲單元陣列100中的列的電路呈激活狀態(tài)。
半導體存儲器1000還包括在控制電路118的控制下激活，對來自地址切換電路126的列地址信號進行譯碼從而產(chǎn)生選擇存儲單元陣列100的列的列選擇信號的列譯碼器104；在控制電路118的控制下，接收在數(shù)據(jù)寫入時向數(shù)據(jù)輸入端子160提供的外部寫入數(shù)據(jù)EXT.DQ而輸出的輸入控制電路172。使輸入控制電路172在信號SBT為激活狀態(tài)下并指定老化方式的期間內(nèi)處于去激活狀態(tài)。
半導體存儲器1000還包括在指定老化方式時輸出外部寫入數(shù)據(jù)的數(shù)據(jù)輸出電路174；對數(shù)據(jù)輸出電路的數(shù)據(jù)進行給定邏輯運算的數(shù)據(jù)加擾器176；接收來自輸入控制電路172及數(shù)據(jù)加擾器176的輸出，分別對在老化方式下來自數(shù)據(jù)加擾器176的輸出和在通常工作下來自輸入控制電路172的輸出進行切換而輸出的切換開關(guān)178；接收切換開關(guān)178的輸出，進行緩沖處理而輸出的數(shù)據(jù)輸入緩沖器162；接收數(shù)據(jù)輸入緩沖器162的輸出，根據(jù)信號int./WE而激活，對存儲單元陣列100輸出內(nèi)部寫入數(shù)據(jù)的寫驅(qū)動器164。
再者，從外部把外部電源電壓ext.Vcc及地電位GND提供給半導體存儲器1000。
還有，如圖35已說明的那樣，對存儲單元陣列100來說，所提供的地址信號與進行了邏輯運算/φ的信號是等價的；對寫入數(shù)據(jù)來說，與進行了邏輯運算/η的信號等價。
因而，在指定老化試驗方式時，在運算電路124中對從內(nèi)部行地址發(fā)生電路122輸出的內(nèi)部行地址信號根據(jù)進行了邏輯運算φ的數(shù)據(jù)進行存儲單元的選擇的情況下，決定在存儲單元陣列100內(nèi)選擇把內(nèi)部行地址發(fā)生電路中產(chǎn)生的地址作為物理地址的存儲單元。
另一方面，因為在數(shù)據(jù)加擾器176中根據(jù)寫入的數(shù)據(jù)結(jié)構(gòu)，對數(shù)據(jù)輸出電路174的輸出進行邏輯運算，所以能夠在對存儲單元陣列100進行數(shù)據(jù)寫入時，在進行了邏輯運算/η后把所需數(shù)據(jù)結(jié)構(gòu)(例如，校驗結(jié)構(gòu))對應于存儲單元陣列的物理地址而寫入。
圖2為示出圖1所示環(huán)形振蕩器128和計數(shù)器130的構(gòu)成的概略方框圖。
如后面將說明那樣地，環(huán)形振蕩器128根據(jù)信號SBT或信號SRF的激活而激活，并輸出給定的內(nèi)部時鐘信號int.CLK。
計數(shù)器130包括互相串聯(lián)連接的、接收來自環(huán)形振蕩器128的輸出依次輸出行地址信號的2位計數(shù)器1300.1～1300.n+1。1300.1通過根據(jù)信號SBT或信號SRF的激活而成為導通狀態(tài)的晶體管2000接收來自環(huán)形振蕩電路128的輸出，把信號RA0提供給內(nèi)部RAS發(fā)生電路132。在2位計數(shù)器1300.1上連接的2位計數(shù)器1300.2，把信號RA1提供給內(nèi)部RAS發(fā)生電路132。下面與此同樣，2位計數(shù)器1300.n輸出信號RAn。
2位計數(shù)器1300.n+1輸出進位信號RAP。計數(shù)器130還包括一個接收進位信號RAP并在信號SBT激活時把進位信號RAP再輸出給下一級2位計數(shù)器1302.0的切換開關(guān)202。
計數(shù)器電路130還包括互相串聯(lián)連接的2位計數(shù)器1302.2～1302.m+1。從2位計數(shù)器1302.0和連接于其上的2位計數(shù)器1302.2分別輸出列地址信號CA0和CA1。下面與此同樣，從2位計數(shù)器1300.m輸出列地址信號CAm。
2位計數(shù)器1300.m+1還輸出進位信號CAP。
因而，在未指定自老化試驗方式的情況下，根據(jù)來自環(huán)形振蕩器128的輸出，由計數(shù)器電路130依次對行地址RA0～RAn進行計數(shù)，并將其輸出。
另一方面，在指定了老化方式的情況下，對行地址依次進行計數(shù)，在選擇了全部字線后使列地址增加1。
通過這樣的構(gòu)成，可在老化方式下依次選擇全部存儲單元。這時，在行選擇的一次循環(huán)期間內(nèi)，使列地址固定。
圖3為示出圖2所示2位計數(shù)器1300.0～1300.n+1或1302.0～1302.m+1的構(gòu)成的電路圖。
2位計數(shù)器把信號Qn-1作為輸入來接收，信號Qn-1每改變2個周期，使輸出信號Qn的電平翻轉(zhuǎn)?；旧习褍蓚€鎖存器電路302和300串聯(lián)連接起來，通過根據(jù)輸入信號Qn-1依次翻轉(zhuǎn)第1級鎖存器電路302和第2級鎖存器電路300，輸出對應的輸出信號Qn。
因為這樣的2位計數(shù)器的構(gòu)成是眾所周知的，所以省略有關(guān)其構(gòu)成和工作的說明。
圖4為示出圖2所示環(huán)形振蕩器的構(gòu)成的一例的電路圖。
環(huán)形振蕩器128包括把信號SBT及信號SRF的“或”作為一個輸入而接收的NAND電路1282；接收NAND電路1282的輸出并互相串聯(lián)連接起來的倒相器1284～1290。1290的輸出相當于內(nèi)部時鐘信號int.CLK。另一方面，倒相器1290的輸出與NAND電路1282的另一輸入節(jié)點連接起來。
因而，在圖4所示那樣的構(gòu)成中，根據(jù)信號SBT的激活來輸出內(nèi)部時鐘信號int.CLK。
再者，為了使內(nèi)部時鐘信號int.CLK的周期為給定值，可以增減倒相器的級數(shù)。
圖5為示出圖2所示環(huán)形振蕩器128之另一構(gòu)成例的概略方框圖。
與圖4所示環(huán)形振蕩器之構(gòu)成的不同點在于包括接收倒相器電路1290的輸出，進行分頻的分頻器1292；接收倒相器1290的輸出及分頻器1292的輸出，對信號SBT為激活狀態(tài)并指定老化方式的情況下輸出分頻器1292的輸出，在信號為SRF激活狀態(tài)并指定自更新方式的情況下直接輸出倒相器1290的輸出的切換電路1294。
因而，在圖5所示那樣的環(huán)形振蕩器的構(gòu)成中，結(jié)果在老化方式試驗期間內(nèi)的情況下，內(nèi)部地址以更高的速度變化。
即，在老化試驗期間內(nèi)，根據(jù)高速變化的地址信號來選擇存儲單元陣列100中的存儲單元，把從數(shù)據(jù)輸出電路174輸出的數(shù)據(jù)寫入對應的存儲單元內(nèi)。另一方面，在自更新方式下，根據(jù)從倒相器1290輸出的振蕩頻率依次選擇存儲單元陣列100的各行，執(zhí)行對存儲單元陣列100的更新工作。
圖6為示出在行譯碼器102中進行根據(jù)從外部提供的地址信號產(chǎn)生實際選擇存儲單元陣列的地址信號的運算/φ的邏輯運算電路之構(gòu)成的電路圖。圖6中，只示出有關(guān)產(chǎn)生地址改組的低位3位。即，把接收從所提供的地址信號中的低位起第2位的信號A1R及從低位起第3位的信號A2R的異或電路142的輸出作為進行存儲單元選擇的地址RA1而輸出。結(jié)果把接收信號RA1及從外部提供的地址信號A0R的異或電路140的輸出作為信號RA0而輸出。
圖7為示出這樣的低位3位地址信號改組情況的對應圖。
如圖7所示，借助于運算/φ，把數(shù)據(jù)0、1、2、3、4、5、6、7分別置換成0、1、3、2、7、6、4、5。
圖8為示出進行圖6所示邏輯運算/φ的逆運算，即φ的電路的電路圖。把接收輸入信號最低位二進制數(shù)的信號RA0及從低位起第2位的信號RA1的異或電路310的輸出作為信號A0R而輸出。另一方面，把接收信號RA2及信號RA1的異或電路3 12的輸出作為信號A1R而輸出。
圖9為示出圖8所示邏輯運算φ的輸入與輸出對應關(guān)系的對應圖。
借助于邏輯運算φ，把輸入數(shù)據(jù)0、1、2、3、4、5、6、7分別置換成0、1、3、2、6、7、5、4。
結(jié)果圖1所示的運算電路124執(zhí)行該圖9所示那樣的邏輯運算φ而輸出。再者，因為在邏輯運算/φ中進行置換的只是地址信號的低位3位，所以，在圖9中，也只示出有關(guān)對其逆運算的低位3位。
如圖1所示，在自老化(self burn-in)試驗方式中，因為是從地址切換電路126對行譯碼器102提供來自運算電路124的輸出，所以，對存儲單元的選擇來說，結(jié)果是等價地進行運算/φ。因而，如果從內(nèi)部行地址發(fā)生電路122來看，結(jié)果是輸出的地址信號在運算電路124中進行了邏輯運算φ以后，在實際的存儲單元的選擇工作中進行邏輯運算φ的逆運算，即，/φ，從而進行存儲單元的選擇。因而，結(jié)果是從內(nèi)部行地址發(fā)生電路122輸出的地址與在存儲單元陣列100中選擇的存儲單元的物理地址一致。
圖10示出對存儲單元陣列寫入數(shù)據(jù)時，對應于邏輯運算/η的邏輯電路的構(gòu)成，該邏輯運算/η與對從外部有效地提供的寫入數(shù)據(jù)Din進行的數(shù)據(jù)加擾處理相對應。即，對于寫入數(shù)據(jù)Din進行與地址信號AOR的異或運算的結(jié)果，成為對存儲單元寫入的數(shù)據(jù)Dcell。
圖11為說明圖10所示/η邏輯運算電路的工作的圖。即，在行地址最低位二進制數(shù)AOR為0的情況下，從外部提供的寫入數(shù)據(jù)Din與存儲單元中寫入的數(shù)據(jù)Dcell一致。另一方面，在行地址信號最低位二進制數(shù)AOR為1的情況下，對于從外部提供的寫入數(shù)據(jù)Din來說，成為把存儲單元中寫入的數(shù)據(jù)Dcell翻轉(zhuǎn)了的數(shù)據(jù)。
圖11為示出進行圖10所示邏輯運算/η的翻轉(zhuǎn)邏輯運算η的電路的圖。
即，行地址信號最低位二進制數(shù)的信號AOR與向存儲單元的寫入數(shù)據(jù)Dcell的異或運算結(jié)果，對應于從外部提供的寫入數(shù)據(jù)Din。
圖13為說明圖12所示邏輯運算電路η的工作的圖。在信號AOR為1的情況下，因為信號Dcell翻轉(zhuǎn)后的信號為信號Din，所以通過與圖11對比可知，圖12的電路工作成為邏輯運算/η的翻轉(zhuǎn)邏輯運算。
圖14為示出在把圖32所示那樣的校驗結(jié)構(gòu)寫入存儲單元的情況下，應該從外部提供的寫入數(shù)據(jù)的圖。即，圖14中示出了有關(guān)對第奇數(shù)字線上連接的存儲單元寫入“L”電平的數(shù)據(jù)Dcell，對第偶數(shù)字線上連接的存儲單元寫入“H”電平的數(shù)據(jù)Dcell的情況。如圖12中說明了的那樣，對信號Dcell進行邏輯運算η的結(jié)果，成為作為外部數(shù)據(jù)應該寫入的數(shù)據(jù)Din。參照圖13可知，如果對Dcell進行這樣的邏輯運算，則作為寫入數(shù)據(jù)Din對全部字線上連接的存儲單元固定為“L”電平即可。
與圖14的情況相反，圖15為示出有關(guān)對第偶數(shù)字線上連接的存儲單元寫入“H”電平的數(shù)據(jù)Dcell，對第奇數(shù)字線上連接的存儲單元寫入“L”電平的數(shù)據(jù)Dcell的情況下的數(shù)據(jù)Dcell與數(shù)據(jù)Din之對應關(guān)系的圖。
與圖14相同，如果對數(shù)據(jù)Dcell進行邏輯運算η，則作為寫入數(shù)據(jù)Din固定為“H”電平即可。
即，為了對存儲單元寫入圖32所示那樣的校驗結(jié)構(gòu)，如果對每一列使寫入數(shù)據(jù)交替地固定為“H”電平或固定為“L”電平即可。
再者，上面所說明那樣的邏輯運算φ或η，根據(jù)存儲單元陣列中的存儲單元、字線及位線對的配置方法而改變。
因而，在把圖32所示那樣的校驗結(jié)構(gòu)寫入存儲單元的情況下，作為寫入數(shù)據(jù)提供的數(shù)據(jù)電平必須根據(jù)各半導體存儲器的構(gòu)成而改變。
圖16為示出圖1所示輸入控制電路172、數(shù)據(jù)輸出電路174、數(shù)據(jù)加擾器176和切換電路178的構(gòu)成的概略方框圖。
輸入控制電路172包括NAND電路1724，在其一個輸入端上接收從外部提供的寫入數(shù)據(jù)Din，借助于倒相器1722把信號SBT翻轉(zhuǎn)后的信號作為其另一個輸入而接收；把NAND電路1724的輸出翻轉(zhuǎn)后輸出的倒相器1726。
因而，在信號SBT為去激活的期間內(nèi)，NAND門1724呈關(guān)閉狀態(tài)。
另一方面，數(shù)據(jù)輸出電路174包括2位計數(shù)器1742，該計數(shù)器1742接收從計數(shù)器電路130輸出的行地址信號最高位二進制數(shù)RAn。
數(shù)據(jù)加擾電路176包括接收2位計數(shù)器1742的輸出信號ZAQO及行地址信號最低位二進制數(shù)AOR的異或電路1762。切換開關(guān)178包括根據(jù)信號SBT的激活(向“H”改變)使寫驅(qū)動器電路182與倒相器電路1726的連接呈切斷狀態(tài)的P溝道MOS晶體管1782；根據(jù)信號SBT的激活使數(shù)據(jù)加擾器176的輸出與寫驅(qū)動器電路182呈導通狀態(tài)的n溝道MOS晶體管1784。
因而，在信號SBT為去激活期間內(nèi)，把從外部提供的寫入數(shù)據(jù)Din提供給寫驅(qū)動器電路182。與此相反，在信號SBT為激活期間內(nèi)，把來自數(shù)據(jù)輸出電路174的數(shù)據(jù)提供給寫驅(qū)動器電路182。
圖17為示出圖16所示2位計數(shù)器1742的構(gòu)成的概略方框圖。
圖17所示的2位計數(shù)器基本上也是把第1級鎖存器電路1744和第2級鎖存器電路1746串聯(lián)連接起來的結(jié)構(gòu)。該2位計數(shù)器電路的構(gòu)成中除了對信號RAn的變化進行計數(shù)的構(gòu)成及激活信號SBT(其翻轉(zhuǎn)信號，即信號/SBT變成“L”電平)的構(gòu)成以外是眾所周知的構(gòu)成，所以省略有關(guān)其構(gòu)成和工作的說明。
把從第1鎖存器電路1744輸出的信號ZAQ0，從數(shù)據(jù)輸出電路174對數(shù)據(jù)加擾器176輸出。
圖18為說明圖17所示2位計數(shù)器的工作的時間圖。
在瞬間t1，根據(jù)信號/SBT變成“L”電平(對應于信號SBT激活。即，對應于進入老化方式)。鎖存器電路1744及鎖存器電路1746激活，鎖存器電路1744的輸出信號AQ0及信號ZAQ0分別翻轉(zhuǎn)其狀態(tài)。即，信號AQ0從“L”電平向“H”電平改變，信號ZAQ0從“H”電平向“L”電平改變。
另一方面，借助于進入老化方式，從計數(shù)器130使行地址信號RA0～RAn依次激活并輸出。在圖2所示計數(shù)器電路中，在全部行選擇終了后，根據(jù)進位信號RAP變成激活(“H”電平)，在瞬間t2，信號Q0的電平翻轉(zhuǎn)。進而，從瞬間t2起經(jīng)過給定時間后，根據(jù)信號RAP再次變成去激活狀態(tài)(“L”電平)，信號AQ0及ZAQ0的電平翻轉(zhuǎn)。因而，結(jié)果信號ZAQ0的電平在老化試驗方式下對全部行的選擇工作的每一次循環(huán)被翻轉(zhuǎn)。
因為在對全部行的選擇工作的一次循環(huán)期間內(nèi)列地址是固定的，所以，例如借助于在瞬間t1～瞬間t2的期間內(nèi)從數(shù)據(jù)輸出電路輸出“L”電平的數(shù)據(jù)，結(jié)果如圖14所示那樣，在存儲單元中寫入的Dcell交替地重復“L”電平和“H”電平。
在行選擇工作進行了一次循環(huán)以后，再次開始從最初行的選擇工作時，如圖2所說明的那樣，把列地址增加1。另一方面，如圖18所說明的那樣，寫入信號Din在其電平翻轉(zhuǎn)以后成為“H”電平。
因而，如圖15所說明的那樣，把寫入最初第1列的數(shù)據(jù)翻轉(zhuǎn)以后的數(shù)據(jù)依次寫入第2列存儲單元。
如上所述，把圖32所示那樣的校驗結(jié)構(gòu)寫入存儲單元成為可能。
圖19為說明在老化方式下半導體存儲器1000的工作的時間圖。
在瞬間t1，根據(jù)老化方式指定信號SBT變成激活狀態(tài)(“H”電平)，如圖18所說明的那樣，數(shù)據(jù)輸出電路174的輸出電平在瞬間t2變成“L”電平。另一方面，環(huán)形振蕩器128開始振蕩工作，計數(shù)器130接收內(nèi)部時鐘信號int.CLK進行計數(shù)工作。首先，根據(jù)來自計數(shù)器電路130的輸出，從內(nèi)部行地址發(fā)生電路122輸出選擇第0行的行地址信號。另一方面，從計數(shù)器130輸出的列地址信號，成為對應于第0列的信號。
如上所述，一直到對全部行的選擇工作進行了一次循環(huán)，列地址保證該CA＝0的狀態(tài)。
另一方面，在給定的時間期間，例如1μs內(nèi)，從內(nèi)部行地址發(fā)生電路122輸出變化的內(nèi)部/RAS信號。在瞬間t3，根據(jù)內(nèi)部/RAS信號變成激活狀態(tài)(“L”電平)，對應行的字線WL變成選擇狀態(tài)(“H”電平)。另一方面，根據(jù)在瞬間t2的內(nèi)部/RAS信號的激活，從內(nèi)部CAS發(fā)生電路134輸出的內(nèi)部/CAS信號也變?yōu)榧せ?“L”電平)狀態(tài)。另一方面，選擇列地址CA＝0的列選擇信號CSL也變成激活狀態(tài)(“H”電平)，對連接到對應列上的存儲單元寫入來自數(shù)據(jù)輸出電路174的輸出數(shù)據(jù)。
在瞬間t4，根據(jù)內(nèi)部/RAS變成去激活狀態(tài)(“H”電平)，內(nèi)部/CAS信號變?yōu)槿ゼせ顮顟B(tài)(“H”電平)。另一方面，根據(jù)在該瞬間t4內(nèi)部/RAS信號的上升沿，即根據(jù)從環(huán)形振蕩器128輸出的內(nèi)部時鐘信號int.CLK的上升，從計數(shù)器130輸出的行地址信號增加1。伴隨著內(nèi)部/RAS的去激活，字線WL0變成非選擇狀態(tài)，列選擇信號CSL也變成去激活。
下面與此同樣，根據(jù)內(nèi)部/RAS信號的激活(變成“L”電平)，進行對應字線WL的選擇，激活選擇對應列(在圖19所示范圍內(nèi)，列地址CA＝0)的列選擇信號CSL。
如圖18所說明的那樣，一直到對全部行的選擇工作進行了一次循環(huán)，來自數(shù)據(jù)輸出電路174的輸出數(shù)據(jù)都保持為“L”電平。
在老化試驗方式下，根據(jù)來自外部的指令，對與半導體存儲器1000內(nèi)產(chǎn)生的內(nèi)部地址對應的存儲單元依次寫入從數(shù)據(jù)輸出電路174輸出的數(shù)據(jù)，進行圖32所示那樣校驗結(jié)構(gòu)的寫入。
因而，通過從外部對半導體存儲器1000只提供外部電源電位ext.Vcc、地電位GND和試驗方式信號TS這三者，就能夠進行老化試驗工作。
圖20為示出圖1所示試驗方式設定電路120中一部分構(gòu)成的電路圖。
如圖20所示，從試驗方式信號輸入端子開始，設置幾個互相串聯(lián)連接并分別連接成二極管的n溝道MOS晶體管。對試驗方式輸入端子滿足下列關(guān)系時，n個串聯(lián)連接的n溝道MOS晶體管的末級1206的源電位變成大于電源電位Vcc。
VTS＞Vcc+nVth在這里，VTS為提供到試驗方式信號輸入端子上的信號電壓。
通過把該串聯(lián)連接的n溝道MOS晶體管中的末級晶體管1206的源電位作為信號SBT使用，還可以做成例如使該試驗信號輸入端子與其它信號輸入端子共用的結(jié)構(gòu)。
如上所說明的那樣，在實施例1的半導體存儲器1000中，通過從外部只提供外部電源電位ext.Vcc、地電位GND和試驗方式指定信號TS，就能夠?qū)Υ鎯卧嚵羞M行寫入校驗結(jié)構(gòu)的老化試驗。
因而，在進行老化試驗時，就不需要在試驗裝置那一邊產(chǎn)生考慮了以軟件方式的加擾處理的地址信號和產(chǎn)生寫入數(shù)據(jù)。
即，能夠高速且容易地進行半導體存儲器1000的老化試驗。
進而，因為利用從外部提供的上述3個信號即可，所以，例如在晶片狀態(tài)下，每一個芯片所需要的探針個數(shù)是3個即可，這樣在晶片狀態(tài)下也能夠進行老化試驗。
實施例2圖21為示出本發(fā)明實施例2中試驗方式設定電路121的構(gòu)成的電路圖。
與實施例1的半導體存儲器1000的構(gòu)成之不同點在于，除了外部電源電位輸入端子以外，還能夠通過試驗方式信號輸入端子把電源電位供給內(nèi)部電路。
試驗方式設定電路121包括連接到試驗方式信號輸入端子與地電位GND之間的高阻元件R1；連接到設置在試驗方式輸入端子與地電位之間的晶體管TD；以及連接到試驗方式信號輸入端子與電源供給線之間的二極管D1。
通過把大于外部電源電位ext.Vcc的電位提供給試驗方式信號輸入端子，使信號SBT變成激活狀態(tài)的“H”電平；通過試驗方式信號輸入端子把比提供到該端子上的電位降低了二極管D1的閾值電壓的內(nèi)部電源電位int.Vcc提供給把電源電位供給半導體存儲器1000的內(nèi)部電路的電源供給線。
其它方面與圖1所示半導體存儲器1000的構(gòu)成相同。
通過上述那樣的構(gòu)成，在進行老化試驗時，可從外部只把給定的電位供給試驗方式信號輸入端子及地電位供給端子這兩個端子。
因而，在老化試驗時可以進一步削減每一個芯片所需探針的個數(shù)。
圖22為在上述那樣的沿著各芯片使用2個探針的情況下，從探針的方向看探針卡時的平面圖；圖23為探針卡的側(cè)視圖。
如圖22所示，探針卡的結(jié)構(gòu)為對應于在晶片上排列的芯片位置，每一個芯片上有供給地電位的探針(圖中黑圓點)和把電源電位供給試驗方式信號輸入端的探針(圖中白圓點)。
為了對現(xiàn)有的半導體存儲器實現(xiàn)同樣的結(jié)構(gòu)，必須具有例如，電源供給用的探針、接地電位供給用的探針、試驗方式信號用的探針、地址信號供給用的探針、用于供給信號ext.RAS等控制信號的探針等，每一個芯片上所需探針的個數(shù)與本實施例的情況相比顯著增多。
通過上述那樣的構(gòu)成，則在晶片狀態(tài)下能夠進行老化試驗，因為能夠并列地對多個芯片進行試驗，所以可以謀求縮短試驗時間和削減試驗成本。
而且，通過在晶片狀態(tài)下進行老化試驗，也能夠削減用于對不合格芯片模塑封裝的成本。
實施例3圖24為示出本發(fā)明實施例3的半導體存儲器在晶片上形成時的構(gòu)成的平面圖。
圖24中，對晶片內(nèi)以二維方式排列的各半導體存儲器芯片，在用切割器對這些芯片進行分離加工時的裕量區(qū)域，即切割部分上設置供給電源電位及地電位的布線。
即，在實施例3的半導體存儲器中，在晶片狀態(tài)下把芯片分離開來以前，在晶片表面上的例如解離面(facet)上備有電源電位供給用的壓焊區(qū)400及地電位供給用的壓焊區(qū)402而構(gòu)成。從電源電位供給壓焊區(qū)通過存在于各芯片之間的切割部分設置把電源電位供給到各芯片上的布線，同樣地，從地電位供給壓焊區(qū)402對各芯片設置用于把地電位供給到切割部分上的布線。
圖25為圖24所示平面圖中，把虛線圓內(nèi)放大后的部分放大圖。
從電源電位供給用的壓焊區(qū)400經(jīng)由切割部分設置對各芯片供給電源電位的電源電位供給布線。
另一方面，從地電位供給用壓焊區(qū)402經(jīng)由切割部分設置用于把地電位供給到各芯片上的地電位供給布線。
通過這樣的構(gòu)成，在晶片狀態(tài)下的老化試驗中，沒有必要對每一個芯片上供給電源電位或地電位。
在把實施例1的半導體存儲器1000如圖24所示配置到晶片上的情況下，為了進行在晶片狀態(tài)下的老化試驗，在探針卡上對于每一個芯片逐個配置一個供給試驗方式指定信號的探針即可。
另一方面，在把實施例2中的半導體存儲器如圖24所示那樣地配置到晶片上的情況下，通過分別只從電源電位供給用壓焊區(qū)400及地電位供給用壓焊區(qū)402提供外部電源電位和地電位，就能夠在晶片狀態(tài)下進行老化試驗。
因而，在該情況下不需要把信號從探針供給到芯片上。
通過上述那樣的構(gòu)成，在晶片狀態(tài)下也能夠很容易地進行每一個芯片的老化試驗，可以謀求縮短試驗時間和削減試驗成本。
圖26為示出在晶片狀態(tài)下，在把如圖25所示那樣地配置的半導體存儲器的芯片用切割器分離加工以后的芯片構(gòu)成的俯視圖。
在芯片周圍存在著芯片分離加工后還殘留著的切割部分(芯片分離加工時的加工裕量區(qū)域)。借助于圖25那樣的構(gòu)成，在芯片分離以后、在半導體存儲器芯片中從電源供給端子至試驗方式指定信號輸入端子412殘留著朝向切割部分的布線，在從地電位供給用的端子410朝向切割部分的表面上也殘留著布線。
圖27為示出沿著圖26所示AA’線的剖面的剖面圖。
圖27中，將試驗方式指定信號輸入端子至電源電壓輸入端子作成用第2層鋁布線形成的結(jié)構(gòu)。在第2層鋁布線的下層上，通過絕緣層存在著第1層鋁布線，這兩者通過在層間絕緣膜上開口的連接孔連接起來。另一方面，在第1層鋁布線的下層上，通過層間絕緣膜還存在著多晶硅布線層PS。該多晶硅布線層PS形成到切割部分的布線。
當然，雖然到這樣的到切割部分的布線也可以由鋁布線形成，但是，通過使用這樣的多晶硅布線，能夠確保在進行老化試驗等時芯片的耐濕性。
因而，在圖27所示半導體芯片按照圖25所示那樣地排列的情況下，到電源供給用的壓焊區(qū)400的布線可以用該多晶硅布線層來形成。
但是，在多晶硅布線部分的電阻層成為問題的情況下，可以例如通過在多個部位配置電源電位供給用的壓焊區(qū)400和地電位供給用的壓焊區(qū)402、以減少從這些壓焊區(qū)到半導體存儲器芯片的實際距離。
本發(fā)明第1和第2方面所述的半導體存儲器中，因為根據(jù)來自外部的指令把二進制數(shù)據(jù)以校驗結(jié)構(gòu)狀寫入存儲單元，所以能夠不從外部考慮存儲單元陣列的構(gòu)成的情況下進行老化試驗。因而，可以謀求縮短試驗時間和削減試驗成本。
本發(fā)明第3方面所述的半導體存儲器中，因為共用進行自更新工作的電路及根據(jù)來自外部的指令把校驗結(jié)構(gòu)寫入存儲單元的電路而構(gòu)成，所以可以謀求削減芯片面積，可以謀求降低制作成本。
本發(fā)明第4方面所述的半導體存儲器中，因為縮短了在本發(fā)明第3方面所述的半導體存儲器的構(gòu)成中內(nèi)部時鐘信號的周期，所以，在老化試驗周期內(nèi)可以更加高速地進行老化試驗。
本發(fā)明第5方面所述的半導體存儲器中，因為其構(gòu)成是從同一試驗端子進行工作方式的設定及向內(nèi)部電路的電源電位的供給，所以，能夠削減老化試驗時每一個芯片所需探針的個數(shù)。
因而，即使在晶片狀態(tài)下也能夠進行老化試驗，也能夠通過并列試驗謀求削減試驗成本，也能謀求削減對不合格芯片的組裝成本。
本發(fā)明第6方面和第7方面所述的半導體存儲器中，能夠借助于配置于芯片分離時加工裕量區(qū)域(切割部分)中的布線對各芯片供給電源電位和地電位，故能夠削減在老化試驗中每一個芯片所需探針的個數(shù)。因而，容易進行芯片狀態(tài)下的試驗。
本發(fā)明第8方面所述的半導體存儲器中，因為一直延伸到加工裕量區(qū)域的布線為多晶硅布線，所以，在設置了這樣布線的情況下耐濕性也不下降。
本發(fā)明第9方面所述的半導體存儲器中，在晶片狀態(tài)下能夠從配置于切割部分上的布線把電源電位等供給到各芯片上，而且，因為是共用電源電位供給端子和試驗方式信號輸入端子的結(jié)構(gòu)，所以，還能夠削減每一個芯片的探針個數(shù)。
本發(fā)明第10方面所述的半導體存儲器中，因為一直延伸到加工裕量區(qū)域的布線為多晶硅布線，所以，在設置了這樣布線的情況下，耐濕性也不下降。
權(quán)利要求
1.一種半導體存儲器，其特征在于備有多個位線對；多個與所述位線對交叉的字線；包括對應于所述位線對與字線的交點以行列狀配置、各自保存某一個二進制數(shù)據(jù)的多個存儲單元的存儲單元陣列；根據(jù)來自外部的指令把第1工作方式信號激活的工作方式設定裝置；根據(jù)所述第1工作方式信號的激活，循環(huán)地輸出依次選擇所述存儲單元的內(nèi)部地址使其對應于物理地址的內(nèi)部地址發(fā)生裝置；根據(jù)所述內(nèi)部地址信號選擇對應的存儲單元并進行數(shù)據(jù)寫入的存儲單元選擇裝置；對根據(jù)所述多個位線對、多個字線和多個存儲單元的配置，通過所述內(nèi)部地址信號依次選擇的存儲單元，把內(nèi)部寫入數(shù)據(jù)輸出到所述存儲單元選擇裝置以便把所述二進制數(shù)據(jù)以校驗結(jié)構(gòu)狀寫入的內(nèi)部數(shù)據(jù)發(fā)生裝置。
2.根據(jù)權(quán)利要求1中所述的半導體存儲器，其特征在于所述內(nèi)部地址發(fā)生裝置包括根據(jù)所述第1工作方式信號的激活，輸出依次選擇所述存儲單元陣列的行的內(nèi)部行地址信號使其對應于物理地址的內(nèi)部行地址發(fā)生裝置；對所述內(nèi)部行地址發(fā)生裝置的行選擇的每一次循環(huán)，輸出對依次選擇的內(nèi)部列地址進行更新的內(nèi)部列地址信號的內(nèi)部列地址發(fā)生裝置，所述存儲單元選擇裝置包括根據(jù)所述內(nèi)部行地址信號選擇對應字線的行選擇裝置；根據(jù)所述內(nèi)部列地址信號選擇對應位線對并進行數(shù)據(jù)寫入的列選擇裝置。
3.根據(jù)權(quán)利要求2中所述的半導體存儲器，其特征在于還備有根據(jù)所選擇存儲單元的存儲信息，對對應的位線對的電位進行互補驅(qū)動的多個讀出放大器；所述內(nèi)部行地址發(fā)生裝置包括內(nèi)部時鐘發(fā)生裝置；根據(jù)所述內(nèi)部時鐘發(fā)生裝置的輸出循環(huán)地輸出內(nèi)部行地址信號的行地址計數(shù)裝置，所述工作方式設定裝置根據(jù)來自外部的指令使所述第1工作方式信號及第2工作方式信號中的某一個信號激活，根據(jù)所述第1工作方式信號的激活，對用所述行選擇裝置及列選擇裝置所選擇的存儲單元寫入所述內(nèi)部數(shù)據(jù)發(fā)生電路的輸出，根據(jù)所述第2工作方式信號的激活，使所述列選擇裝置去激活，所述行選擇裝置根據(jù)所述內(nèi)部地址信號選擇對應的字線，而且，所述讀出放大器向連接到所選擇的所述字線上的多個存儲單元進行存儲信息的再寫入。
4.根據(jù)權(quán)利要求3中所述的半導體存儲器，其特征在于所述內(nèi)部時鐘發(fā)生裝置還包括使在所述第1工作方式信號激活時輸出的內(nèi)部時鐘信號的周期短于在所述第2工作方式信號激活時輸出的內(nèi)部時鐘信號的周期的分頻裝置。
5.根據(jù)權(quán)利要求1中所述的半導體存儲器，其特征在于，還備有把來自所述外部的指令作為電壓信號接收的試驗端子；把提供到所述試驗端子上的電位作為電源電壓供給到所述半導體存儲器上的電源電位供給裝置，所述工作方式設定裝置根據(jù)提供給所述試驗端子的電位，使所述第1工作方式信號激活。
6.一種從所形成的半導體襯底上作為芯片分離下來的半導體存儲器，其特征在于備有存在于所述芯片表面最外周部上的分離加工時的加工裕量區(qū)域；配置在所述加工裕量區(qū)域周圍芯片表面的內(nèi)部區(qū)域上從外部供給電源電位的電源端子；從所述電源端子延伸到所述加工裕量區(qū)域上的布線。
7.根據(jù)權(quán)利要求1中所述的半導體存儲器，其特征在于所述半導體存儲器從所形成的半導體襯底上作為芯片分離下來，還備有存在于所述芯片表面最外周部上的分離加工時的加工裕量區(qū)域；配置到所述加工裕量區(qū)域周圍芯片表面的內(nèi)部區(qū)域上從外部供給電源電位的多個電源端子；從所述各電源端子延伸到所述加工裕量區(qū)域上的布線。
8.根據(jù)權(quán)利要求7中所述的半導體存儲器，其特征在于所述布線為多晶硅布線。
9.根據(jù)權(quán)利要求5中所述的半導體存儲器，其特征在于所述半導體存儲器從所形成的半導體襯底上作為芯片分離下來，還備有存在于所述芯片表面最外周部上的分離加工時的加工裕量區(qū)域；配置到所述加工裕量區(qū)域周圍芯片表面的內(nèi)部區(qū)域上從外部供給電源電位的多個電源端子；從所述各電源端子延伸到所述加工裕量區(qū)域上的布線，所述多個電源端子包括所述試驗端子。
10.根據(jù)權(quán)利要求9中所述的半導體存儲器，其特征在于所述布線為多晶硅布線。
全文摘要
提供與存儲單元陣列的構(gòu)成無關(guān)的、能夠縮短試驗時間并能夠在晶片狀態(tài)下進行老化試驗的半導體存儲器。環(huán)形振蕩器128根據(jù)來自外部的老化試驗指定信號SBT而激活,基于其輸出從內(nèi)部行地址發(fā)生電路122輸出的行地址信號在用運算電路124進行了加擾處理以后提供給行譯碼器102。另一方面,根據(jù)信號SBT的激活對從數(shù)據(jù)輸出電路174輸出的信號用數(shù)據(jù)加擾器176進行加擾處理,把校驗結(jié)構(gòu)的數(shù)據(jù)對應于存儲單元陣列的物理地址提供給存儲單元陣列。
文檔編號H01L21/822GK1184330SQ97115439
公開日1998年6月10日 申請日期1997年7月21日 優(yōu)先權(quán)日1996年12月5日
發(fā)明者山崎恭治, 池田豐 申請人:三菱電機株式會社