專利名稱：讀出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及讀出電路，尤其涉及減少了晶體管的數(shù)量、由此簡(jiǎn)化了電路系統(tǒng)的半直接讀出電路。
參看


1個(gè)位單元大小的DRAM的普通讀出放大器電路。圖1表示普通直接讀出電路。圖2表示改進(jìn)了圖1電路的普通半直接讀出電路。
在圖1的普通直接讀出電路中，位線(B/L)和位非線(/B/L)分別與讀出放大器10和晶體管M1及M2連接。晶體管M1和M2分別與數(shù)據(jù)總線(DB)導(dǎo)線和數(shù)據(jù)總線非(/DB)導(dǎo)線連接。晶體管M1及M2的柵極共同地與列開關(guān)(CD)信號(hào)線連接。
數(shù)據(jù)總線(DB)和數(shù)據(jù)總線非(/DB)導(dǎo)線在讀操作之前各被預(yù)充電至1/2(VCC)。存儲(chǔ)單元內(nèi)的數(shù)據(jù)用VCC(邏輯1)或VSS(地，即邏輯0)來表示。然而，當(dāng)存儲(chǔ)單元的電壓被從該單元讀出至數(shù)據(jù)總線導(dǎo)線時(shí)，數(shù)據(jù)總線導(dǎo)線的(比位線的)電容大得多的電容使數(shù)據(jù)在數(shù)據(jù)總線導(dǎo)線上的信號(hào)的幅值只發(fā)生非常小的增大(表示邏輯1)或減小(表示邏輯0)。
圖1的普通讀出放大器為了區(qū)分邏輯1和邏輯0值，必需具有極高的靈敏度。還有，因?yàn)樵撟x出放大器必需在檢測(cè)了單元的狀態(tài)之后把位線和數(shù)據(jù)總線導(dǎo)線分別充電至它們各自的值，所以圖1中的讀出放大器的響應(yīng)時(shí)間較長(zhǎng)。
圖2的普通讀出電路對(duì)圖1的普通讀出電路的改進(jìn)在于把數(shù)據(jù)總線和數(shù)據(jù)總線非導(dǎo)線分割成一對(duì)讀出及讀出非導(dǎo)線和一對(duì)寫入及寫入非導(dǎo)線。
參照?qǐng)D2，該普通半直接讀出電路包括讀出放大器21、讀出數(shù)據(jù)總線部分22、寫入數(shù)據(jù)總線部分23、在讀期間在位線(B/L)及位非線(/B/L)的控制下在讀出數(shù)據(jù)總線部分22上提供數(shù)據(jù)信號(hào)的讀出晶體管部分25、以及在寫期間在列開關(guān)信號(hào)(CD)的控制下把寫入數(shù)據(jù)總線部分23的數(shù)據(jù)信號(hào)提供給位線或位非線的寫入晶體管部分26。讀出晶體管部分25包括第一晶體管M21、第二晶體管M22、以及用來接收列開關(guān)信號(hào)24的第七晶體管M27。寫入晶體管部分26包括都用來接收列開關(guān)信號(hào)24的第三晶體管M23及第五晶體管M25、以及都用來接收寫信號(hào)WSK的第四晶體管M24及第六晶體管M26。
現(xiàn)在說明普通讀出電路的操作。
在讀操作中，在位線或位非線上寫入的數(shù)據(jù)在讀出放大器21中進(jìn)行放大，當(dāng)列譯碼(開關(guān))信號(hào)(列譯碼CD)從低電平轉(zhuǎn)換至高電平時(shí)，第七晶體管M27就導(dǎo)通。與位線或位非線上的高電平信號(hào)連接的第一晶體管M21或第二晶體管M22將導(dǎo)通，形成從讀出數(shù)據(jù)總線部分22的導(dǎo)線之一至地VSS的電流通路。被下拉至第七晶體管M27的接地端的導(dǎo)通晶體管(不是M21就是M22)通過把已被預(yù)充電至1/2VCC的兩數(shù)據(jù)總線相應(yīng)的一條接地而在讀出數(shù)據(jù)總線部分22上產(chǎn)生了電壓差。在這種情況下，因?yàn)閷懶盘?hào)WSK保持低電平值，所以寫入晶體管部分26不工作。
在通過位線或位非線把數(shù)據(jù)寫入單元的寫操作中，寫信號(hào)WSK從低電平信號(hào)轉(zhuǎn)換為高電平信號(hào)，使第四晶體管M24和第六晶體管M26導(dǎo)通。列開關(guān)/譯碼(CD)信號(hào)也從低電平信號(hào)轉(zhuǎn)換成高電平信號(hào)，使第三晶體管M23和第五晶體管M25都導(dǎo)通。然后，寫入數(shù)據(jù)總線部分的數(shù)據(jù)經(jīng)導(dǎo)通的第三、第四、第五和第六晶體管(M23、M24、M25和M26)傳送至位線和位非線。如此，該普通讀出電路利用把數(shù)據(jù)總線部分分割為讀出數(shù)據(jù)總線部分和寫入數(shù)據(jù)總線部分的半直接讀出方式來控制讀操作和寫操作。
但是，圖2的普通讀出放大器電路需要五個(gè)額外晶體管(與圖1比)。因此，因?yàn)閳D2的數(shù)據(jù)總線部分被分割成讀出數(shù)據(jù)總線部分和寫入數(shù)據(jù)總線部分并且分開了讀和寫操作的控制連接，所以與圖1的間接方式相比，圖2的電路存在讀出放大器電路占用較大面積的問題。
因此，本發(fā)明涉及顯著地消除了因有關(guān)技術(shù)的局限和不足而存在的一個(gè)或多個(gè)問題的讀出電路。
本發(fā)明的目的是提供一種讀出電路，在該電路中，半直接讀出電路的晶體管數(shù)量被減少，從而簡(jiǎn)化了該讀出電路。
為了獲得這些及其它優(yōu)點(diǎn)，本發(fā)明提供的半直接讀出電路包括具有分別用于讀操作和寫操作的多條數(shù)據(jù)導(dǎo)線的數(shù)據(jù)總線；連接在位線和所述數(shù)據(jù)總線之間以及位非線和所述數(shù)據(jù)總線之間的讀操作電路，用于執(zhí)行間接讀出操作；連接在位線和所述數(shù)據(jù)總線之間以及位非線和所述數(shù)據(jù)總線之間的寫操作電路，用于執(zhí)行直接寫操作。
參看以下的詳細(xì)描述將對(duì)本發(fā)明的以上及其它目的一清二楚。但是，應(yīng)當(dāng)認(rèn)識(shí)到，因?yàn)楦鶕?jù)這一描述和具體的實(shí)例，在本發(fā)明的精神及范圍內(nèi)的各種變化和改進(jìn)對(duì)于本領(lǐng)域的普通技術(shù)人員而言都將是顯而易見的，所以在說明最佳實(shí)施例時(shí)的詳細(xì)描述和具體的實(shí)例都僅是例示性的。
被包括在本說明書內(nèi)并作為其一部分的附圖是為了便于進(jìn)一步理解本發(fā)明，它們說明本發(fā)明的例示性實(shí)施例而不是限制本發(fā)明。
附圖中圖1表示普通的直接讀出電路；圖2表示普通的半直接讀出電路；圖3表示根據(jù)本發(fā)明最佳實(shí)施例的半直接讀出電路。
現(xiàn)在詳細(xì)地參看本發(fā)明的最佳實(shí)施例，這些最佳實(shí)施例的實(shí)例示于附圖。圖3表示根據(jù)本發(fā)明一最佳實(shí)施例的半直接讀出電路。
本發(fā)明的半直接讀出電路組合了直接讀出系統(tǒng)和間接讀出方式的特點(diǎn)。
參看圖3，本發(fā)明的讀出電路具有各與一讀出放大器30連接的位線(B/L)和位非線(/B/L)。第一和第二晶體管M31和M32用于讀操作，各自的柵極分別與位線和位非線連接，一端分別與數(shù)據(jù)總線部分31的導(dǎo)線31a和31b連接。第一和第二晶體管M31和M32的另一端與第五晶體管M35連接。第五晶體管M35的柵極接收讀出列譯碼(CDR)信號(hào)32，該信號(hào)控制是否把晶體管M31和M32接地，即第五晶體管M35的另一端與接地端VSS連接。
第一晶體管M31和第二晶體管M32(分別與位線和位非線連接的)以及第五晶體管M35都被包括在圖3的讀操作部分34內(nèi)。該讀操作部分34在數(shù)據(jù)總線部分31上產(chǎn)生電壓差(即把兩條被1/2VCC預(yù)充電的數(shù)據(jù)導(dǎo)線31a和31b中的一條接地)，以便執(zhí)行讀操作。
圖3的第三晶體管M33和第四晶體管M34的柵極都與寫入列譯碼(CDW)信號(hào)線33連接，它們的一端分別與位線和位非線連接。第三晶體管M33的另一端與數(shù)據(jù)總線部分31的數(shù)據(jù)總線導(dǎo)線31a連接(與之連接的還有第一晶體管M31)，即第四晶體管M34的另一端與數(shù)據(jù)總線部分31的數(shù)據(jù)總線導(dǎo)線31b連接(與之連接的還有第二晶體管M32)。第三晶體管M33和第四晶體管M34被包括在寫操作部分35內(nèi)。
參看

根據(jù)本發(fā)明該最佳實(shí)施例的讀電路的操作。
讀操作利用間接讀出方式來完成，所謂間接是指數(shù)據(jù)總線部分從不與位線直接連接。例如，一旦把高電平數(shù)據(jù)作用于位線和把低電平數(shù)據(jù)作用于位非線，則高和低電平數(shù)據(jù)都在讀出放大器30內(nèi)被放大。讀出列譯碼信號(hào)(CDR)從低電平信號(hào)轉(zhuǎn)換為高電平信號(hào)，使第五晶體管M35導(dǎo)通。在這種情況下，(被高電平信號(hào)作用的)第一晶體管M31導(dǎo)通，只向數(shù)據(jù)總線部分31的總線導(dǎo)線31a提供低電平數(shù)據(jù)(總線導(dǎo)線31b保持在1/2VCC)。這樣就在數(shù)據(jù)總線部分31上產(chǎn)生了電壓差。在這種情況下，寫入列譯碼信號(hào)(CDW)33保持低電平值，使第三晶體管M33和第四晶體管M34都處于截止?fàn)顟B(tài)，即數(shù)據(jù)總線部分31經(jīng)第三和第四晶體管M33和M34不直接地與位線和位非線連接。
寫操作用直接讀出方式來完成。寫入列譯碼信號(hào)(CDW)33從低電平信號(hào)轉(zhuǎn)換為高電平信號(hào)，使第三晶體管M33和第四晶體管M34導(dǎo)通。數(shù)據(jù)總線部分上的數(shù)據(jù)分別利用經(jīng)由導(dǎo)通的第三和第四晶體管M33和M34的直接連接提供給位線和位非線。在寫操作期間，讀出列譯碼信號(hào)(CDR)保持在低電平，使第五晶體管M35處于截止?fàn)顟B(tài)，沒有形成從該第五晶體管M35至地VSS的通路。
在寫操作期間，利用第一晶體管M31和第二晶體管M32可以形成從位線至位非線的電流導(dǎo)通通路。只有位線和位非線都轉(zhuǎn)換成高電平信號(hào)時(shí)才能形成這種通路。如其名稱所表示的，位非線總是傳送與位線上的信號(hào)相反的信號(hào)。這樣一來，位線和位非線將決不會(huì)都傳送高電平信號(hào)，所以在寫操作期間，第一晶體管M31和第二晶體管M32將決不會(huì)同時(shí)導(dǎo)通。
例示性的圖3的5個(gè)晶體管M31至M35都被示為NMOS晶體管。作為替換的選擇，它們都可以是PMOS晶體管。作為另一種替換的選擇，半直接讀出電路可以用CMOS技術(shù)來實(shí)現(xiàn)。換句話說，本發(fā)明不受具體晶體管技術(shù)的限制。采用替代的實(shí)現(xiàn)所需的變化在本領(lǐng)域技術(shù)人員的普通水平之內(nèi)。
本發(fā)明的讀出電路具有以下優(yōu)點(diǎn)。
與普通半直接讀出方式相比，因?yàn)閿?shù)據(jù)總線部分不必被分割成進(jìn)行讀出的單獨(dú)總線和進(jìn)行寫入的另外的總線，所以本發(fā)明的半直接讀出電路能夠?qū)?shù)據(jù)總線部分的數(shù)據(jù)導(dǎo)線的數(shù)目減少一半。由于可以把晶體管的數(shù)量從普通的7個(gè)減少為5個(gè)，所以器件的組裝密度可提得更高。
不違背本發(fā)明的精神和不超出其范圍，可以對(duì)本發(fā)明的讀出電路作出各種改進(jìn)和修改對(duì)本領(lǐng)域的普通技術(shù)人員而言是顯而易見的。因此，本發(fā)明將覆蓋本發(fā)明的對(duì)本領(lǐng)域的普通技術(shù)人員而言是顯而易見的那些改進(jìn)和修改，這些改進(jìn)和變化應(yīng)被包括在權(quán)利要求及其等同物的范圍之內(nèi)。
權(quán)利要求
1.一種DRAM內(nèi)的半直接讀出電路，包括具有分別用于讀操作和寫操作的多條數(shù)據(jù)導(dǎo)線的數(shù)據(jù)總線；連接在位線和所述數(shù)據(jù)總線之間以及位非線和所述數(shù)據(jù)總線之間的讀操作電路，用于執(zhí)行間接讀操作；以及連接在位線和所述數(shù)據(jù)總線之間以及位非線和所述數(shù)據(jù)總線之間的寫操作電路，用于執(zhí)行直接寫操作。
2.根據(jù)權(quán)利要求1的讀出電路，其中所述讀操作電路包括第一晶體管，用于控制是否讓所述間接讀操作出現(xiàn)；以及第二和第三晶體管，分別與所述數(shù)據(jù)導(dǎo)線連接，并各與所述第一晶體管的同一端連接，用于有選擇地把所述數(shù)據(jù)導(dǎo)線之一接至所述第一晶體管。
3.根據(jù)權(quán)利要求2的讀出電路，其中所述晶體管是NMOS晶體管。
4.根據(jù)權(quán)利要求2的讀出電路，其中所述第二晶體管與所述數(shù)據(jù)導(dǎo)線中的第一條連接，所述第三晶體管與所述數(shù)據(jù)導(dǎo)線中的第二條連接，所述第二和第三晶體管的柵極分別與所述位線和位非線連接，所述第一晶體管的第二端接VSS。
5.根據(jù)權(quán)利要求4的讀出電路，其中所述第一晶體管的柵極與讀出列譯碼信號(hào)連接，由此能夠使所述第一晶體管在導(dǎo)通/截止之間切換。
6.根據(jù)權(quán)利要求1的讀出電路，其中所述寫操作電路包括第一晶體管和第二晶體管，用于有選擇地分別把所述總線導(dǎo)線連接到所述位線和所述位非線，以便控制所述直接寫操作。
7.根據(jù)權(quán)利要求6的讀出電路，其中所述晶體管是NMOS晶體管。
8.根據(jù)權(quán)利要求6的讀出電路，其中所述第一和第二晶體管的柵極分別與寫入列譯碼信號(hào)連接，由此能夠使它們?cè)趯?dǎo)通/截止之間切換。
9.根據(jù)權(quán)利要求1的讀出電路，還包括讀出放大器，與所述位線和所述位非線連接，用于分別從所述位線和所述位非線讀出所述放大信號(hào)。
10.一種DRAM內(nèi)的半直接讀出電路，包括具有在讀操作和寫操作中使用的多條數(shù)據(jù)導(dǎo)線的數(shù)據(jù)總線；控制間接讀操作的第一晶體管；第二和第三晶體管，分別與所述數(shù)據(jù)導(dǎo)線連接，各與所述第一晶體管的同一端連接，為了有選擇地把所述數(shù)據(jù)導(dǎo)線之一接至所述第一晶體管；以及第四晶體管和第五晶體管，有選擇地分別把所述總線導(dǎo)線連接到所述位線和所述位非線，以便控制所述直接寫操作。
11.根據(jù)權(quán)利要求10的讀出電路，其中所述第二晶體管與所述數(shù)據(jù)導(dǎo)線中的第一條連接，所述第三晶體管與所述數(shù)據(jù)導(dǎo)線中的第二條連接，所述第二和第三晶體管的柵極分別與所述位線和所述位非線連接，所述第一晶體管的第二端接VSS。
12.根據(jù)權(quán)利要求11的讀出電路，其中所述晶體管被包括在讀操作電路內(nèi)。
13.根據(jù)權(quán)利要求10的讀出電路，其中所述第四和第五晶體管的柵極分別與寫入列譯碼信號(hào)連接，由此能夠使它們?cè)趯?dǎo)通/截止之間切換。
14.根據(jù)權(quán)利要求13的讀出電路，其中所述晶體管被包括在讀操作電路內(nèi)。
15.根據(jù)權(quán)利要求10的讀出電路，還包括讀出放大器，與所述位線和所述位非線連接，分別從所述位線和所述位非線讀出所述放大信號(hào)。
16.根據(jù)權(quán)利要求10的讀出電路，其中所述晶體管是NMOS晶體管。
17.根據(jù)權(quán)利要求10的讀出電路，其中所述晶體管是PMOS晶體管。
18.根據(jù)權(quán)利要求10的讀出電路，其中所述晶體管的每一個(gè)是NMOS和PMOS晶體管之一。
19.一種DRAM內(nèi)的讀出電路，包括供讀操作或?qū)懖僮饔玫臄?shù)據(jù)總線，該數(shù)據(jù)總線包括一數(shù)據(jù)總線導(dǎo)線和一數(shù)據(jù)總線非導(dǎo)線；連接在所述數(shù)據(jù)總線和位線部分之間的讀操作電路，所述位線部分包括一位線和一位非線；以及連接在所述數(shù)據(jù)總線和所述位線部分之間的寫操作電路。
20.根據(jù)權(quán)利要求19的讀出電路，其中所述讀操作電路分別與所述數(shù)據(jù)總線導(dǎo)線、總線非導(dǎo)線、位線和位非線連接，執(zhí)行間接讀操作。
21.根據(jù)權(quán)利要求19的讀出電路，其中所述寫操作電路分別與所述總線導(dǎo)線、總線非導(dǎo)線、位線和位非線連接，執(zhí)行直接寫操作。
22.根據(jù)權(quán)利要求19的讀出電路，其中所述讀操作電路包括第一晶體管，具有一柵極和第一及第二端，其柵極及第一端分別與所述位線和所述數(shù)據(jù)總線導(dǎo)線連接；第二晶體管，具有一柵極和第一及第二端，其柵極及第一端分別與所述位非線和所述數(shù)據(jù)總線非導(dǎo)線連接；以及第三晶體管，具有一柵極和第一及第二端，其第一端接VSS，其第二端同時(shí)與所述第一和第二晶體管的第二端連接，其柵極與讀出列譯碼信號(hào)連接，由此能夠使該第三晶體管在導(dǎo)通/截止之間切換。
23.根據(jù)權(quán)利要求22的讀出電路，其中所述第一、第二、第三晶體管是N型晶體管。
24.根據(jù)權(quán)利要求19的讀出電路，其中所述寫操作電路包括第一晶體管，具有一柵極和第一及第二端，其兩端分別與所述數(shù)據(jù)總線導(dǎo)線和所述位線連接；第二晶體管，具有一柵極和第一及第二端，其兩端分別與所述數(shù)據(jù)總線非導(dǎo)線和所述位非線連接，其中第一和第二晶體管的柵極都與寫入列譯碼信號(hào)線連接，從而使他們能在導(dǎo)通/截止之間切換。
25.根據(jù)權(quán)利要求24的讀出電路，其中所述第一和第二晶體管是N型晶體管。
26.根據(jù)權(quán)利要求19的讀出電路，還包括讀出放大器，連接在所述數(shù)據(jù)總線的每一條之間，用于分別從所述位線部分的每一條讀出信號(hào)并對(duì)其進(jìn)行放大。
全文摘要
一種采用半直接方式來簡(jiǎn)化電路系統(tǒng)的讀出電路。該讀出電路包括:具有供讀操作和/或?qū)懖僮饔玫臄?shù)據(jù)線和數(shù)據(jù)非線的數(shù)據(jù)總線;控制間接讀操作的第一晶體管;第二和第三晶體管,分別與數(shù)據(jù)線連接,每一個(gè)還與所述第一晶體管的同一端連接,有選擇地把數(shù)據(jù)線之一連接到第一晶體管;以及第四晶體管和第五晶體管,有選擇地分別把數(shù)據(jù)總線連接到位線和位非線,以便控制直接寫操作。
文檔編號(hào)G11C7/10GK1195865SQ97118298
公開日1998年10月14日 申請(qǐng)日期1997年9月17日 優(yōu)先權(quán)日1997年4月9日
發(fā)明者金東均 申請(qǐng)人:Lg半導(dǎo)體株式會(huì)社