專利名稱：非易失性存儲裝置的制作方法
技術領域：
本發(fā)明涉及一非易失性存儲裝置。
為跟上非易失性存儲單元例如閃速EEPROM和閃速存儲卡應用的發(fā)展步伐，需要對這些非易失性存儲單元進行研究與開發(fā)。
通常，在使用非易失性半導體存儲裝置例如EEPROM和閃速EEPROM作為海量存儲介質時，其缺點是很難克服存儲器的高的每位價格。并且，為使非易失性存儲器應用于便攜式產品上，需要有低功率消耗的非易失性存儲芯片。為降低每位價格，正在進行關于多位存儲單元的積極研究。
傳統(tǒng)的非易失性存儲器的存儲密度對于存儲單元的數(shù)量來說是采用一對一的方式。多位單元在一個存儲單元內可存儲兩位或多位，因此提高了在相同芯片面積上數(shù)據(jù)的存儲密度而不降低存儲單元的尺寸。
為實現(xiàn)多位單元，在每一存儲單元上必須編程三個以上的閾值電壓。例如，為了使每一單元存儲兩位數(shù)據(jù)，各單元必須進行22次即4次閾值電平編程。這里，4個閾值分別對應于邏輯狀態(tài)00，01，10和11。
在多級編程中，最基本的問題是各閾值電平具有一統(tǒng)計分布值，該分布值約為0.5V。
當通過精確調節(jié)各閾值而降低分布值時，可進行多級編程，這就進一步增大了每一單元的位數(shù)。為降低電壓分布值，有一種通過反復編程與校驗的編程方法。
按照這一方法，為了在所需的閾值下編程非易失性存儲單元，向該單元施加一系列電壓脈沖。為校驗是否有一單元到達所需的閾值，在各編程電壓脈沖之間執(zhí)行一讀取操作。
在校驗中，當校驗的閾值到達所需的閾值時，停止編程。對于這種反復編程與校驗的方法，由于編程電壓有限的脈沖寬度，很難減少閾值分布錯誤產生。此外，由一附加電路執(zhí)行反復編程與校驗算法，這就增大了芯片的周邊電路的區(qū)域。而且，反復的運算方法延長了編程時間。為了克服此類缺陷，SunDisk有限公司的R.Cemea在1996年6月6日授權的美國專利5422842中提出了一種同步編程與校驗的方法。


圖1a示出了由Cernea提出的非易失性存儲器的符號與電路圖。如圖1a所示，該非易失性存儲單元包括一控制柵1、一浮置柵2、一源極3、一溝道區(qū)4、及一漏極5。
當向控制柵1與漏極5施加足以編程的電壓時，在漏極5與源極3之間流過一電流。該電流與一參考電流相比較，并且當該電流到達等于或小于該參考電流的值時，產生一編程結束信號。
上述過程示于圖1b。
與現(xiàn)有技術中相同時間內的編程相比，編程狀態(tài)的自動校驗可抵消因反復編程校驗的缺點。
但是，R.Cernea既未指出采用獨立的編程柵進行編程操作，也未指出采用其中編程電流與檢測(或校驗)電流的途徑是完全獨立的結構。此外，施加于存儲單元控制柵上的電壓不調節(jié)閾值。因此，分別優(yōu)化編程與檢測操作是困難的。由于編程電流與監(jiān)控電流相互不獨立，因此難以直接控制單元的閾值電壓。而且，1991年8月27日批準的美國專利5043940公開了一種多級編程傳導方法，其中施加于存儲單元每一端子上的電壓是固定的而各級的參考電流則是變化的。在這些方法中，如圖1b所示，用于檢測的參考電流與單元閾值電壓之間的關系既不是顯式的也不是線性的。
因此，如前述現(xiàn)有技術中的電流控制式編程方法具有不易直接與有效地進行各級控制的缺點。
為消除這些問題，該發(fā)明人提出了一種電壓控制式編程方法，其中通過向單元的控制柵施加電壓而可精確地控制該單元的閾值電壓(美國專利申請08/542651)。按照這一方法，單元閾值電壓的變化精確地對應于控制柵電壓的變化。因此，可極理想地調節(jié)閾值電壓。
同時，可按照浮置柵在溝道區(qū)中的位置將EEPROM閃速EEPROM的單元結構分成兩類。
一類是簡單的疊柵(Simple Stacked gate)結構，其中浮置柵全部覆蓋溝道區(qū)；而另一類是分離溝道(Split Channel)結構，其中浮置柵僅覆蓋源極與漏極之間溝道區(qū)的一部分。其上不帶浮置柵的溝道區(qū)稱為一選擇晶體管，彼此串接的該選擇晶體管與浮置柵晶體管包括一存儲單元。
根據(jù)選擇晶體管形成的方法分離溝道式單元也分成兩類。
在一種合并式分離柵單元中，浮置柵晶體管的控制柵極與選擇晶體管的柵極集成為一個，而一分離柵式單元中，浮置柵晶體管的控制柵極與選擇晶體管的柵極彼此分開。引入選擇晶體管以防止過擦除的問題并使無接觸虛擬接地陣列的形成更容易。此外，引入分離柵單元使從源極側注入熱電子更容易。
圖2a示出了傳統(tǒng)的簡單的疊柵型非易失性存儲單元的簡圖，而圖2b則示出了傳統(tǒng)的分離溝道型非易失性存儲單元的簡圖。圖2a與2b示出了帶有擦除與編程處理的傳統(tǒng)非易失性存儲單元的結構。在圖2a中，標號6表示一控制柵，7表示一浮置柵，8表示一源極，9表示一漏極，10表示一溝道區(qū)。在圖2b中，標號13表示一控制柵，14表示一浮置柵，15表示一源極，16表示一漏極，17表示一溝道區(qū)，18表示用于擦除的柵極。
參照圖2b，由于擦除柵18在編程操作中不是必須的，因此圖2a與2b所示的每一傳統(tǒng)單元實際上成為與雙聚柵結構相同的結構。總而言之，在迄今為止的所有現(xiàn)有技術中，由于僅由控制柵極源極和/或漏極進行編程，要分離一存儲單元內編程電流與校驗(檢測)電流通路是困難的，這就造成難以直接和有效地進行多級控制的缺點。
分離溝通單元采用熱電子注入機制作為編程方法，其中合并式分離柵單元采用漏極側熱電子注入機制，而分離柵單元采用源極側熱電子注入機制。同其它EEPROMS一樣，對于擦除來說，采用FN-隧道技術。
采用熱電子注入機制的分離溝道單元其編程操作比隧道操作要消耗更多的能量。而且，合并式分離柵單元在向漏極區(qū)完成兩次不同類型的離子注入以更好地進行熱載流子注入時具有困難，而分離柵單元在選擇晶體管與浮置柵晶體管之間優(yōu)化氧化膜的厚度以更好地進行熱載流子注入以及防止因氧化膜裂解而造成讀取電流的降低時也具有困難。
在傳統(tǒng)的分離溝道單元中，通過鄰近于一溝道的柵氧化膜注入熱載流子完成電子注入(編程＝數(shù)據(jù)記錄)，而電子擦除(去除數(shù)據(jù))是或者通過第三柵或控制柵，或者通過鄰近一溝道的柵氧化膜來完成的。
由于已存有信息的非易失性存儲裝置采用一編程柵以及一柵氧化膜進行擦除，則柵氧化膜的厚度必須形成為10nm或低于10nm，由此需要一附加的處理來形成高純度的柵氧化膜。另外，為了不至于因擦除而降低耦合性，在浮置柵與控制柵之間需要有ONO結構。通過采用編程柵來擦除，它具有聚氧化膜的存儲操作會下降的缺點。
因此，本發(fā)明旨在提供一種非易失性存儲裝置，它基本上能消除相關技術因限制與缺點而造成的一個或多個問題。
本發(fā)明的一個目的是提供一非易失性存儲裝置，其中形成有帶三個柵的疊層柵結構，以通過一襯底上的柵執(zhí)行編程與擦除，由此降低單元尺寸。
本發(fā)明的另一個目的是提供一非易失性存儲裝置，它能改善柵氧化膜的可靠性而無需通過柵氧化膜的隧道操作。
本發(fā)明的再一個目的是提供一非易失性存儲裝置，其中在編程期間編程電流通路與校驗電流通路彼此分開以不考慮編程而進行最優(yōu)的校驗。
本發(fā)明的又一個目的是提供一非易失性存儲裝置，其中編程柵與擦除柵分別用于編程與擦除，即編程柵沿平行于位線的編程線作用而擦除柵沿平行于一字線的擦除線作用，由此通過選擇任何單元而執(zhí)行編程并且在通過擦除塊上形成至少一個或兩個字線而應用閃速存儲器的情況下，容易得到擦除塊。
下面的描述中將陳述本發(fā)明的其它特征與優(yōu)點，其中部分可由描述中清楚地得出，或者可通過本發(fā)明的實線而得知。通過說明書、權利要求書以及附圖中指出的具體結構，可以實現(xiàn)與達到本發(fā)明的目的及其它優(yōu)點。
為達到這些及其它優(yōu)點并且根據(jù)本發(fā)明的目的，如概括和概要所述，該非易失性存儲裝置包括一浮置柵裝置，用于在編程期間存儲電荷載流子；一編程裝置，用于在編程期間通過從外界向浮置柵裝置注入電荷載流子而執(zhí)行編程；一擦除裝置，用于在擦除期間將存儲于浮置柵裝置中的電荷載流子排放到外界；一控制裝置，用于在編程期間控制由編程裝置向浮置柵裝置提供的電荷載流子的量；以及一校驗裝置，用于在編程期間校驗由編程柵提供的電荷載流子的量。
應當理解，前面的一般描述與下述具體描述都只是示例性和說明性的，并且應當包括對本發(fā)明權利要求書進一步的解釋。
下列附圖用于更好地理解本發(fā)明，其包括在并構成本說明書的一部分，本發(fā)明所述的實施例以及其描述用于說明附圖的原理附圖中圖1a為最通用的非易失性存儲單元的電路圖；圖1b為說明圖1a的非易失性存儲單元的自動校驗編程原理的特性圖；圖2a為現(xiàn)有技術的簡單疊柵結構的非易失性存儲單元的電路圖2b為現(xiàn)有技術的分離溝道結構的非易失性存儲單元的電路圖；圖3a為本發(fā)明所述的一種非易失性存儲單元的電路圖；圖3b為圖3a的非易失性存儲單元的電路原理功能圖；圖4為本發(fā)明所述的非易失性存儲裝置的布置圖；圖5為本發(fā)明第一實施例所述的沿圖4的I-I′線方向的剖視圖；圖6為本發(fā)明第一實施例所述的沿圖4的II-II′線方向的剖視圖；圖7為本發(fā)明第一實施例所述的沿圖4的III-III′線方向的剖視圖；圖8為本發(fā)明第一實施例所述的沿圖4的IV-IV′線方向的剖視圖；圖9為按照本發(fā)明第二實施例所述的沿圖4的II-II′線方向的剖視圖；圖10為按照本發(fā)明第三實施例所述的沿圖4的II-II′線方向的剖視圖；圖11為按照本發(fā)明第四實施例所述的沿圖4的II-II′線方向的剖視圖；圖12為按照本發(fā)明第五實施例所述的沿圖4的II-II′線方向的剖視圖。
下面將詳細描述本發(fā)明的最佳實施例，這些實施例示于附圖中。
圖3a示出了按照本發(fā)明的一非易失性存儲單元的電路圖。
本發(fā)明的非易失性存儲單元包括一浮置柵21，用于在編程過程中存儲電荷載流子、一編程柵22，用于通過在編程過程中從外界向浮置柵21內充入電荷載流子而執(zhí)行編程、一擦除柵23，用于在擦除過程中向外界排放存儲于浮置柵21內的電荷載流子、一控制柵24，用于在編程過程中控制由編程柵22提供給浮置柵21的電荷載流子的量、一具有浮置柵21的晶體管TR、一溝道區(qū)25、一源極26和一漏極27，用于在編程過程中校驗由編程柵22產生的電荷載流子的量。
圖3b示出了圖3a的非易失性存儲單元的電路原理功能圖。
參照圖3b，VP表示編程柵22用于編程的電壓，VE表示擦除柵23用于擦除的電壓，VF表示浮置柵21的電壓，用于在編程過程中通過編程柵22存儲電荷載流子以及在擦除過程中用于向擦除柵提供電荷載流子，VC表示控制柵24的電壓，用于控制由編程柵22向浮置柵21提供的用于編程的電荷載流子的量，VS表示晶體管TR的源極電壓用于校驗存儲在浮置柵21內的電荷載流子的量，而VP則表示漏極電壓。此外，在控制柵24與浮置柵21之間形成有一第一電容CC。在編程柵24與浮置柵21之間形成有能用于編程的隧道效應的第二電容CP。在擦除柵23與浮置柵21之間形成有一能用于擦除的隧道效應的第三電容CE。在源極區(qū)域26與浮置柵21之間形成有一第四電容CS。最后，在漏極區(qū)域27與浮置柵21之間形成有一第五電容CD。
下面描述帶有前述非易失性存儲單元的本發(fā)明的非易失性存儲裝置的構造。
圖4示出了按照本發(fā)明的非易失性存儲裝置的布置。
在本發(fā)明的非易失性存儲裝置中，在半導體襯底(未示出)一個方向上的一些預定的間隔處形成有若干位線區(qū)31。各位線區(qū)作用于一雜質區(qū)。位線區(qū)對應于存儲單元中的源極區(qū)26與漏極區(qū)27。在半導體襯底上的一些預定的間隔處形成有垂直于位線31的若干擦除線32。擦除線32對應于存儲單元中的擦除柵23。在各位線31之間及各擦除線32之間形成有陳列布置的若干島狀浮置柵21。在半導體襯底上每隔預定的間隔處在擦除線32之間形成有平行于擦除線32的若干字線33。此處各字線33覆蓋若干浮置柵21并對應于存儲單元中的控制柵24。在半導體襯底上各位線31之間形成有平行于位線31的若干編程線34。這里，各編程線34覆蓋若干浮置柵21并對應于存儲單元中的編程柵22。
位線31、浮置柵21、字線33、擦除線32、以及編程線34之間互相分隔開。
下面結合圖5～8描述前述非易失性存儲裝置的剖面結構。
圖5～8示出了本發(fā)明的非易失性存儲裝置的剖視圖。圖5表示按照本發(fā)明第一實施例沿圖4的I-I′線方向的剖視圖。圖6表示沿圖4的II-II′線方向的剖視圖。圖7表示沿圖4的III-III′線方向的剖視圖。圖8表示沿圖4的IV-IV′線方向的剖視圖。
如此所述，編程線34、擦除線32、字線33以及位線31分別對應于編程柵22、擦除柵23、控制柵24及源極與漏極26與27。各線無需任何額外的接觸區(qū)而作用于各柵上。
在字線33的剖面中，如圖5所示，浮置柵21形成于一半導體襯底40上，其間具有一柵絕緣膜41。通過注入n型高雜質離子，在半導體40上浮置柵21的兩側形成有n型高雜質區(qū)的位線區(qū)31。柵絕緣膜41可比隧道絕緣膜更厚。
在浮置柵21與位線區(qū)31上形成有一字線區(qū)33，并且在字線33之上垂直于字線33方向形成有一編程線34。
在浮置柵21與字線33之間形成有電介質絕緣膜41與42。電介質絕緣膜42可由一氧化膜形成而不是由具有高介電率的電介質形成，例如ONO。
同時在字線33與半導體襯底40之間以及在字線33與編程線34之間形成有一厚絕緣膜43與44。
在編程線的剖面中，如圖6所示，在半導體襯底40的隔離區(qū)上形成有一場氧化膜45，用于將存儲單元彼此分開，并且形成于激活區(qū)的浮置柵21的某些部分可位于場氧化膜45上面。
字線33形成于浮置柵21上并且擦除線32形成在位于浮置柵之間的場氧化膜45上。這時，擦除線32不形成在各浮置柵之間的整個部分上，而是在各浮置柵之間交替地形成在場氧化膜45上。編程線34在垂直于字線33與擦除線32的方向形成在襯底上。這里，編程線34形成在未形成有擦除線32的場氧化膜45上。
柵絕緣膜41形成在浮置柵21與半導體襯底40之間。一薄的絕緣膜(氧化膜)形成在浮置柵21與鄰近于柵21的擦除線32之間以及在編程線34與字線33之間。通過一厚絕緣膜44將編程線34與字線33及擦除線32分開。
在浮置柵21與鄰近于柵21的擦除線32之間以及在浮置柵21與編程線34之間分別形成有一隧道絕緣膜46。載流子由浮置柵21的兩側通向擦除線32并且由編程線34通向浮置柵21的兩側。
在擦除線32的剖面，如圖7所示，在半導體襯底40上通過在一個方向每隔預定的間隔注入雜質離子形成有若干雜質區(qū)位線區(qū)31。在半導體襯底40的整個部分上形成有場絕緣膜45。
擦除線32形成在場絕緣膜45上垂直于位線區(qū)31方向。絕緣膜44形成在擦除線32上。垂直于擦除線32并平行于位線區(qū)31的編程線34形成在位線區(qū)31之間的絕緣膜44上。
在位線區(qū)31的剖面中，如圖8所示，通過注入雜質離子在半導體襯底40上形成有位線區(qū)31。場氧化膜45形成在半導體襯底40上。若干字線33與擦除線32交替地以垂直于位線區(qū)31的方向形成在場氧化膜45上。
下面描述按照本發(fā)明另一實施例的改進其隧道特性的非易失性存儲裝置的結構。
圖9表示按照本發(fā)明第二實施例的沿圖4的II-II′線方向的剖視圖。
按照本發(fā)明第二實施例的非易失性存儲裝置具有與圖4相同的布置以及與圖5、圖7及圖8相同的剖面結構，但卻具有不同于圖6的其它剖面結構。
位線區(qū)31以與圖5相同的方式由n型高雜質區(qū)形成。在編程線，如圖9所示，在半導體襯底40的隔離區(qū)內形成有場氧化膜45以將存儲單元彼此分開并且在一激活區(qū)形成有浮置柵21。
字線33形成在浮置柵上，而在浮置柵之間場氧化膜45上交替地形成擦除線32。
編程線34形成在襯底上并垂直于字線33與擦除線32。這里，編程線34形成在未形成有擦除線32的場氧化膜45上。
柵絕緣膜41形成在浮置柵21與半導體襯底40之間。薄絕緣膜42與46形成在浮置柵21與鄰近于柵21的擦除線32之間以及在編程線34與字線33之間。隧道絕緣膜46分別形成在浮置柵21與擦除線32之間以及在浮置柵21與編程線34之間。由一厚絕緣膜44將編程線34與字線33以及擦除線32分開。
此外，該第二實施例與圖6的第一實施例不同的是擦除線32與鄰近于擦除線32的浮置柵21的邊緣部分重疊(overlap)。即，擦除線32形成在鄰近于該擦除線32的浮置柵21的邊緣部分之上。由此，改善了載流子從浮置柵21向相鄰的擦除線32傳輸?shù)乃淼捞匦浴?br> 圖10示出了按照本發(fā)明第三實施例沿圖4的II-II′線的剖視圖。
編程線34在如本發(fā)明第二實施例(圖9)的擦除線32與浮置柵21重疊的情況下與相鄰的浮置柵21重疊。
編程線34形成在場氧化膜45上，其在平行于半導體襯底40的方向具有一突出部分47。浮置柵21與該突出部分47重疊。因此由編程線34到浮置柵21可取得所需的隧道特性。另外，改善了由浮置柵21到擦除線32的隧道特性。位線區(qū)31是由n型高雜質區(qū)形成。
圖11示出了按照本發(fā)明第四實施例的沿圖4的II-II′線的剖視圖。
參照圖11，位線區(qū)31由P型高雜質區(qū)形成浮置柵21不與擦除線32重疊但與編程線34重疊。與圖10不同，編程線34不包括一突出部分并且其與相鄰浮置柵21以及場氧化膜45的邊緣部分重疊。
圖12示出了按照本發(fā)明第五實施例的沿圖4的II-II′線的剖視圖。
參照圖12，位線區(qū)31由P型高雜質區(qū)構成。浮置柵分別與相鄰的編程線34與擦除線33重疊。具有突出部分47的擦除線32平行于半導體襯底40的方向形成在場氧化膜45上。該突出部分47與浮置柵21的邊緣部分重疊。編程線34與相鄰浮置柵21的邊緣部分重疊。
下面描述本發(fā)明前述非易失性存儲單元的運作。
本發(fā)明的非易失性存儲裝置通過經編程線向浮置柵注入電子并通過擦除線提取存儲于浮置柵中的電子而執(zhí)行編程。當執(zhí)行這種編程時，非易失性存儲裝置通過晶體管監(jiān)控編程狀態(tài)，該晶體管的柵極、源極與漏極區(qū)分別對應于浮置柵與浮置柵兩側的位線區(qū)。
換言之，本發(fā)明的非易失性存儲裝置通過字線與編程線選擇一所需的存儲單元并由編程線在所選擇的存儲單元的浮置柵執(zhí)行編程。同時，存儲裝置通過晶體管監(jiān)控編程狀態(tài)。
因而，在編程情況下，處于多級電平閾值電壓下的存儲單元可以同時編程并監(jiān)控，從而存儲單元可在所要求的閾值電壓下準確編程。
如上所述，本發(fā)明的非易失性存儲裝置的優(yōu)點為如下幾個方面。
首先，由于編程與擦除是在襯底的上部進行，襯底的位線區(qū)執(zhí)行監(jiān)控與讀取，柵絕緣膜不用作一隧道絕緣膜，并且不采用熱載流子，因此保持了柵絕緣膜的可靠性，簡化了連結與溝道工藝，并且容易地降低了單元的尺寸。
其次，柵不與線接觸而線直接用于柵，從而減小了單元的尺寸。
第三，由于可形成厚的柵絕緣膜，因此增大了控制柵的耦合，而這適于低壓操作。
第四，由于控制柵與浮置柵之間的電介質可由氧化膜取代ONO形成，因此可簡化處理步驟。
第五，在用聚氧化物膜作為編程與擦除隧道材料的情況下，可因聚氧化膜的光結度與幾何邊緣效果而形成的電場的增強而取得有效的編程與擦除特性。
最后，由簡單的疊層單元結構形成的非接觸布置可大大減小單元的尺寸。
為說明和描述的目的對本發(fā)明的優(yōu)選實施例進行了前述描述。但所公開的具體形式并不是本發(fā)明的窮舉或限制本發(fā)明，根據(jù)上述教導可作種種修改與變化，或者可通過本發(fā)明的實踐而得出。所選擇和介紹的實施例僅用于解釋本發(fā)明的原理及其實際應用，使本領域的普通技術人員可在各種實施例中利用本發(fā)明并根據(jù)具體應用的需要而作各種修改。本發(fā)明的由權利要求書所確定的保護范圍應擴大到其等同物。
權利要求
1.一種非易失性存儲裝置，包括用于在編程中存儲電荷載流子的浮置柵裝置；通過向浮置柵裝置注入在編程中由外界引入的電荷載流子而執(zhí)行編程的編程裝置；在擦除的過程中用于將存儲于浮置柵裝置中的電荷載流子向外排放的擦除裝置；在編程中控制由編程裝置向浮置柵提供的電荷載流子量的控制裝置；及在編程中校驗由編程柵提供的電荷載流子量的校驗裝置。
2.如權利要求1的非易失性存儲裝置，其中校驗裝置為具有一柵極的晶體管，該柵極對應于浮置柵、隧道區(qū)、源極、和一漏極。
3.一種非易失性存儲裝置，它包括第一導電型半導體襯底；形成在該半導體襯底上的浮置柵；形成在浮置柵一側該半導體襯底上的編程柵；形成在浮置柵另一側該半導體襯底上的擦除柵；形成在浮置柵上方的控制柵；及形成在浮置柵兩側半導體襯底上的第二導電型源極與漏極區(qū)。
4.如權利要求3的非易失性存儲裝置，其中在浮置柵與編程柵之間以及在浮置柵與擦除柵之間形成有一隧道絕緣膜。
5.如權利要求3的非易失性存儲裝置，其中編程柵與擦除柵同半導體襯底隔離。
6.如權利要求3的非易失性存儲裝置，其中編程柵在浮置柵鄰近于編程柵的方向有一突出部分并且該突出部分形成在相鄰的浮置柵之下。
7.如權利要求3的非易失性存儲裝置，其中擦除柵在浮置柵鄰近擦除柵的方向有一突出部分并且該突出部分形成在相鄰的浮置柵上方。
8.如權利要求3的非易失性存儲裝置，其中編程柵在浮置柵鄰近編程柵的方向具有一突出部分并且該突出部分形成在相鄰浮置柵上方。
9.如權利要求3的非易失性存儲裝置，其中擦除柵在浮置柵鄰近擦除柵的方向具有一突出部分并且該突出部分形成在相鄰浮置柵下方。
10.一種非易失性存儲裝置，包括第一導電型半導體襯底；多個以預定的間隔在一個方向形成在半導體襯底上的位線區(qū)；多個以方陣排列的形式安置在半導體襯底上各位線之間的浮置柵；多個在半導體襯底上按垂直于位線區(qū)的方向形成在各浮置柵之間的擦除線；多個在浮置柵之上在各擦除線之間形成的字線區(qū)；及多個在各位線之間垂直于字線的編程線。
11.如權利要求10的非易失性存儲裝置，其中在浮置柵與編程線之間以及在浮置柵與擦除線之間形成有一隧道絕緣膜。
12.如權利要求10的非易失性存儲裝置，其中編程線、擦除線同半導體襯底隔離。
13.如權利要求10的非易失性存儲裝置，其中位線區(qū)由n型高雜質擴散區(qū)形成，并且編程線在浮置柵鄰近于編程線的方向具有一突出部分，且該突出部分形成在相鄰浮置柵下方。
14.如權利要求10的非易失性存儲裝置，其中位線區(qū)由n型高雜質擴散區(qū)構成，并且擦除線在浮置柵鄰近于擦除線的方向具有一突出部分且該突出部分形成在相鄰浮置柵上方。
15.如權利要求10的非易失性存儲裝置，其中位線區(qū)由P型高雜質擴散區(qū)構成，并且編程線在浮置柵鄰近編程線的方向具有一突出部分且該突出部分形成在相鄰浮置柵上方。
16.如權利要求10的非易失性存儲裝置，其中位線區(qū)由P型高雜質擴散區(qū)構成，并且擦除線在鄰近該擦除線的浮置柵方向具有一突出部分且該突出部分形成于相鄰浮置柵下方。
全文摘要
一非易失性存儲裝置,包括在編程中用于存儲電荷載流子的浮置柵,在編程中通過向浮置柵注入由外界引入的電荷載流子而執(zhí)行編程的編程柵、在擦除中將存儲在浮柵中的電荷載流子排放到外界的擦除柵、在編程中控制由編程柵向浮置柵提供的電荷載流子量的控制柵、以及在編程中校驗由編程柵提供的電荷載流子量的校驗部分。
文檔編號G11C16/04GK1182939SQ9710308
公開日1998年5月27日 申請日期1997年3月24日 優(yōu)先權日1996年11月15日
發(fā)明者崔雄林, 羅庚晚 申請人:Lg半導體株式會社