專利名稱：輸出緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種適用于半導體集成電路的輸出緩沖電路，更具體地說，涉及一種應(yīng)用于同步DRAM的輸出緩沖電路。
由于與大約100MHz的高速時鐘同步觸發(fā)的DRAM具有連續(xù)輸出多個數(shù)據(jù)位(突發(fā)數(shù)據(jù))的突發(fā)輸出模式，所以使得輸出緩沖電路的存取，即，信號的輸入到輸出的操作被盡可能地加快。因此，產(chǎn)生了一個問題，即直通電流流入輸出緩沖電路的輸出端。為了減小直通電流，常規(guī)的輸出緩沖電路由三輸入端的“與非”門和包括PMOS晶體管，NMOS晶體管的輸出部分所組成。這些晶體管按照開關(guān)時序互相切換。
然而，常規(guī)輸出緩沖電路存在這樣的問題由于從一個晶體管的開關(guān)時序切換到另一晶體管的開關(guān)時序?qū)е聲r序遲延的產(chǎn)生，所以在從輸出緩沖電路輸出的信號狀態(tài)從“低”電平變成“高”電平時其存取速度變慢。另一個問題是必須減小當PMOS晶體管導通時產(chǎn)生的電源噪聲。
本發(fā)明的一個目的是在輸出信號從“低”電平變化到“高”電平時，加快輸出緩沖電路的存取速度。
本發(fā)明的另一個目的是減小當輸出PMOS晶體管導通時所產(chǎn)生的電源噪聲。
本發(fā)明的輸出緩沖電路包括接收第一輸入信號的第一輸入端子，接收第二輸入信號的第二端子，接收控制信號的控制輸入端子，輸出輸出信號的輸出端子，連接在輸出端和第一電壓源之間的第一晶體管和連接在輸出端和第二電壓源之間的第二晶體管。本發(fā)明的輸出緩沖電路還包括第一門電路和第二門電路。第一門電路具有接收第一輸入信號的第一輸入端，接收控制信號的第二輸入端，接收第二輸入信號的啟動輸入端和與第一晶體管的控制端子連接的輸出端。當由第一和第二輸入端輸入的信號達到預(yù)定的電位時，第一門電路輸出啟動輸入端所接收的信號。第二門電路具有與接收第二輸入信號連接的第一輸入端，與接收控制信號相連的第二輸入端，與接收第一輸入信號相連的啟動輸入端和與第一晶體管的控制端相連的輸出端。第二門電路具有與第一門電路相同的電路結(jié)構(gòu)。
以上已經(jīng)簡單地說明了本申請的多個發(fā)明點中一些典型的發(fā)明點。然而，通過以下的敘述將明白本申請的各種發(fā)明點和這些發(fā)明點的特殊結(jié)構(gòu)。
雖然本說明書附有具體指出本發(fā)明的主題并且對其提出明確的權(quán)利要求的權(quán)利要求書，但是，可以相信，通過下面結(jié)合附圖的敘述將可以更好地了解上述本發(fā)明發(fā)明點的目的和特征，以及本發(fā)明的其他目的，特征和優(yōu)點。


圖1 是根據(jù)本發(fā)明的第一實施例的輸出緩沖電路的電路圖；圖2 是對于圖1中所示的輸出緩沖電路中的“與非”門結(jié)構(gòu)的圖解說明；圖3 是用來說明圖1所示輸出緩沖電路的操作的時序圖；圖4 是根據(jù)本發(fā)明的第二實施例的輸出緩沖電路的電路圖；圖5 是用來說明圖4所示輸出緩沖電路的操作的時序圖；圖6 是根據(jù)本發(fā)明的第三實施例的輸出緩沖電路的電路圖；圖7 是用來說明圖6所示輸出緩沖電路的操作的時序圖；圖8 是根據(jù)本發(fā)明的第四實施例的輸出緩沖電路的電路圖；圖9 是用來說明圖8所示輸出緩沖電路的操作的時序圖；圖1是根據(jù)本發(fā)明的第一實施例的輸出緩沖電路的電路圖。圖1所示的輸出緩沖電路100的第一反相器1加有輸入信號Di，并且，其第二反相器2加有輸入信號DiB。此外，輸出緩沖電路100具有第一“與非”門3，該“與非”門具有與第一反相器1的輸出端子電氣連接的第一輸入端in1，加有輸出啟動信號DOE的第二輸入端子in2和與第二反相器2的輸出端子電氣連接的啟動輸入端子ei1；以及第二“與非”門4，該“與非”門具有與第二反相器2的輸出端子電氣連接的第一輸入端，與輸出啟動信號DOE連接的第二輸入端子in2和與第一反相器1的輸出端子電氣連接的輸入端子ei1。此外，輸出緩沖電路100包括第三反相器5，該反相器的輸入端子與第二“與非”門4的輸出端電氣連接；輸出PMOS晶體管6，該晶體管的柵極和源極分別與第一“與非”門3的輸出端和電源電氣連接；輸出NMOS晶體管7，該晶體管的柵極和漏極分別與第三反相器5的輸出端和輸出PMOS晶體管6的漏極電氣連接，其源極接地。輸出PMOS晶體管6的漏極和輸出NMOS晶體管7的漏極互相連接的點作為輸出緩沖電路100的輸出端。輸出緩沖電路100的輸出端連接到輸出焊盤(outputpad)8。
圖2是第一和第二“與非”門3，4的結(jié)構(gòu)圖，其中圖2(a)是每一個“與非”門的電路符號圖，圖2(b)是每一個“與非”門的電路圖。圖2中所示的源輸入型“與非”門包括第一PMOS晶體管41，該晶體管的柵極，源極和漏極分別與第一輸入端in1，電源，和輸出端out1電氣連接；以及第二PMOS晶體管42，該晶體管的柵極，源極和漏極分別與第二輸入端in2，電源，和第一PMOS晶體管41的漏極電氣連接。此外，該“與非”門還包括第一NMOS晶體管43，該晶體管的柵極和源極分別與第一PMOS晶體管41的柵極和啟動輸入端ei1電氣連接；以及第二NMOS晶體管44，該晶體管柵極，源極和漏極分別與第二PMOS晶體管42的柵極，第一NMOS晶體管43的漏極和第一PMOS晶體管41的漏極電氣連接。本“與非”門除了第一NMOS晶體管43的柵極不和預(yù)定的源電壓相連以外，在電路結(jié)構(gòu)上與普通的雙輸入端“與非”門相同。只有當?shù)谝缓偷诙斎攵薸n1和in2分別加有“高”電平信號并且啟動輸入端ei1加有“低”電平信號時，該“與非”門才被激勵，輸出“低”電平信號。
普通的三輸入端“與非”門有9個元件，而圖2所示的“與非”門3，4有4個元件。因此，在與普通的三輸入端“與非”門的圖案區(qū)相等的情況下，各元件的尺寸增加，使得圖1所示的第一和第二“與非”門3，4與普通的三輸入端“與非”門比較，增加了其驅(qū)動能力。
圖3是說明圖1所示輸出緩沖電路操作的時序圖，以及說明輸出啟動信號DOE，第一和第二輸入信號Di和DiB的波形，內(nèi)部節(jié)點(e)，(g)和(h)以及輸出信號Do的電平。
首先解釋第一輸入信號Di從“高”電平變化到“低”電平時的情況(這時，第二輸入信號DiB從“低”電平變化到“高”電平)。輸出啟動信號DOE為“高”電平。當?shù)谝惠斎胄盘朌i從“高”電平變化到“低”電平并且第二輸入信號DiB從“低”電平變化到“高”電平時，節(jié)點(m)的電平從“低”電平變化到“高”電平，并且節(jié)點(n)的電平從“高”電平變化到“低”電平。
由于當節(jié)點(n)的電平被確定為“低”電平時，第二“與非”門4的第一PMOS晶體管41導通，所以節(jié)點(g)從“低”電平變化到“高”電平并且節(jié)點(h)從“高”電平變化到“低”電平。結(jié)果，輸出NMOS晶體管7截止。當節(jié)點(m)的電平被確定為“高”電平時，第一“與非”門3的第一PMOS晶體管41截止使得節(jié)點(n)的電平為“低”電平。因此，由于啟動輸入端ei1為“低”電平并且第一和第二NMOS晶體管43，44導通，所以節(jié)點(e)的電平從“高”電平變化到“低”電平，結(jié)果，輸出PMOS晶體管6導通。于是，輸出信號從“低”電平轉(zhuǎn)變?yōu)椤案摺彪娖健?br> 這時，第一“與非”門3的兩個NMOS晶體管43和44均導通，使得節(jié)點(e)的電平變?yōu)椤暗汀彪娖?。然而，由于它們互相串?lián)，所以在開關(guān)速度上，第一“與非”門3比第二“與非”門4要慢。因此，由于輸出NMOS晶體管7已經(jīng)截止以后，輸出PMOS晶體管6導通，所以可以限制直通電流。
下面將解釋第一輸入信號Di從“低”電平變化到“高”電平時的情況(這時第二輸入信號DiB從“高”電平變到“低”電平)。輸出啟動信號DOE為“高”電平。當?shù)谝缓偷诙斎胄盘朌i和DiB分別從“低”電平變到“高”電平和從“高”電平變到“低”電平時，節(jié)點(m)從“高”電平變?yōu)椤暗汀彪娖?，?jié)點(n)從“低”電平變?yōu)椤案摺彪娖健?br> 由于當節(jié)點(m)電平被確定為“低”電平時，第一“與非”門3的第一PMOS晶體管41導通，節(jié)點(e)從“高”電平變?yōu)椤暗汀彪娖?。結(jié)果，輸出PMOS晶體管6截止。此外，當節(jié)點(n)的電平被確定為“高”電平時，第二“與非”門的第一PMOS晶體管41截止，節(jié)點(m)的電平被確定為“低”電平。由于啟動輸入端ei1變?yōu)椤暗汀彪娖讲⒁虼说谝缓偷诙﨨MOS晶體管43，44導通，所以節(jié)點(g)的電平從“高”電平變?yōu)椤暗汀彪娖剑?jié)點(h)從“低”電平變?yōu)椤案摺彪娖?。結(jié)果，NMOS晶體管7導通。于是，輸出信號Do從“高”電平轉(zhuǎn)變?yōu)椤暗汀彪娖健?br> 由于通過第二“與非”門4中的兩個串聯(lián)的NMOS晶體管43和44，節(jié)點(g)變成“低”電平，所以在開關(guān)速度上，第二“與非”門4比第一“與非”門3要慢。這樣，由于在NMOS晶體管6截止之后輸出晶體管7才導通，所以可以限制直通電流。
根據(jù)如上所述的第一實施例，雙輸入端“與非”門3和4已經(jīng)被使用，其中第一NMOS晶體管43源極被用來作為啟動輸入端ei1，這樣與在相同圖案區(qū)下的三輸入端“與非”門相比，其驅(qū)動能力增強。此外，第一“與非”門3的輸出端與第二“與非”門4的啟動輸入端ei1相連，第二“與非”門4的輸出端與第一“與非”門3的啟動輸入端ei1相連。因此，第一“與非”門3可以直接驅(qū)動輸出PMOS晶體管6，同時以與先有技術(shù)相當?shù)姆椒ㄏ拗扑鲚敵鯩OS晶體管中所產(chǎn)生的直通電流。此外，邏輯電路的級數(shù)將被減少。因此，輸出信號Do從“低”電平到“高”電平變化的存取時間可以被做得更快。
圖4是根據(jù)本發(fā)明的第二實施例的輸出緩沖電路的電路圖。圖4所示的輸出緩沖電路400的第一反相器1加有第一輸入信號Di，并且，其第二反相器2加有第二輸入信號DiB。另外，輸出緩沖電路400包括第一“與非”門11，該“與非”門的第一輸入端in1與第一反相器1的輸出端電氣連接，該“與非”門的第二輸入端in2加有輸出啟動信號DOE；第二“與非”門12，該“與非”門的第一輸入端in1與第一反相器1的輸出端電氣連接，第二輸入端in2加有輸出啟動信號DOE；第三“與非”門13，該“與非”門的第一輸入端in1與第二反相器2的輸出端電氣連接，第二輸入端in2加有輸出啟動信號DOE，第三輸入端in3與第二“與非”門12的輸出端電氣連接，輸出端與第一和第二“與非”門11和12的第三輸入端in3電氣連接。此外，輸出緩沖電路400包括第三反相器5，該反相器的輸入端與第三“與非”門13的輸出端電氣連接；輸出PMOS晶體管6，該晶體管的柵極和源極分別與第一“與非”門11的輸出端和電源電氣連接；輸出NMOS晶體管7，該晶體管的柵極和漏極分別與第三反相器5的輸出端和輸出PMOS晶體管6的漏極電氣連接，源極接地。輸出PMOS晶體管6的漏極和輸出NMOS晶體管7的漏極相互連接的點作為輸出緩沖電路400的輸出端并且與輸出焊盤8電氣連接。
由于第二“與非”門12僅僅驅(qū)動第三“與非”門13，所以組成第二“與非”門12的元件在尺寸上較小。
圖5用來解釋圖4所示輸出緩沖電路操作的時序圖并說明輸出啟動信號DOE，第一和第二輸入信號Di和DiB的波形，以及內(nèi)部節(jié)點(i)，(l)，(j)，(k)和輸出信號Do的電平。
首先敘述第一輸入信號Di從“高”電平變化到“低”電平的情況(此時第二輸入信號DiB從“低”電平變化到“高”電平)。輸出啟動信號為“高”電平。當?shù)谝缓偷诙斎胄盘朌i和DiB分別從“高”電平變?yōu)椤暗汀彪娖胶蛷摹暗汀彪娖阶優(yōu)椤案摺彪娖綍r，節(jié)點(o)的電平從“低”電平變?yōu)椤案摺彪娖?，?jié)點(p)的電平從“高”電平變?yōu)椤暗汀彪娖健?br> 當節(jié)點(p)轉(zhuǎn)變到“低”電平時，對應(yīng)于第三“與非”門13輸出端的節(jié)點(j)變?yōu)椤案摺彪娖?。?jié)點(k)的電平從“高”電平變?yōu)椤暗汀彪娖绞沟幂敵鯪MOS晶體管7截止。另一方面，當節(jié)點(j)轉(zhuǎn)變到“高”電平時，第一和第二“與非”門11和12的所有輸入端被變成“高”電平使得節(jié)點(i)和(j)分別從“高”電平變?yōu)椤暗汀彪娖?。結(jié)果，輸出PMOS晶體管6導通。于是，輸出信號Do從“低”電平轉(zhuǎn)變到“高”電平。
這時，第一“與非”門輸出“低”電平以響應(yīng)第三“與非”門13的輸出。因此，由于在輸出NMOS晶體管7截止之后，輸出PMOS晶體管6導通。所以限制了直通電流。
下面將敘述第一輸入信號Di從“低”電平變化到“高”電平的情況(這時，第二輸入信號DiB從“高”電平變化到“低”電平)。輸出啟動信號DOE為“高”電平。當?shù)谝缓偷诙斎胄盘朌i和DiB從“低”電平變?yōu)椤案摺彪娖胶蛷摹案摺彪娖阶兓健暗汀彪娖綍r，節(jié)點(o)的電平從“高”電平變化到“低”電平，節(jié)點(p)的電平從“低”電平變?yōu)椤案摺彪娖健?br> 當節(jié)點(o)為“低”電平時，對應(yīng)于第一“與非”門11輸出端的節(jié)點(i)和對應(yīng)于第二“與非”門12輸出端的節(jié)點(l)分別為“高”電平。結(jié)果，輸出PMOS晶體管6截止。當節(jié)點(l)為“高”電平時，第三“與非”門13的所有三個輸出端成為“高”電平，使得節(jié)點(j)從“高”電平變?yōu)椤暗汀彪娖?，并且?jié)點(k)從“低”電平變化到“高”電平。結(jié)果，輸出NMOS晶體管6導通。于是，輸出信號Do從“高”電平變?yōu)椤暗汀彪娖健?br> 這時，按照同一時序激勵第一“與非”門11和第二“與非”門12。由于第三“與非”門13響應(yīng)第二“與非”門12的輸出信號而被激勵，所以第三“與非”門13按照第二“與非”門被激勵時的所述同一時序響應(yīng)第一“與非”門11的輸出信號而被激勵。因此，由于在輸出PMOS晶體管6截止之后，輸出NMOS晶體管7導通，所以可以限制直通電流的流動。
根據(jù)上述第二個實施例，設(shè)置了按照與第一“與非”門11相同的時序被激勵的第二“與非”門12，并且，第一“與非”門11響應(yīng)第三“與非”門的輸出信號而被激勵。由于第三“與非”門13響應(yīng)第二“與非”門12的輸出信號而被激勵，所以第三“與非”門13可以被認為是間接地響應(yīng)第一“與非”門11的輸出信號而被激勵的。因此，由于第一“與非”門11上的負載可被減小(在此以前第一“與非”門11已經(jīng)驅(qū)動了第三“與非”門13)，所以第一“與非”門11可以直接驅(qū)動輸出PMOS晶體管6，同時該輸出MOS晶體管中所產(chǎn)生的直通電流仍舊可用同樣的方法被限制。此外，由于可以減少如反相器或類似為增強驅(qū)動能力的驅(qū)動電路的數(shù)目，所以，可以加快輸出信號Do從“低”電平到“高”電平轉(zhuǎn)變的存取時間。
圖6是根據(jù)本發(fā)明的第三個實施例的輸出緩沖電路的電路圖。圖6所示的輸出緩沖電路600具有第四反相器21，其輸入端與第一“與非”門3的輸出端電氣連接；第五反相器22，其輸入端與第四反相器21的輸出端電氣連接；附加的輸出PMOS晶體管23，它的柵極，源極和漏極分別與第五反相器22的輸出端，電源，和輸出PMOS晶體管6的漏極電氣連接，所有這些都是在圖1所示的輸出緩沖電路100的基礎(chǔ)上附加上去的。
本實施例中除了附加的第四和第五反相器21和22以及輸出PMOS晶體管23以外，其他元件在電路運行方面與第一實施例中所使用的元件相似。附加元件的運行將在下面加以敘述。圖7是說明圖6所示的輸出緩沖電路600的操作的時序圖。該圖是這樣的時序圖，其中在如圖3所示的時序圖中增加了在內(nèi)部節(jié)點(r)處所得到的波形。
當?shù)谝惠斎胄盘朌i從“高”電平變化到“低”電平并且節(jié)點(e)從“高”電平變化到“低”電平時，節(jié)點(r)從“高”電平變化到“低”電平，使得附加的輸出PMOS晶體管23導通。這時，由于第四和第五反相器21和22對信號的延遲，所以，附加的輸出PMOS晶體管23導通時序比輸出晶體管PMOS6的導通時序要慢。
根據(jù)如上所述的第三實施例，可以通過使兩個輸出PMOS晶體管6和23根據(jù)時間分配當輸出信號Do從“低”電平變化到“高”電平時流動的電流來減小電源噪聲。
圖8是根據(jù)本發(fā)明的第四個實施例的輸出緩沖電路的電路圖。圖8所示的輸出緩沖電路800具有第四反相器21，其輸入端與第二“與非”門12的輸出端電氣連接；第五反相器22，其輸入端與第四反相器21的輸出端電氣連接；以及附加的輸出PMOS晶體管23，它的柵極，源極和漏極分別與第五反相器的輸出端，電源，和輸出PMOS晶體管6的漏極電氣連接，所有這些都是在如圖4所示的輸出緩沖電路的基礎(chǔ)上附加上去的。
本實施例中除了附加的第四和第五反相器21和22以及輸出PMOS晶體管23以外，其他元件在電路運行方面與第二實施例中所使用的元件相似。附加元件的運行將在下面加以敘述。圖9是說明圖8所示的輸出緩沖電路操作的時序圖。該圖是這樣的時序圖，其中，在如圖5所示的時序圖中增加了在內(nèi)部節(jié)點(q)處所得到的波形。
當?shù)谝惠斎胄盘朌i電平從“高”電平變化到“低”電平并且節(jié)點(i)從“高”電平變化到“低”電平時，節(jié)點(q)從“高”電平變化到“低”電平，使得附加的輸出PMOS晶體管23導通。這時，由于第四和第五反相器21和22對信號的延遲，所以附加的輸出PMOS晶體管23導通時序落后于輸出晶體管PMOS6的導通時序。
根據(jù)如上所述的第四實施例，可以通過使兩個輸出PMOS晶體管6和23根據(jù)時間分配當輸出信號Do從“低”電平變化到“高”電平時流動的電流來減小電源噪聲。
如上所述根據(jù)本發(fā)明的輸出緩沖電路，“與非”門可以直接地驅(qū)動輸出PMOS晶體管，同時，輸出MOS晶體管中所產(chǎn)生的直通電流仍舊可被限制在同一量級上。因此，該輸出緩沖電路具有這樣的優(yōu)越性，即，可以加速關(guān)于輸出信號從“低”電平變化到“高”電平的存取。
雖然已經(jīng)參考例示的實施例對本發(fā)明進行了敘述，但是，這種說明并不是為了當作某種限制。對于本專業(yè)的技術(shù)人員來說，在參考這種說明的基礎(chǔ)上，對例示的實施例的各種修改同本發(fā)明的其他實施例一樣是顯而易見的。因此，我們的意圖是所附的權(quán)利要求書將含蓋任何屬于本發(fā)明的真正的范圍之內(nèi)的修改和實施例。
權(quán)利要求
1.一種輸出緩沖電路包括接收第一輸入信號的第一輸入端子；接收第二輸入信號的第二輸入端子；接收控制信號的控制輸入端子；輸出輸出信號的輸出端子；第一晶體管，該晶體管具有連接到所述輸出端子的第一端子，連接到第一電壓源的第二端子和控制端子；第二晶體管，該晶體管具有連接到所述輸出端子的第一端子，連接到第二電壓源的第二端子和控制端子；第一門電路，該門電路具有接收所述第一輸入信號的第一輸入節(jié)點，接收控制信號的第二輸入節(jié)點，接收第二輸入信號的啟動輸入節(jié)點和連接到所述第一晶體管的控制端的輸出節(jié)點，當?shù)谝缓偷诙斎牍?jié)點接收的信號具有預(yù)定的電平時，第一門電路輸出由啟動輸入端所接收的信號；第二門電路，該門電路具有接收第二輸入信號的第一輸入節(jié)點，接收控制信號的第二輸入節(jié)點，接收第一輸入信號的啟動輸入節(jié)點和連接到所述第一晶體管的控制端的輸出節(jié)點，當?shù)谝缓偷诙斎牍?jié)點所接收的信號具有預(yù)定的電平時，第二門電路輸出由啟動輸入節(jié)點所接收的信號。
2.根據(jù)權(quán)利要求1的輸出緩沖電路，其特征在于，所述第一和第二門電路是“與非”門電路。
3.根據(jù)權(quán)利要求2的輸出緩沖電路，其特征在于，每一個“與非”門電路包括第三晶體管，該晶體管具有與所述第一電壓源連接的第一端子，與所述輸出節(jié)點連接的第二端子，以及與所述第一輸入節(jié)點連接的控制端子，第四晶體管，該晶體管具有與所述第一電壓源連接的第一端子，與所述輸出節(jié)點連接的第二端子，以及與所述第二輸入節(jié)點連接的控制端子，第五晶體管，該晶體管具有與所述輸出節(jié)點連接的第一端子，與所述第一輸入節(jié)點連接的第二端子和控制端子，第六晶體管，該晶體管具有與所述第五晶體管的第二端子連接的第一端子，接收所述控制信號的第二端子和與所述第二輸入節(jié)點連接的控制端子。
4.根據(jù)權(quán)利要求1的輸出緩沖電路，其特征在于還包括信號電平轉(zhuǎn)換電路，該電路連接在所述第二門電路的輸出節(jié)點和所述第二晶體管的控制端子之間。
5.根據(jù)權(quán)利要求1的輸出緩沖電路，其特征在于還包括與所述輸出端子連接的第一端子，與所述第一電壓源連接的第二端子和控制端子，以及連接在所述第一門電路的輸出節(jié)點和所述第三晶體管的控制端子之間的延遲電路。
6.一種輸出緩沖電路包括接收第一輸入信號的第一輸入端子；接收第二輸入信號的第二輸入端子；接收控制信號的控制輸入端子；輸出輸出信號的輸出端子；第一晶體管，該晶體管具有連接到輸出端子的第一端子，連接到第一電壓源的第二端子和控制端子；第二晶體管，該晶體管具有連接到輸出端子的第一端子，連接到第二電壓源的第二端子和控制端子；第一門電路，該門電路具有接收第一輸入信號的第一輸入節(jié)點，接收控制信號的第二輸入節(jié)點，第三輸入節(jié)點和控制節(jié)點；第二門電路，該門電路具有接收第二輸入信號的第一輸入節(jié)點，接收控制信號的第二輸入節(jié)點，與所述第一門電路的輸出節(jié)點連接的第三輸入節(jié)點和與所述第二晶體管的控制端子和所述第一門電路的第三輸入節(jié)點連接的輸出節(jié)點；以及第三門電路，該門電路具有接收第一輸入信號的第一輸入節(jié)點，接收控制信號的第二輸入節(jié)點，與所述第一門電路的第三輸入節(jié)點連接的第三輸入節(jié)點和與所述第二晶體管的控制端連接的輸出節(jié)點。
7.根據(jù)權(quán)利要求6的輸出緩沖電路，其特征在于，所述第一，第二和第三門電路均為“與非”門電路。
8.根據(jù)權(quán)利要求6的輸出緩沖電路，其特征在于還包括信號電平轉(zhuǎn)換電路，該電路連接在所述第二門電路的輸出節(jié)點和所述第二晶體管的控制端子之間。
9.根據(jù)權(quán)利要求6的輸出緩沖電路，其特征在于還包括；第三晶體管，該晶體管具有與輸出端子相連的第一端子，與第一電壓源相連的第二端子和控制端子。延遲電路，該電路連接在所述第一門電路的輸出節(jié)點和所述第三晶體管的控制端子之間。
10.一種輸出緩沖電路包括接收第一輸入信號的第一輸入端子；接收第二輸入信號的第二輸入端子；接收控制信號的控制輸入端子；輸出輸出信號的輸出端子；第一晶體管，該晶體管具有連接到所述輸出端子的第一端子，連接到第一電壓源的第二端子和控制端子；第二晶體管，該晶體管具有連接到所述輸出端子的第一端子，連接到第二電壓源的第二端子和控制端子；包含多個第三晶體管的第一門電路，其中每一個晶體管都具有柵極，源極和漏極，并具有接收所述第一輸入信號的第一輸入節(jié)點，接收所述控制信號的第二輸入節(jié)點，接收所述第二輸入信號的啟動輸入節(jié)點和與所述第一晶體管的控制端子連接的輸出節(jié)點，所述第一和第二輸入節(jié)點被連接到第三晶體管的各個柵極，所述啟動輸入節(jié)點被連接到第三晶體管的源極，所述啟動輸入節(jié)點至少通過各第三晶體管中的一個與所述輸出節(jié)點連接；以及包含多個第四晶體管的第二門電路，其中每一個晶體管都具有柵極，源極和漏極，并具有接收所述第二輸入信號的第一輸入節(jié)點，接收所述控制信號的第二輸入節(jié)點，接收所述第一輸入信號的啟動輸入節(jié)點和與所述第二晶體管的所述控制端子連接的輸出節(jié)點，所述第一和第二輸入節(jié)點被連接到第四晶體管的各個柵極，所述啟動輸入節(jié)點被連接到第四晶體管的源極，所述啟動輸入節(jié)點通過所述第四晶體管連接到所述輸出節(jié)點。
11.根據(jù)權(quán)利要求10的輸出緩沖電路，其特征在于，第一和第二門電路均為“與非”門電路。
12.根據(jù)權(quán)利要求12的輸出緩沖電路，其特征在于，每一個“與非”門電路包括第五晶體管，該晶體管具有與所述第一電壓源連接的第一端子，與所述輸出節(jié)點連接的第二端子，與所述第一輸入節(jié)點連接的控制端子，第六晶體管，該晶體管具有與所述第一電壓源連接的第一端子，與所述輸出節(jié)點連接的第二端子和一個與所述第二輸入節(jié)點連接的控制端子，第七晶體管，該晶體管具有與所述輸出節(jié)點連接的第一端子，第二端子和與所述第一輸入節(jié)點連接的控制端子，第八晶體管，該晶體管具有與所述第七晶體管的所述第二端子連接的第一端子，接收所述控制信號的第二端子和與所述第二輸入節(jié)點連接的控制端子。
13.根據(jù)權(quán)利要求10的輸出緩沖電路，其特征在于還包括連接在所述第二門電路的輸出節(jié)點和所述第二晶體管的控制端子之間的信號電平轉(zhuǎn)換電路。
14.根據(jù)權(quán)利要求10的輸出緩沖電路，其特征在于還包括第五晶體管，該晶體管具有與所述輸出端子連接的第一端子，與所述第一電壓源連接的第二端子和控制端子；以及連接在所述第一門電路的輸出節(jié)點和所述第五晶體管的控制端子之間的延遲電路。
全文摘要
輸出緩沖電路包括接收第一輸入信號的第一輸入端，接收第二輸入信號的第二輸入端，接收控制信號的控制輸入端，輸出輸出信號的輸出端，連接在輸出節(jié)點和第一電壓源之間的第一晶體管，和連接在輸出節(jié)點和第二電壓源之間的第二晶體管。輸出緩沖電路還包括第一門電路和第二門電路。第一門電路具有第一輸入節(jié)點；第二輸入節(jié)點；啟動輸入節(jié)點和輸出節(jié)點。當?shù)谝缓偷诙斎牍?jié)點接收的信號具有預(yù)定電平時，第一門電路輸出啟動輸入節(jié)點所接收的信號。
文檔編號G11C11/409GK1165435SQ97103099
公開日1997年11月19日 申請日期1997年3月21日 優(yōu)先權(quán)日1996年3月21日
發(fā)明者杉尾賢一郎, 三苫徹哉 申請人:沖電氣工業(yè)株式會社