專利名稱：存儲(chǔ)器讀取裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于從存儲(chǔ)器讀取數(shù)據(jù)的技術(shù)，適合用于例如動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)讀出電路的技術(shù)。
在一般動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)讀出操作中，存儲(chǔ)器讀出電路響應(yīng)兩個(gè)地址選通信號(hào)而提供兩次地址信號(hào)，這兩個(gè)選通信號(hào)包括行地址選通信號(hào)和列地址選通信號(hào)。特別是，行地址是通過地址總線與行地址選通信號(hào)下降同步提供給存儲(chǔ)器的。其次，列地址是與列地址選通下降同步提供的。行地址選擇字線方向中一行的存儲(chǔ)單元。當(dāng)列地址被提供并且相應(yīng)的存儲(chǔ)單元被選擇時(shí)，數(shù)據(jù)開始向數(shù)據(jù)總線輸出。當(dāng)列地址選通信號(hào)上升時(shí)，數(shù)據(jù)輸出停止。存儲(chǔ)器設(shè)計(jì)得使得在數(shù)據(jù)輸出停止之后直到下一數(shù)據(jù)輸出時(shí)數(shù)據(jù)輸出端取高阻抗?fàn)顟B(tài)。
由于這種設(shè)計(jì)，要求存儲(chǔ)器讀出電路要在從列地址選通信號(hào)下降之后保證數(shù)據(jù)輸出的時(shí)間到列地址選通信號(hào)上升時(shí)的時(shí)間的時(shí)間段過程中從存儲(chǔ)器取裝被輸出的數(shù)據(jù)。換言之，設(shè)計(jì)者并沒有刻意在列地址 選通信號(hào)上升之后數(shù)據(jù)非斷言期間為存儲(chǔ)器讀出電路取裝數(shù)據(jù)產(chǎn)生一定時(shí)信號(hào)。即在傳統(tǒng)的存儲(chǔ)器系統(tǒng)中，數(shù)據(jù)在列地址選通信號(hào)激活期間是有效的，而為了可靠地接收數(shù)據(jù)(參見JP-A-56-41575的圖2)產(chǎn)生一定時(shí)信號(hào)是困難的。如果延遲列地址選通信號(hào)的上升以便具有較長的數(shù)據(jù)有效時(shí)間并使得數(shù)據(jù)是出電路可靠地讀取數(shù)據(jù)，則整個(gè)系統(tǒng)的周期時(shí)間被延長使得訪問動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)處理器的高速操作受到限制。
在應(yīng)用動(dòng)態(tài)存儲(chǔ)器的傳統(tǒng)系統(tǒng)中，上拉或下拉電阻器連接到將動(dòng)態(tài)存儲(chǔ)器與存儲(chǔ)器讀出電路互連的數(shù)據(jù)總線以防止數(shù)據(jù)總線在高阻抗?fàn)顟B(tài)下取一種不確定電平值。在JP-A-56-41575的圖3中，示出應(yīng)用下拉電阻器的一例。
在信息量增加和半導(dǎo)體技術(shù)進(jìn)步的當(dāng)前狀況下，十分迫切需要以高速對(duì)大容量半導(dǎo)體存儲(chǔ)器進(jìn)行數(shù)據(jù)讀和寫。這就有一個(gè)與減少一般動(dòng)態(tài)存儲(chǔ)器讀周期時(shí)間相關(guān)的問題。讀出數(shù)據(jù)斷言時(shí)段是從列地址選通信號(hào)下降之后的訪問延遲時(shí)間時(shí)延之后到列地址選通信號(hào)上升的時(shí)段。問題在于要使得存儲(chǔ)器讀出電路在這時(shí)間段中可靠地讀取數(shù)據(jù)，就必須在一定程度上延遲列地址選通信號(hào)的上升時(shí)間。存儲(chǔ)器數(shù)據(jù)讀出周期時(shí)間是訪問延遲時(shí)間，數(shù)據(jù)取裝斷言時(shí)間及列地址預(yù)充電時(shí)間之和。
本發(fā)明的一個(gè)目的是提供一種數(shù)據(jù)讀出電路，它能夠縮短從用于動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)讀出的列地址選通的下降到下一個(gè)周期列地址選通信號(hào)的下降的時(shí)間段。
本發(fā)明的另一目的是提供一種存儲(chǔ)器數(shù)據(jù)讀/寫電路，它能夠作到只需添加一個(gè)簡單的電路就可使得存儲(chǔ)器數(shù)據(jù)讀周期時(shí)間的數(shù)據(jù)取裝斷言時(shí)間段，盡可能的短。
根據(jù)本發(fā)明，為了只需增加一個(gè)盡可能簡單的電路即可達(dá)到以上目的，提供了一種存儲(chǔ)器讀出電路，這種電路帶有一種器件用于產(chǎn)生數(shù)據(jù)取裝定時(shí)信號(hào)，該信號(hào)用于存儲(chǔ)器讀出電路在從存儲(chǔ)停止輸出數(shù)據(jù)到下一數(shù)據(jù)被輸出的這段時(shí)間中取裝數(shù)據(jù)。上拉和下拉電阻器不再接入數(shù)據(jù)總線，盡管以往是這樣使用的，但數(shù)據(jù)是通過數(shù)據(jù)總線和處于高阻抗?fàn)顟B(tài)的存儲(chǔ)數(shù)據(jù)輸出端的電容來保持的。該存儲(chǔ)器讀出電路取裝數(shù)據(jù)是以由數(shù)據(jù)總線寄生電容所保持的電荷的形式進(jìn)行的。
如果數(shù)據(jù)總線維持高阻抗?fàn)顟B(tài)一段長時(shí)間并且數(shù)據(jù)未繼續(xù)讀取，則能夠提供數(shù)據(jù)輸出器件用于把不同的數(shù)據(jù)輸出到數(shù)據(jù)總線上去。
能夠提供反饋電平保持器件，用于保持?jǐn)?shù)據(jù)總線上的數(shù)據(jù)。
能夠提供電荷保持器件用于可靠地保持?jǐn)?shù)據(jù)總線上的數(shù)據(jù)。
由于具有以上的器件，上拉或下拉電阻器不再接入數(shù)據(jù)總線，雖然它以往還是使用，且該數(shù)據(jù)總線在從存儲(chǔ)器停止輸出數(shù)據(jù)到下一數(shù)據(jù)被輸出這段時(shí)間保持高阻抗?fàn)顟B(tài)。因而該存儲(chǔ)器讀器件能夠以由數(shù)據(jù)總線的寄生電容保持電荷的形式取裝數(shù)據(jù)。該存儲(chǔ)器的讀周期可被做得盡可能短而達(dá)到該存儲(chǔ)器讀訪問性能所允許的最終極限。
通過裝設(shè)帶有這些數(shù)據(jù)輸出器件的數(shù)據(jù)總線，可以防止數(shù)據(jù)總線維持高阻抗?fàn)顟B(tài)較長的時(shí)間并具有不定值。
通過裝設(shè)反饋電平保持器件，能夠可靠地保持處于高阻抗?fàn)顟B(tài)的數(shù)據(jù)總線上的數(shù)據(jù)。
由于裝有電荷保持器件，代表數(shù)據(jù)值的電荷可以數(shù)據(jù)總線的高阻抗?fàn)顟B(tài)存儲(chǔ)在電荷保持器件中，使得數(shù)據(jù)總線上的數(shù)據(jù)可更為可靠地保持。


圖1的圖示表示根據(jù)本發(fā)明的一個(gè)實(shí)施例帶有內(nèi)裝的存儲(chǔ)器讀出電路的存儲(chǔ)器控制器與動(dòng)態(tài)RAM之間的連接狀態(tài)。
圖2是一電路圖，表示帶有該實(shí)施例的內(nèi)裝存儲(chǔ)器讀出電路的存儲(chǔ)器控制器的一例。
圖3A的示圖表示該實(shí)施例存儲(chǔ)器讀出電路各部件典型的信號(hào)波形。
圖3B的示圖表示傳統(tǒng)的存儲(chǔ)器讀出電路各部件典型的信號(hào)波形。
圖3C的示圖表示實(shí)施本發(fā)明的存儲(chǔ)器讀出電路各部件典型的波形。
圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例的反饋電平保持電路的電路圖。
圖5是一個(gè)特別的電路，表示輸出緩沖器530到545的結(jié)構(gòu)一個(gè)特定的例子。
圖6是一框圖表示一實(shí)施例，其中存儲(chǔ)器控制器用于一MPEG視頻解碼器LSI。
圖7是一電路圖，表示根據(jù)本發(fā)明另一實(shí)施例的存儲(chǔ)器讀出電路的主部件。
圖8的示圖表示根據(jù)本發(fā)明的又一實(shí)施例的存儲(chǔ)器讀出電路。
圖9是一電路圖，表示產(chǎn)生列地址選通信號(hào)RAS1與RAS2的電路。
將參照附圖對(duì)本發(fā)明各實(shí)施例予以說明。
圖1的圖示表示出根據(jù)本發(fā)明的一個(gè)實(shí)施例帶有內(nèi)裝存儲(chǔ)器讀出電路的存儲(chǔ)器控制器與動(dòng)態(tài)RAM之間的連接狀態(tài)。
在附圖中，凡與圖1中所示相同的功能或信號(hào)將以相同的標(biāo)號(hào)表示。電源在圖示中省略。
圖1中，標(biāo)號(hào)1表示存儲(chǔ)器控制器，標(biāo)號(hào)2表示動(dòng)態(tài)RAM(隨機(jī)訪問存儲(chǔ)器)。存儲(chǔ)器控制器1例如接收18位地址信號(hào)，將其分為上9位地址信號(hào)和下9位地址信號(hào)，順序地把它們作為存儲(chǔ)器地址信號(hào)21提供給動(dòng)態(tài)RAM2。存儲(chǔ)器控制器1接收動(dòng)態(tài)RAM訪問請求信號(hào)12，讀/寫識(shí)別信號(hào)13，和寫入數(shù)據(jù)14W，在適當(dāng)?shù)臅r(shí)標(biāo)處產(chǎn)生行地址選通信號(hào)(RAS)22，列地址選通信號(hào)(CAS)23，寫允許信號(hào)(WE)24，和數(shù)據(jù)輸出允許信號(hào)(OE)25，并把它們提供給動(dòng)態(tài)RAM2用于動(dòng)態(tài)RAM2的數(shù)據(jù)讀/寫控制。用于動(dòng)態(tài)RAM2的寫數(shù)據(jù)信號(hào)和讀數(shù)據(jù)信號(hào)通過一16位數(shù)據(jù)總線26傳送。這一數(shù)據(jù)總線26在一安裝了存儲(chǔ)器控制器1與動(dòng)態(tài)RAM2的印刷電路板上形成。
圖1中，從動(dòng)態(tài)RAM2待讀的數(shù)據(jù)信號(hào)由14R表示，待輸入到存儲(chǔ)器控制器1的主時(shí)鐘記為15，從存儲(chǔ)器控制器1待輸出的讀控制時(shí)鐘記為16，待輸入到存儲(chǔ)器控制器1的復(fù)位信號(hào)由17表示。
圖2是一電路圖，表示圖1中所示存儲(chǔ)器控制器結(jié)構(gòu)的一個(gè)特別例子。
圖2中，標(biāo)號(hào)301到312代表D型具有清除輸入端用于產(chǎn)生定時(shí)信號(hào)的觸發(fā)器，標(biāo)號(hào)313到328表示用于鎖存讀出數(shù)據(jù)信號(hào)的D型觸發(fā)器，標(biāo)號(hào)340表示二輸入正邏輯輸出AND門，標(biāo)號(hào)341代表具有一反相輸入端的二輸入負(fù)邏輯輸出NAND門，標(biāo)號(hào)350到353表示二輸入正邏輯輸出AND門，標(biāo)號(hào)360到361表示二輸入負(fù)邏輯輸出NAND門，標(biāo)號(hào)370到371表示二輸入正邏輯OR門，標(biāo)號(hào)372表示二輸入負(fù)邏輯輸出NOR門，標(biāo)號(hào)373代表非反相輸出緩沖器，標(biāo)號(hào)374與375表示反相輸出緩沖器，標(biāo)號(hào)380到395表示具有高阻抗輸出控制端的非反相輸出緩沖器，用于響應(yīng)自NOR門372輸出的內(nèi)部控制信號(hào)19而輸出固定值，以及標(biāo)號(hào)410到425表示數(shù)據(jù)輸入緩沖器。
觸發(fā)器313到328響應(yīng)表示從觸發(fā)器312輸出的讀出數(shù)據(jù)取裝定時(shí)的內(nèi)部控制信號(hào)18取裝從數(shù)據(jù)輸入緩沖器410到425所提供的讀出數(shù)據(jù)26。響應(yīng)由AND門341所提供的地址選擇信號(hào)20，AND門340與350通過OR門370到動(dòng)態(tài)RAM2，輸出作為存儲(chǔ)器地址信號(hào)21的18位地址信號(hào)11的分別為上9位行地址信號(hào)或下9位列地址信號(hào)。
又圖2中，標(biāo)號(hào)510到525表示用于鎖存寫數(shù)據(jù)的D型觸發(fā)器，且標(biāo)號(hào)530到545表示帶有高阻抗輸出控制端的非反相輸出緩沖器。標(biāo)號(hào)50表示一寫電路，該電路響應(yīng)動(dòng)態(tài)RAM訪問請求信號(hào)12和讀/寫識(shí)別信號(hào)13，產(chǎn)生內(nèi)部控制信號(hào)30與31，該內(nèi)部控制信號(hào)30向觸發(fā)器510到525提供取裝寫數(shù)據(jù)14W的時(shí)標(biāo)。內(nèi)部控制信號(hào)31向輸出緩沖器530到545提供數(shù)據(jù)輸出時(shí)標(biāo)。
在本說明書中，圖2中所示的整個(gè)電路(存儲(chǔ)器控制器1)除了觸發(fā)器510到525和輸出緩沖器530到545以外的電路部分稱作存儲(chǔ)器讀出電路。
本實(shí)施例中，數(shù)據(jù)總線26的電容保持對(duì)應(yīng)于讀出數(shù)據(jù)的電荷。存儲(chǔ)器讀出電路的輸入緩沖器410到425檢測電荷的電壓電平值。用于保持在數(shù)據(jù)總線上的電荷的電荷保持器可被連接到數(shù)據(jù)總線。這樣的電荷保持器易于通過把適當(dāng)?shù)碾娙萜鬟B接列16位數(shù)據(jù)總線26的每一信號(hào)線而實(shí)現(xiàn)。
圖3A表示存儲(chǔ)器讀出電路各部件的典型信號(hào)波形。圖3A中，標(biāo)號(hào)400表示動(dòng)態(tài)RAM2的列地址訪問時(shí)間，標(biāo)號(hào)401表示讀周期時(shí)間，標(biāo)號(hào)402表示由動(dòng)態(tài)RAM2所規(guī)定的列地址預(yù)充電時(shí)間，信號(hào)11到16以及信號(hào)18到26表示本發(fā)明的典型信號(hào)波形，標(biāo)號(hào)501到505表示18位的讀地址值，標(biāo)號(hào)601到606表示9位存儲(chǔ)器地址值，標(biāo)號(hào)701到705表示從RAM2輸出到數(shù)據(jù)總線26的16位讀出數(shù)據(jù)值，標(biāo)號(hào)901到905表示從存儲(chǔ)器讀出電路輸出的讀出數(shù)據(jù)輸出值。
數(shù)據(jù)總線26上的信號(hào)波形27也示于圖3A中，該波形是通過把上拉電阻器連接到數(shù)據(jù)總線26而得到。這一信號(hào)波形的讀出數(shù)據(jù)值由801到805所表示，如以下敘述中將會(huì)指出的，數(shù)據(jù)取裝定時(shí)信號(hào)18引起數(shù)據(jù)701到705在該定時(shí)信號(hào)上升時(shí)標(biāo)時(shí)被取裝。由于這一信號(hào)，如果數(shù)據(jù)取裝時(shí)間403不被延長，則數(shù)據(jù)801到805不能被取裝。
圖1，2與3A中，存儲(chǔ)器讀出電路根據(jù)輸入信號(hào)11到15產(chǎn)生用于動(dòng)態(tài)RAM2的讀出操作的信號(hào)21到25，并把它們輸出到動(dòng)態(tài)RAM2。動(dòng)態(tài)RAM2讀由地址信號(hào)21所指定的地址處的存儲(chǔ)器單元中數(shù)據(jù)并將其輸出到數(shù)據(jù)總線26。
動(dòng)態(tài)RAM讀請求信號(hào)12在由主時(shí)鐘15所產(chǎn)生的讀控制時(shí)鐘16的上升時(shí)標(biāo)處發(fā)生變化。當(dāng)數(shù)據(jù)讀出被請求時(shí)，這一請求信號(hào)具有電平“1”。該請求信號(hào)順序通過存儲(chǔ)器讀出電路的D型觸發(fā)器301到305。由觸發(fā)器301到305及讀控制時(shí)鐘16的輸出的組合所產(chǎn)生的是行地址選通信號(hào)22，列地址選通信號(hào)23，固定值輸出控制信號(hào)19和地址選擇信號(hào)20。
輸入到存儲(chǔ)器讀出電路的18位地址信號(hào)11被地址選擇信號(hào)20分為上9位行地址信號(hào)和下9位列地址信號(hào)并作為存儲(chǔ)器地址信號(hào)21輸出。圖3A所示的例子中，連續(xù)的5字?jǐn)?shù)據(jù)被讀取。因而，如果認(rèn)為18位地址值501到505是由十六進(jìn)位制表示的10000H，10001H，10002H，10003H和10004H，則9位的存儲(chǔ)器地址值601到606為100H，000H，001H，002H，003H和004H。
9位存儲(chǔ)器地址值601在行地址選通信號(hào)22的下降時(shí)標(biāo)處提供給動(dòng)態(tài)RAM2，而9位存儲(chǔ)器地址602到606在列地址選通信號(hào)23的下降時(shí)標(biāo)提供給動(dòng)態(tài)RAM2。讀/寫識(shí)別信號(hào)13，寫允許信號(hào)24，和數(shù)據(jù)輸出允許信號(hào)25分別取電平值“1”，“1”和“0”，這指示讀方式。
當(dāng)行地址601與列地址602在行地址允許信號(hào)22和列地址允許信號(hào)23的下降時(shí)施加于動(dòng)態(tài)RAM2時(shí)數(shù)據(jù)輸出端保持在高阻抗?fàn)顟B(tài)直至列地址訪問時(shí)間400在列地址選通信號(hào)23下降定時(shí)之后消失。此后，在動(dòng)態(tài)RAM2把從由行地址值601和列地址值602所選擇的存儲(chǔ)器元讀取的數(shù)據(jù)輸出到16位數(shù)據(jù)總線26之后，數(shù)據(jù)輸出端迅速地在列地址選通信號(hào)23的上升定時(shí)轉(zhuǎn)變?yōu)楦咦杩範(fàn)顟B(tài)。
圖3A所示所示的讀操作中，在上述操作之后，只有列地址選通信號(hào)23重復(fù)上升和下降以讀取同一行地址值和不同的地址值的一個(gè)或多個(gè)存儲(chǔ)器單元，并順序地輸出讀出的數(shù)據(jù)到16位數(shù)據(jù)總線26。
在圖3A中，標(biāo)號(hào)26表示根據(jù)本發(fā)明的該實(shí)施例的數(shù)據(jù)總線上的信號(hào)波形，并且標(biāo)號(hào)27表示僅具有連接于其上的上拉電阻器的傳統(tǒng)數(shù)據(jù)總線上的信號(hào)波形。讀到數(shù)據(jù)總線上的數(shù)據(jù)信號(hào)值701到705對(duì)應(yīng)于數(shù)據(jù)值801到805，其中每一對(duì)對(duì)應(yīng)的值具有相同的值。對(duì)于傳統(tǒng)的數(shù)據(jù)總線，在RAM2的數(shù)據(jù)輸出端轉(zhuǎn)變?yōu)楦咦杩範(fàn)顟B(tài)之后，數(shù)據(jù)總線上的所有值都由上拉電阻器固定在“1”。為了在動(dòng)態(tài)RAM2輸出數(shù)據(jù)時(shí)存儲(chǔ)器讀出電路讀取正確的數(shù)據(jù)，需要一充分長的數(shù)據(jù)讀取時(shí)間403。數(shù)據(jù)讀周期時(shí)間401等于列地址訪問時(shí)間400，數(shù)據(jù)讀取時(shí)間403和列地址預(yù)充電時(shí)間402的和，并且在數(shù)據(jù)讀時(shí)間變長時(shí)則該周期時(shí)間延長。
與此相對(duì)照，在這一實(shí)施例中，動(dòng)態(tài)RAM2輸出數(shù)據(jù)到數(shù)據(jù)總線26并在此后數(shù)據(jù)總線26在列地址選通信號(hào)上升定時(shí)處轉(zhuǎn)變?yōu)楦咦杩範(fàn)顟B(tài)。但是，因?yàn)樯侠蛳吕娮杵鞑慌c數(shù)據(jù)總線連接，故數(shù)據(jù)總線上的數(shù)據(jù)值被保持到動(dòng)態(tài)RAM2在下一個(gè)周期輸出數(shù)據(jù)為止。
因而，如圖3A中所示，用于數(shù)據(jù)取裝的數(shù)據(jù)取裝定時(shí)信號(hào)18可以在從列地址選通信號(hào)23上升到下一數(shù)據(jù)被輸出時(shí)這一時(shí)間段中上升。對(duì)于傳統(tǒng)數(shù)據(jù)總線所需的數(shù)據(jù)讀時(shí)間403因而可變得盡可能的短。于是讀周期時(shí)間401可被縮短，從而整個(gè)系統(tǒng)可被提高速度。
以下將參照圖3B與3C作更詳細(xì)的說明。
圖3B示出傳統(tǒng)的存儲(chǔ)器讀出電路典型的信號(hào)波形。從圖3B可見，在讀周期時(shí)間變短時(shí)，則在從列地址訪問時(shí)間400之后的預(yù)定時(shí)延到列地址選通信號(hào)上升這段短的時(shí)間段中產(chǎn)生用于取裝數(shù)據(jù)的數(shù)據(jù)取裝定時(shí)信號(hào)18就變得困難了。結(jié)果是，必須通過推遲列地址選通信號(hào)的上升而設(shè)置一充分長的數(shù)據(jù)有效時(shí)間以便可靠地取裝數(shù)據(jù)。這就成為提高全系統(tǒng)速度的一個(gè)障礙。圖3C示出本發(fā)明實(shí)施例的存儲(chǔ)器讀出電路的典型信號(hào)波形。如果用于取裝數(shù)據(jù)的數(shù)據(jù)取裝定時(shí)信號(hào)18′是在從列地址訪問時(shí)間400過后的觸發(fā)器準(zhǔn)備時(shí)間和用于充電的時(shí)間的時(shí)延起到下一數(shù)據(jù)的輸出這段時(shí)間中產(chǎn)生，那就夠用了。于是訪問時(shí)間被加速，因而使用本發(fā)明的系統(tǒng)可提高速度。
在數(shù)據(jù)不被連續(xù)讀取時(shí)，固定值輸出控制信號(hào)19對(duì)于數(shù)據(jù)總線上的所有數(shù)據(jù)值控制輸出緩沖器380到395以輸出一固定值“1”。這樣就避免了數(shù)據(jù)總線的不確定值。
讀到數(shù)據(jù)總線上的數(shù)據(jù)值701到705由存儲(chǔ)器讀出電路的D型觸發(fā)器313到328在數(shù)據(jù)取裝定時(shí)信號(hào)18的上升定時(shí)處被取裝，并作為16位讀出數(shù)據(jù)信號(hào)14輸出。圖3A中所示的數(shù)據(jù)值701到705對(duì)應(yīng)于數(shù)據(jù)值901到905，每一對(duì)對(duì)應(yīng)的值具有相同的值。
圖4是一電路圖，示出反饋電平保持電路的一個(gè)實(shí)施例，該電路替代應(yīng)用連接到構(gòu)成數(shù)據(jù)總線的每一信號(hào)線的電容器，用于保持?jǐn)?shù)據(jù)總線26上的數(shù)據(jù)值。
圖4中，標(biāo)號(hào)4001表示構(gòu)成數(shù)據(jù)總線26的一信號(hào)線，標(biāo)號(hào)4002表示一反相器，標(biāo)號(hào)4003表示一P通道場效應(yīng)晶體管，以及標(biāo)號(hào)4004表示一n通道場效應(yīng)晶體管。這個(gè)反饋電平保持電路可作為獨(dú)立于圖1中所示的存儲(chǔ)器控制器1并與之相分離的電路而形成，或可以在作為圖2所示的存儲(chǔ)器控制器1的同一半導(dǎo)體基片上形成。
圖4中，數(shù)據(jù)信號(hào)線4001上的電平值被輸入到反相器4002并被該反相器反相，并提供給晶體管4003與4004的柵極。數(shù)據(jù)信號(hào)線4001被晶體管4003和4004的組合根據(jù)輸入到反相器4002的電平值驅(qū)動(dòng)為Vcc電平或接地電平。雙箭頭4008所指示的動(dòng)態(tài)RAM一側(cè)的數(shù)據(jù)輸出緩沖器具有的驅(qū)動(dòng)功率大于晶體管4003與4004組合的驅(qū)動(dòng)功率，當(dāng)數(shù)據(jù)信號(hào)線4001被該緩沖器驅(qū)動(dòng)時(shí)，數(shù)據(jù)信號(hào)線4001的電平值發(fā)生變化且晶體管4003與4004的組合將根據(jù)反相器4002的輸出信號(hào)，即按照數(shù)據(jù)信號(hào)線4001上已快速改變了的電平值建立數(shù)據(jù)信號(hào)線4001的電平。
因而數(shù)據(jù)信號(hào)線4001被晶體管4003與4004的組合引發(fā)保持相同的電平值直至該數(shù)據(jù)信號(hào)線4001被RAM邊的輸出緩沖器驅(qū)動(dòng)為相反的電平。晶體管4003與4004設(shè)計(jì)為具有的器件參數(shù)將晶體管4003與4004的組合的驅(qū)動(dòng)功率設(shè)定為小于RAM側(cè)的數(shù)據(jù)輸出緩沖器的功率。驅(qū)動(dòng)功率決定于每一晶體管的接通電阻。具有較大接通電阻的晶體管的組合提供較小的驅(qū)動(dòng)功率，使得晶體管易于被存儲(chǔ)器輸出緩沖器反相。
圖5示出存儲(chǔ)器控制器1的數(shù)據(jù)輸入/輸出部分的結(jié)構(gòu)和動(dòng)態(tài)RAM2以及輸出緩沖器530到545的電路結(jié)構(gòu)的一特定例子。
本實(shí)施例的輸出緩沖器530到545由一個(gè)推拉型輸出級(jí)和一個(gè)輸出控制部分構(gòu)成。輸出級(jí)由一對(duì)n通道場效應(yīng)晶體管5001和5002串接在電源電壓端Vcc和接地端之間構(gòu)成。輸出控制部分產(chǎn)生用于根據(jù)輸出數(shù)據(jù)信號(hào)5003與輸出控制信號(hào)31驅(qū)動(dòng)晶體管5001與5002的信號(hào)。
輸出控制部分由以下器件構(gòu)成用于對(duì)輸出數(shù)據(jù)信號(hào)5003進(jìn)行反相的反相器5005，用于對(duì)輸出控制信號(hào)31進(jìn)行反相的另一反相器5006，用于接收輸出數(shù)據(jù)信號(hào)5003與反相器5006的輸出信號(hào)的兩輸入NAND門5007，用于接收由反相器5005和5006的被反相的信號(hào)的另一個(gè)兩輸入NAND門5008，以及用于把NAND門5007與5008的輸出信號(hào)反相并把它們提供給晶體管5001與5002的柵極的反相器5009與5010。
當(dāng)輸出控制信號(hào)31取高電平時(shí)，晶體管5001與5002都關(guān)斷并且輸出節(jié)點(diǎn)N1進(jìn)入高阻抗?fàn)顟B(tài)。這種狀態(tài)下，構(gòu)成數(shù)據(jù)總線26的信號(hào)線26-0到26-15的電平由信號(hào)線與連結(jié)端子之間的電容器保持對(duì)地電勢。
連接到數(shù)據(jù)總線26的固定值輸出緩沖器380到395具有類似于輸出緩沖器530到545的結(jié)構(gòu)。固定值輸出緩沖器380到395被提供固定電平(例如，Vcc)而不是輸出數(shù)據(jù)信號(hào)5003，以及圖2中所示的內(nèi)部控制信號(hào)19作為輸出控制信號(hào)。高阻抗意即相對(duì)于電源電平或接地電平為n+KΩ的阻抗，例如40KΩ或更高。那種傳統(tǒng)的上拉或下拉電阻器可被除掉而代之以應(yīng)用約40KΩ的電阻器。
動(dòng)態(tài)RAM2側(cè)的輸出緩沖器5020到5035具有與存儲(chǔ)器控制器1的輸出緩沖器530到545相同的結(jié)構(gòu)。標(biāo)號(hào)5036表示從存儲(chǔ)器陣列(未示出)讀取的數(shù)據(jù)信號(hào)，標(biāo)號(hào)5037表示輸出控制信號(hào)，標(biāo)號(hào)5040到5055表示用于接收由輸出緩沖器530到545輸出到數(shù)據(jù)總線26的信號(hào)線26-0到26-5的寫數(shù)據(jù)信號(hào)的輸入緩沖器。
表1示出分別由本實(shí)施例所應(yīng)用的輸入信號(hào)22(RAS)，23(CAS)，24(WE)，25(OE)，輸出狀態(tài)和操作方式之間的關(guān)系。表1中的“輸出控制”對(duì)應(yīng)于圖5中所示的輸出控制信號(hào)5037。
表1輸入信號(hào) 輸出控制 輸出信號(hào) 操作RAS CAS WE OE OUTCNT I/OH H H HHHigh-z待用L H H HHHigh-z刷新L L H LLDout 讀L L L HLDin 寫L L H HHHigh-zL H H LHHigh-z圖6為一框圖，表示另一實(shí)施例，其中上述實(shí)施例的存儲(chǔ)器控制器用于MPEG(動(dòng)畫專家組)視頻解碼器(活動(dòng)圖象解碼器)LSI，該LSI形成與稱為MPEG的視頻標(biāo)準(zhǔn)相一致的活動(dòng)圖象再現(xiàn)系統(tǒng)。
如圖6中所示，這一實(shí)施例的活動(dòng)圖象再現(xiàn)系統(tǒng)由以下器件構(gòu)成CD-ROM驅(qū)動(dòng)器81，微處理器82，MPEG音頻解碼器84，MPEG視頻解碼器83，視頻信號(hào)處理器85，D/A轉(zhuǎn)換器86，音頻放大器87，及其他元件。CD-ROM驅(qū)動(dòng)器81讀取被壓縮編碼并存儲(chǔ)在CD-ROM中的運(yùn)動(dòng)圖象數(shù)據(jù)。微處理器82把讀出的數(shù)據(jù)(以下稱為位流)分離為圖象數(shù)據(jù)和音頻數(shù)據(jù)并分析控制信息。MPEG音頻解碼器84把分離出的音頻數(shù)據(jù)解碼，MPEG視頻解碼器83對(duì)分離出的活動(dòng)圖象數(shù)據(jù)解碼。視頻信號(hào)處理器85把通過圖象合成等被解碼的圖象數(shù)據(jù)(數(shù)字信號(hào))轉(zhuǎn)換為模擬信號(hào)并轉(zhuǎn)換為R，G與B信號(hào)，并將這些信號(hào)提供給監(jiān)視器90。D/A轉(zhuǎn)換器86把由MPEG音頻解碼器84解碼的音頻數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)。音頻放大器87放大轉(zhuǎn)換過的音頻信號(hào)并驅(qū)動(dòng)揚(yáng)聲器91。
標(biāo)號(hào)88表示用于存儲(chǔ)由微處理器82要執(zhí)行的程序和固定數(shù)據(jù)的只讀存儲(chǔ)器。標(biāo)號(hào)89表示用于微處理器82的工作區(qū)域的隨機(jī)訪問存儲(chǔ)器。這個(gè)系統(tǒng)中，可使用硬盤驅(qū)動(dòng)器代替CD-ROM驅(qū)動(dòng)器。
MPEG視頻解碼器83裝有輸入處理電路801，內(nèi)部處理電路802，和輸出處理電路803以及圖2所描述的實(shí)施例的存儲(chǔ)器控制器1。輸入處理電路801，內(nèi)部處理電路802，或輸出處理電路803把存儲(chǔ)器訪問請求信號(hào)12提供給存儲(chǔ)器控制器1，該控制器進(jìn)而進(jìn)行動(dòng)態(tài)RAM2的讀/寫操作。
本實(shí)施例的MPEG視頻解碼器83是作為在諸如硅等單個(gè)半導(dǎo)體基片上制成的半導(dǎo)體集成電路而形成的，雖然本發(fā)明并不限于此。本系統(tǒng)中，連接到MPEG視頻解碼器83的動(dòng)態(tài)RAM2當(dāng)作緩沖區(qū)(幀存儲(chǔ)器)用于在解碼之前或之后暫存圖象數(shù)據(jù)。
由微處理器82讀取的位流以恒定速率，例如1.2Mbps，被輸入到MPEG視頻解碼器83。有三種MPEG視頻編碼方案，包括內(nèi)編碼圖方案(I-圖)，預(yù)編碼圖方案(P-圖)，和雙向預(yù)編碼圖方案(B-圖)。對(duì)于再現(xiàn)一幀圖象所必須的每幀的視頻位流的數(shù)據(jù)量三種編碼方案之間有很大差別。在編碼時(shí)，視頻位流的傳輸速率通過三種編碼方案的組合被控制而一般是恒定的。通常在日本和美國所用的幀轉(zhuǎn)速率約為30Hz，而歐洲和其他國家中所用的是25Hz，分別都是不變的。因此，對(duì)于按三種編碼方案的圖象幀進(jìn)行解碼所必須的視頻位流轉(zhuǎn)移速率有很大差別。雖然轉(zhuǎn)移速率與被處理的幀有關(guān)，但這一速率分別約為7Mbps，2Mbps，與0.6Mbps。
為了對(duì)所輸入的視頻位流的傳輸速率與用于解碼的視頻位流的轉(zhuǎn)移速率之間的差進(jìn)行補(bǔ)償，輸入處理電路801進(jìn)行一種處理。這種處理使用動(dòng)態(tài)RAM2的部分作為先入先出緩沖區(qū)。特別地，被輸入的視頻位流被順序地寫入由輸入處理電路801監(jiān)控的動(dòng)態(tài)RAM2的緩沖區(qū)，同時(shí)更新寫地址。
當(dāng)內(nèi)部處理電路802請求視頻位流以便解碼時(shí)，輸入處理電路801以滿足必須的轉(zhuǎn)移速率的速度產(chǎn)生和更新讀地址，順序地從動(dòng)態(tài)RAM2讀取視頻位流，并特其提供給內(nèi)部處理電路802。這種情況下，輸入處理電路801監(jiān)控寫與讀地址，使得不會(huì)溢出或下溢在動(dòng)態(tài)RAM2中部分形成的先入先出緩沖區(qū)。
在內(nèi)部處理電路802中，輸入位流受到可變長度碼的解碼，反向量子化和頻率轉(zhuǎn)換對(duì)幀解碼與編碼幀相匹配。在由內(nèi)編碼圖方案進(jìn)行編碼的幀的情況下，復(fù)制的數(shù)據(jù)作為參考幀存儲(chǔ)在動(dòng)態(tài)RAM2中部分形成的緩沖區(qū)中。在幀由預(yù)編碼圖方案被編碼的情況下，復(fù)制的數(shù)據(jù)和參考幀的部分?jǐn)?shù)據(jù)從動(dòng)態(tài)RAM2被讀取并必要時(shí)加在一起，并且作為參考幀存儲(chǔ)在動(dòng)態(tài)RAM2中的緩沖區(qū)中。
在幀由雙向預(yù)編碼圖方案編碼的情況下，復(fù)制數(shù)據(jù)和兩幅參考幀的部分?jǐn)?shù)據(jù)從動(dòng)態(tài)RAM2被讀出并如必要加在一起，并作為參考幀存儲(chǔ)在緩沖區(qū)用于幀復(fù)制。在對(duì)由雙向內(nèi)幀預(yù)編碼方案所編碼的幀進(jìn)行解碼時(shí)，動(dòng)態(tài)RAM2必須特兩幅幀的緩沖區(qū)作最快反相，以及使一個(gè)幀作最快反相，以保持復(fù)制的幀直至輸出處理電路803完成其讀操作。
輸出處理電路803以編碼的幀相同的順序讀取存儲(chǔ)在緩沖區(qū)中的多個(gè)幀數(shù)據(jù)，并將它們與定時(shí)信號(hào)一同輸出以便形成一個(gè)視頻信號(hào)。
圖7示出根據(jù)本發(fā)明另一實(shí)施例的存儲(chǔ)器讀出電路的主要部分。該實(shí)施例中，如果數(shù)據(jù)沒有被連續(xù)地讀取，則由觸發(fā)器510到525鎖存的先前的寫數(shù)據(jù)通過使用寫數(shù)據(jù)輸出緩沖器530到545被輸出到數(shù)據(jù)總線26上，以避免數(shù)據(jù)總線26的信號(hào)線上的不確定電平。
本實(shí)施例與圖2所示實(shí)施例不同之點(diǎn)在于，不是應(yīng)用圖2所示的固定值輸出緩沖器380到395，而是使用兩輸入的CR門399。輸入到OR門399的一個(gè)輸入端的是由NCR門372輸出的固定值輸出內(nèi)部控制信號(hào)19，并且輸入到該OR門的另一輸入端的是由寫電路50所輸出的寫控制信號(hào)。本實(shí)施例中，只有單一兩輸入OR門399是由所有緩沖器380到395共用的，而不是使用對(duì)應(yīng)于如圖2中所示的實(shí)施例中的數(shù)據(jù)總線26信號(hào)線數(shù)目的十六個(gè)緩沖器380到395。
圖8示出據(jù)本發(fā)明又一實(shí)施例的存儲(chǔ)器讀出電路。在這個(gè)實(shí)施例中，存儲(chǔ)器控制器1′適于產(chǎn)生第一行地址選通信號(hào)RAS1和第二行地址選通信號(hào)RAS2。結(jié)果是，兩個(gè)動(dòng)態(tài)RAM2a與2b可被連接到單一存儲(chǔ)器控制器1′。作為用于產(chǎn)生這種行地址選通信號(hào)RAS1與RAS2的電路的一個(gè)特定的例子示于圖9之中。
如果動(dòng)態(tài)RAM2a與2b的每一個(gè)的容量都與圖1中所示的動(dòng)態(tài)RAM2的容量相同，則比圖1中所示的實(shí)施例大一位的19位的地址信號(hào)11輸入到存儲(chǔ)器控制器1′。兩個(gè)兩輸入OR門376與377加到圖2中所示的電路中，這兩個(gè)OR門在其一個(gè)輸入端接收地址信號(hào)11的最重要位A18的真和假電平作為它們的激活電平。輸入到這兩個(gè)OR門另一輸入端的是用于形成圖2所示的RAS信號(hào)的NAND門360的輸出信號(hào)22。這樣，以真和假電平之一作為其激活電平的行地址選通信號(hào)RAS1與RAS2可通過OR門376與377形成。以類似的方式，一個(gè)存儲(chǔ)器控制器可控制三個(gè)或更多個(gè)(最好是2的倍數(shù))動(dòng)態(tài)RAM。
如同到此所述上述各實(shí)施例中那樣，提供了用于產(chǎn)生數(shù)據(jù)取裝定時(shí)信號(hào)的器件，該信號(hào)使得存儲(chǔ)器讀出電路在從動(dòng)態(tài)RAM停止輸出數(shù)據(jù)到下一數(shù)據(jù)被輸出的時(shí)間段中取裝數(shù)據(jù)。上拉或下拉電阻器不再連接到數(shù)據(jù)總線上，雖然這種電阻在此前一直使用。但數(shù)據(jù)是由數(shù)據(jù)總線和處于高阻抗?fàn)顟B(tài)的動(dòng)態(tài)RAM的數(shù)據(jù)輸出端的電容所保持的。因而存儲(chǔ)器讀出電路可以由數(shù)據(jù)總線的寄生電容所保持的電荷的形式取裝數(shù)據(jù)。可使得動(dòng)態(tài)RAM的讀周期盡可能的短而接近動(dòng)態(tài)RAM的讀訪問性能所允許的最終極限。
提供了數(shù)據(jù)輸出器件，如果數(shù)據(jù)總線的高阻抗?fàn)顟B(tài)持續(xù)時(shí)間長于數(shù)據(jù)讀操作過程預(yù)定時(shí)間段，則該器件用于由觸發(fā)器保持輸出數(shù)據(jù)，該觸發(fā)器是用作固定數(shù)據(jù)或?qū)憯?shù)據(jù)保持器件的。因而可防止由數(shù)據(jù)總線在長時(shí)間段中的高阻抗?fàn)顟B(tài)所引起的不確定電平值。其結(jié)果是可防止取裝錯(cuò)誤數(shù)據(jù)和系統(tǒng)功能故障。
反饋電平保持器件的提供使得處于高阻抗?fàn)顟B(tài)的數(shù)據(jù)總線上的數(shù)據(jù)能夠可靠地保持。
由于提供了電荷保持器件，代表數(shù)據(jù)值的電荷可被存儲(chǔ)在處于數(shù)據(jù)總線高阻抗?fàn)顟B(tài)中的電荷保持器件之中，從而數(shù)據(jù)總線上的數(shù)據(jù)可更可靠地被保持。
本發(fā)明者的發(fā)明已通過較佳實(shí)施例特別進(jìn)行了說明。但本發(fā)明是不擬限于以上實(shí)施例的，顯然在不背離本發(fā)明之范圍的情況下可作出各種各樣的修改。
在以上說明中，發(fā)明者所作之本發(fā)明主要被用于MPEC系統(tǒng)的緩沖器存儲(chǔ)器，該系統(tǒng)是作為本發(fā)明背景的一個(gè)應(yīng)用場合。但本發(fā)明不限于此，而是可用于動(dòng)態(tài)RAM的一般的控制器。根據(jù)本發(fā)明，只須添加一簡單電路即可使得動(dòng)態(tài)存儲(chǔ)器的數(shù)據(jù)讀周期加速。
權(quán)利要求
1.一種存儲(chǔ)器讀取電路，其特征在于，它包括與存儲(chǔ)器件連接的地址輸出器件，用于向該存儲(chǔ)器件輸出地址；用于向上述地址提供指示信號(hào)時(shí)標(biāo)的選通信號(hào)的器件；用于從上述存儲(chǔ)器件輸入數(shù)據(jù)的器件，該數(shù)據(jù)輸入器件的數(shù)據(jù)在直到下一數(shù)據(jù)輸出之前的時(shí)間段，即上述選通信號(hào)輸出時(shí)的斷言時(shí)間段和上述選通信號(hào)沒有輸出的非斷言時(shí)間段的整個(gè)過程中，都是有效的；以及用于產(chǎn)生數(shù)據(jù)輸入定時(shí)信號(hào)的數(shù)據(jù)輸入定時(shí)器，以便根據(jù)上述選通信號(hào)從上述存儲(chǔ)器件直到下一數(shù)據(jù)輸出之前的上述時(shí)間段中輸入數(shù)據(jù)。
2.根據(jù)權(quán)利要求1的存儲(chǔ)器讀取電路，其特征在于上述地址和上述選通信號(hào)的定時(shí)根據(jù)時(shí)鐘信號(hào)切換；以及上述數(shù)據(jù)輸入定時(shí)器包括用于在上述時(shí)鐘信號(hào)變化定時(shí)處輸入上述選通信號(hào)電平的器件。
3.根據(jù)權(quán)利要求2的存儲(chǔ)器讀取電路，其特征在于還包括與上述存儲(chǔ)器件連接的數(shù)據(jù)總線；具有緩沖器用于通過上述數(shù)據(jù)總線向上述存儲(chǔ)器輸出數(shù)據(jù)的數(shù)據(jù)寫電路；以及與上述數(shù)據(jù)總線連接的預(yù)定數(shù)據(jù)輸出器，用于在上述緩沖器引起上述數(shù)據(jù)總線進(jìn)入高阻抗?fàn)顟B(tài)的時(shí)間段中向上述數(shù)據(jù)總線輸出預(yù)定數(shù)據(jù)。
4.根據(jù)權(quán)利要求3的存儲(chǔ)器讀取電路，其特征在于還包括與上述數(shù)據(jù)總線連接用于保持電平的電平保持電路，該電平保持電路具有互補(bǔ)連接的p及n通道場效應(yīng)晶體管以及連接在該場效應(yīng)晶體管的結(jié)點(diǎn)與該兩場效應(yīng)晶體管兩個(gè)刪極之間的反相器。
5.根據(jù)權(quán)利要求4的存儲(chǔ)器讀取電路，其特征在于上述互補(bǔ)連接的場效應(yīng)晶體管通過大于由上述場效應(yīng)晶體管的接通電阻所決定的驅(qū)動(dòng)功率的驅(qū)動(dòng)功率把保持電平反相。
6.根據(jù)權(quán)利要求3的存儲(chǔ)器讀取電路，其特征在于還包含與上述數(shù)據(jù)總線連接的電容器。
7.根據(jù)權(quán)利要求1的存儲(chǔ)器讀取電路，其特征在于上述數(shù)據(jù)輸入器具有用于連接到上述存儲(chǔ)器的數(shù)據(jù)總線，以及連接到上述數(shù)據(jù)總線用于保持電平的電平保持電路，該電平保持電路具有互補(bǔ)連接的p和n通道場效應(yīng)晶體管和連接在上述場效應(yīng)晶體管的結(jié)點(diǎn)和該場效應(yīng)晶體管的兩柵極之間的反相器。
8.根據(jù)權(quán)利要求7的存儲(chǔ)器讀取電路，其特征在于上述互補(bǔ)連接的場效應(yīng)晶體管通過大于由上述場效應(yīng)晶體管導(dǎo)通電阻所決定的驅(qū)動(dòng)功率的驅(qū)動(dòng)功率而使保持的電平反相。
9.根據(jù)權(quán)利要求1的存儲(chǔ)器讀取電路，其特征在于還包括連接到上述數(shù)據(jù)總線的電容器。
10.根據(jù)權(quán)利要求2的存儲(chǔ)器讀取電路，其特征在于還包括連接到上述存儲(chǔ)器件的數(shù)據(jù)總線；具有緩沖器件的數(shù)據(jù)寫電路，用于響應(yīng)寫控制信號(hào)通過上述數(shù)據(jù)總線向上述存儲(chǔ)器件輸出數(shù)據(jù)；以及連接到上述數(shù)據(jù)寫電路的數(shù)據(jù)總線穩(wěn)定電路，用于響應(yīng)控制上述數(shù)據(jù)寫電路的控制信號(hào)把上述數(shù)據(jù)寫電路的數(shù)據(jù)輸送到上述數(shù)據(jù)總線。
11.用于存儲(chǔ)器的讀出電路，其特征在于包括存儲(chǔ)器讀取器件，該器件包括用于輸出地址的器件，用于輸出指示將該地址輸入到該存儲(chǔ)器件的定時(shí)的地址選通信號(hào)的器件，以及用于將所輸出的數(shù)據(jù)輸入到數(shù)據(jù)總線上的器件，該數(shù)據(jù)總線上的數(shù)據(jù)并不受該地址選通信號(hào)的作用而失效；連接到上述存儲(chǔ)器讀取器件的存儲(chǔ)器件，該存儲(chǔ)器件在上述被輸入的地址選通信號(hào)上升或下降定時(shí)之處接收上述地址，該存儲(chǔ)器件被連接到處于高阻抗?fàn)顟B(tài)的上述數(shù)據(jù)總線上，這種狀態(tài)直至根據(jù)上述接收到的地址從存儲(chǔ)在其中的多個(gè)存儲(chǔ)信息集中選擇出一個(gè)或多個(gè)位為止，該存儲(chǔ)器件上述數(shù)據(jù)總線輸出選擇出的上述存儲(chǔ)信息集，并在上述地址選通信號(hào)上升或下降之后停止輸出上述選擇出的存儲(chǔ)信息并連接到處于高阻抗?fàn)顟B(tài)的上述數(shù)據(jù)總線；以及用于對(duì)于上述存儲(chǔ)讀取器件在從上述存儲(chǔ)器件輸出數(shù)據(jù)到下一數(shù)據(jù)被輸出的時(shí)間段過程中提供數(shù)據(jù)輸入定時(shí)的器件。
12.根據(jù)權(quán)利要求11的讀出電路，其特征在于還包括連接到上述存儲(chǔ)器讀取器件和上述數(shù)據(jù)總線的數(shù)據(jù)輸出器件可在數(shù)據(jù)輸出狀態(tài)和高阻抗?fàn)顟B(tài)之間切換，以便如果上述數(shù)據(jù)總線長時(shí)間進(jìn)入高阻抗?fàn)顟B(tài)則可取數(shù)據(jù)輸出狀態(tài)，其中在從上述存儲(chǔ)器件相繼讀取數(shù)據(jù)過程中，在下一數(shù)據(jù)被輸出之前，及上述存儲(chǔ)器件把相繼數(shù)據(jù)輸出到上述數(shù)據(jù)總線并停止輸出之后，上述數(shù)據(jù)總線上的數(shù)據(jù)被上述存儲(chǔ)器讀取器件取裝，并在不存在下一讀取的條件下，上述數(shù)據(jù)總線保持在高阻抗?fàn)顟B(tài)，并在此后上述數(shù)據(jù)輸出器件把預(yù)定數(shù)據(jù)輸出到上述總線。
13.根據(jù)權(quán)利要求11的讀出電路，其特征在于還包括連接到數(shù)據(jù)輸入端的反饋電平保持器件，用于通過一輸入的電平驅(qū)動(dòng)上述數(shù)據(jù)總線，并根據(jù)由大于上述反饋電平保持器件的驅(qū)動(dòng)功率的一個(gè)驅(qū)動(dòng)功率所改變的電平而驅(qū)動(dòng)上述數(shù)據(jù)總線。
14.根據(jù)權(quán)利要求11的讀出電路，其特征在于還包括連接到數(shù)據(jù)輸入端的電荷保持器件。
15.用于存儲(chǔ)器的讀出電路，其特征在于包括用于輸出多位地址信號(hào)的器件；用于輸出指示將上述地址信號(hào)輸入到上述存儲(chǔ)器件的定時(shí)的選通信號(hào)的器件；用于取裝數(shù)據(jù)總線上的數(shù)據(jù)信號(hào)的數(shù)據(jù)取裝器件，上述數(shù)據(jù)總線上的該數(shù)據(jù)并不受該選通信號(hào)的作用而失效；存儲(chǔ)器件，用于在上述選通信號(hào)上升或下降的定時(shí)處接收上述地址信號(hào)，引起數(shù)據(jù)輸出端取高阻抗?fàn)顟B(tài)直至從存儲(chǔ)在其中的多存儲(chǔ)信息集中按照上述所接收的地址信號(hào)選擇出數(shù)據(jù)并被讀出，并在上述選通信號(hào)上升或下降定時(shí)之后停止輸出讀出的存儲(chǔ)信息集并引起輸出端又取高阻抗?fàn)顟B(tài)；以及信號(hào)生成器件，用于生成數(shù)據(jù)取裝定時(shí)信號(hào)并將該信號(hào)在上述存儲(chǔ)器件開始輸出數(shù)據(jù)到下一數(shù)據(jù)輸出時(shí)的時(shí)間段過程中提供給上述數(shù)據(jù)取裝器件。
16.根據(jù)權(quán)利要求15的用于存儲(chǔ)器的讀出電路，其特征在于還包括固定數(shù)據(jù)輸出器件，用于在數(shù)據(jù)讀出操作過程中如果上述數(shù)據(jù)總線取高阻狀態(tài)的時(shí)間長于預(yù)定的時(shí)間段則輸出預(yù)定的固定數(shù)據(jù)。
17.根據(jù)權(quán)利要求15的用于存儲(chǔ)器的讀出電路，其特征在于還包括用于對(duì)于上述存儲(chǔ)器件保持寫數(shù)據(jù)的數(shù)據(jù)保持器件，以及用于輸出保持在上述數(shù)據(jù)保持器件中的寫數(shù)據(jù)的數(shù)據(jù)輸出器件，其中如果在數(shù)據(jù)讀出操作過程中上述數(shù)據(jù)總線取高阻抗?fàn)顟B(tài)的時(shí)間長于預(yù)定時(shí)間段則保持在上述數(shù)據(jù)保持器件中的寫數(shù)據(jù)被輸出。
18.一種存儲(chǔ)系統(tǒng)，其特征在于包括存儲(chǔ)器件，用于在地址選通信號(hào)下降或上升定時(shí)處接收地址信號(hào)，引起數(shù)據(jù)輸出端取高阻抗?fàn)顟B(tài)直至從存儲(chǔ)在其中的多個(gè)存儲(chǔ)信息集中按照上述接收到的地址信號(hào)選擇數(shù)據(jù)并被讀出，并在上述選通信號(hào)上升或下降定時(shí)之后停止輸出讀出的存儲(chǔ)信息集并引起該輸出端重又取高阻狀態(tài)；以及通過數(shù)據(jù)總線連接到上述存儲(chǔ)器件的讀出電路，該讀出電路包括用于向上述存儲(chǔ)器件輸出多位地址信號(hào)的器件，向上述存儲(chǔ)器件輸出指示該地址信號(hào)輸出定時(shí)的選通信號(hào)的器件，用于取裝上述數(shù)據(jù)總線上的數(shù)據(jù)的數(shù)據(jù)取裝器件，以及用于生成數(shù)據(jù)取裝定時(shí)信號(hào)并在上述存儲(chǔ)器件開始輸出數(shù)據(jù)到下一數(shù)據(jù)被輸出的時(shí)間段內(nèi)向該數(shù)據(jù)取裝器件提供所生成的數(shù)據(jù)取裝定時(shí)信號(hào)的信號(hào)發(fā)生器件。
19.根據(jù)權(quán)利要求18的存儲(chǔ)系統(tǒng)，其特征在于還包括連接到構(gòu)成上述數(shù)據(jù)總線的每一信號(hào)線的電荷保持器件。
20.根據(jù)權(quán)利要求18的存儲(chǔ)系統(tǒng)，其特征在于還包括連接到構(gòu)成上述數(shù)據(jù)總線的每一信號(hào)線的反饋電平保持器件，該反饋電平保持器件包含探測上述信號(hào)線電平的電平探測器件和用于根據(jù)該電平探測器件所探測到的電平驅(qū)動(dòng)該信號(hào)線的驅(qū)動(dòng)器件。
全文摘要
響應(yīng)行地址選通信號(hào)和列地址選通信號(hào)分別向動(dòng)態(tài)RAM提供行地址和列地址之后，在行地址選信號(hào)下降定時(shí)之后對(duì)于行地址訪問時(shí)間段內(nèi)保持高阻抗?fàn)顟B(tài)，然后數(shù)據(jù)輸出給數(shù)據(jù)總線，在行地址選通信號(hào)上升定時(shí)之后數(shù)據(jù)總線的高阻狀態(tài)迅速被恢復(fù)。如果順序地讀取同一行地址的RAM的不同列地址，則僅響應(yīng)行地址選通信號(hào)的變化而讀取數(shù)據(jù)并輸出到數(shù)據(jù)總線，并此后即使數(shù)據(jù)總線的高阻抗?fàn)顟B(tài)被迅速恢復(fù)，數(shù)據(jù)值仍被數(shù)據(jù)總線保持至該動(dòng)態(tài)RAM輸出該數(shù)據(jù)。
文檔編號(hào)G11C11/409GK1149184SQ95105500
公開日1997年5月7日 申請日期1995年5月18日 優(yōu)先權(quán)日1994年5月19日
發(fā)明者石鍋巖, 齊藤規(guī), 片居木孝至, 五十嵐善信, 綠川由希子 申請人:株式會(huì)社日立制作所