專利名稱：一種數(shù)據(jù)存儲器及其讀取控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計領(lǐng)域，具體涉及ー種存儲器數(shù)據(jù)讀取控制技木。
背景技術(shù)：
隨著集成電路技術(shù)的飛速發(fā)展，為了提高系統(tǒng)芯片(SOC)的性能，都會在SOC內(nèi)部內(nèi)嵌大量存儲器，SOC內(nèi)部存儲陣列面積達(dá)到芯片面積的70%以上，現(xiàn)有的存儲器由字線(word line,WL)和位線(bit line,BL)相互垂直交叉排列；在姆ー個字線和位線的交叉點上接有存儲單元(元器件)；在讀出數(shù)據(jù)時，首先由行譯碼器選擇其中一根字線，接在這ー根字線(行)上的所有的存儲單元與各自的位線(列)相連接，各個位線上得到與存儲單元所記憶的數(shù)據(jù)相對應(yīng)的微小信號，通過靈敏放大器(sense amplifier)進(jìn)行放大；然后，由列譯碼器選擇其中一個讀出并放大，將放大了的信號通過多路輸出復(fù)用器(multiplexer) 送給輸出電路；在寫數(shù)據(jù)時，要將寫入的數(shù)據(jù)送給由列譯碼器選擇的位線，通過特定的寫入電路將數(shù)字信號寫入指定的存儲單元。在SOC的功耗分析過程中，其功耗的主要來源是系統(tǒng)存儲器讀寫的動態(tài)功耗，這是由存儲陣列的結(jié)構(gòu)特點決定的，大電容長位線連接的存儲陣列的數(shù)據(jù)讀取過程中，長位線的電平翻轉(zhuǎn)使系統(tǒng)動態(tài)功耗大幅増大。存儲器的功耗問題成為SOC設(shè)計需要考慮的重點問題之一。減少存儲器的功耗可以有效減少系統(tǒng)芯片的整體功耗，因此采用合理的電路設(shè)計實現(xiàn)存儲器功耗節(jié)省是降低SOC功耗的有效方法之一。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是通過減少存儲器的功耗，有效減少系統(tǒng)芯片的整體功耗。為了解決上述技術(shù)問題，本發(fā)明提供了ー種數(shù)據(jù)存儲器，所述存儲器還包括截斷管和截止信號產(chǎn)生電路，在存儲單元與靈敏放大器相連的兩根位線上設(shè)置所述截斷管，所述截止信號產(chǎn)生電路的控制信號輸入端與位線相連，截止信號產(chǎn)生電路的截止信號輸出端與所述截斷管的截止信號輸入端相連，所述截止信號產(chǎn)生電路在位線的輸出信號大于閾值吋，輸出截止信號控制截斷管關(guān)閉。優(yōu)選地，所述存儲器還包括判斷電路，所述判斷電路設(shè)置在位線與截止信號產(chǎn)生電路相連的電路上，用于判斷位線的信號是否大于閾值。優(yōu)選地，所述存儲器還包括充電電路，所述充電電路設(shè)置在電源與兩根位線，用于向位線充電。優(yōu)選地，所述截斷管為PMOS管，所述PMOS管的柵極為截止信號輸入端，所述PMOS管的源極與存儲單元相連，所述PMOS管的漏極與靈敏放大器相連。優(yōu)選地，所述截止信號產(chǎn)生電路包括與門、與非門、第一反相器、第二反相器、第三反相器、PMOS管、第一 NMOS管、第二 NMOS管和第三NMOS管，其中時鐘信號和第三反相器的輸出信號作為與門的輸入信號，控制信號作為第一反相器的輸入信號，第一反相器的輸出信號和與門的輸出信號作為與非門的輸入信號，時鐘信號作為第二反相器的輸入信號，第ニ反相器的輸出信號作為第一 NMOS管的柵極信號和第二 NMOS管的柵極信號，與非門的輸出信號作為PMOS管的柵極信號，PMOS管的源極接在電源上，PMOS管的漏極與第一 NMOS管的漏極相連，第一 NMOS管的源極與第二 NMOS管的漏極相連，第二 NMOS管的源極接地，PMOS管的漏極與第一 NMOS管的漏極連線上的信號作為第三反相器的輸入信號和第三NMOS管的柵極信號，第一 NMOS管的源極與第二 NMOS管的漏極連線上的信號作為第三NMOS管的源極信號，第三NMOS管的漏極接在電源上，第三反相器的輸出信號作為截止信號輸出。優(yōu)選地，所述位線為大電容長位線。為了解決上述技術(shù)問題，本發(fā)明還提供了一種數(shù)據(jù)存儲器的讀取控制方法，包括當(dāng)發(fā)生存儲單元數(shù)據(jù)讀取操作時，截斷管開啟，存儲單元對位線充電，所述存儲単元內(nèi)的數(shù)據(jù)經(jīng)過靈敏放大器讀出，當(dāng)位線的輸出信號大于閾值時，所述截止信號產(chǎn)生電路輸出截止 信號控制截斷管關(guān)閉。進(jìn)ー步地，利用判斷電路判斷所述輸出信號是否大于閾值，所述位線的輸出信號包括位線的輸出電壓值或者位線的充電時間。與現(xiàn)有技術(shù)相比，本發(fā)明的數(shù)據(jù)存儲器在芯片內(nèi)部存儲陣列輸入輸出電路中設(shè)計截斷控制管，使存儲單元數(shù)據(jù)讀取的兩根位線與靈敏放大器之間實現(xiàn)可控隔離，從而在保證數(shù)據(jù)讀取可靠的基礎(chǔ)上，減少了長位線電平翻轉(zhuǎn)帶來的系統(tǒng)功耗。


圖I為本發(fā)明實施例的數(shù)據(jù)存儲器的結(jié)構(gòu)框圖；圖2為本發(fā)明實施例的數(shù)據(jù)存儲器的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例的截止信號產(chǎn)生電路結(jié)構(gòu)意圖。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，下文中將結(jié)合附圖對本發(fā)明的實施例進(jìn)行詳細(xì)說明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互任意組合。如圖1-3所示，本發(fā)明實施例的數(shù)據(jù)存儲器除了包括存儲單元和靈敏放大器外，主要包括截止信號產(chǎn)生電路和截斷管。其中截斷管4設(shè)置在存儲單元I與靈敏放大器5相連的兩根位線上，截止信號產(chǎn)生電路3的設(shè)置在位線與截斷管4的截止信號輸入端之間。所述存儲器還包括判斷電路2，所述判斷電路2設(shè)置在位線與截止信號產(chǎn)生電路3相連的電路上，用于判斷位線的信號是否大于閾值。所述存儲器還包括充電電路，所述充電電路設(shè)置在電源與兩根位線，用于向位線充電。截止信號產(chǎn)生電路3包括與門、與非門、第一反相器、第二反相器、第三反相器、PMOS管、第一 NMOS管、第二 NMOS管和第三NMOS管，其中時鐘信號和第三反相器的輸出信號作為與門的輸入信號，控制信號作為第一反相器的輸入信號，第一反相器的輸出信號和與門的輸出信號作為與非門的輸入信號，時鐘信號作為第二反相器的輸入信號，第二反相器的輸出信號作為第一 NMOS管的柵極信號和第二 NMOS管的柵極信號，與非門的輸出信號作為PMOS管的柵極信號，PMOS管的源極接在電源上，PMOS管的漏極與第一 NMOS管的漏極相連，第一 NMOS管的源極與第二 NMOS管的漏極相連，第二 NMOS管的源極接地，PMOS管的漏極與第一 NMOS管的漏極連線上的信號作為第三反相器的輸入信號和第三NMOS管的柵極信號，第一 NMOS管的源極與第二 NMOS管的漏極連線上的信號作為第三NMOS管的源極信號，第三NMOS管的漏極接在電源上,第三反相器的輸出信號作為截止信號輸出。當(dāng)向存儲單元I寫入數(shù)據(jù)時，與現(xiàn)有的方式相同。當(dāng)發(fā)生存儲單元I數(shù)據(jù)讀取操作時，截斷管4開啟，存儲単元I利用充電電路對位線充電，所述存儲単元I內(nèi)的數(shù)據(jù)經(jīng)過靈敏放大器5讀出，當(dāng)判斷電路判斷位線的輸出信號大于閾值時，所述截止信號產(chǎn)生電路3輸出截止信號控制截斷管4關(guān)閉。本發(fā)明的實施例，主要考慮大容量嵌入式存儲器的結(jié)構(gòu)特點和其對SOC的功耗影響，在芯片內(nèi)部存儲陣列輸入輸出電路中設(shè)置截斷管4，使存儲單元I數(shù)據(jù)讀取的兩根大電 容長位線與靈敏放大器5之間實現(xiàn)可控隔離，從而降低位線電平翻轉(zhuǎn)帶來的動態(tài)功耗，在保證數(shù)據(jù)讀取可靠的基礎(chǔ)上，減少了長位線電平翻轉(zhuǎn)帶來的系統(tǒng)功耗，進(jìn)而降低系統(tǒng)芯片功耗。截止信號產(chǎn)生電路3充分考慮截斷管4特點，截止信號產(chǎn)生電路3實現(xiàn)截斷管4開啟或者關(guān)閉的控制，從而在保證存儲器數(shù)據(jù)讀取可靠性的同時，大大降低系統(tǒng)的動態(tài)功耗。當(dāng)截斷管4開啟時數(shù)據(jù)可以從存儲単元I讀出，當(dāng)位線電平増大到可以有效保證數(shù)據(jù)讀取的正確性時截斷管4關(guān)閉，從而降低了長位線翻轉(zhuǎn)帶來的動態(tài)功耗，并可有效保證數(shù)據(jù)讀取的可靠性。實施例下面結(jié)合圖1-3，對本發(fā)明的實施例模擬發(fā)生存儲器數(shù)據(jù)讀取操作，并且采用截斷管控制技術(shù)實現(xiàn)數(shù)據(jù)讀取控制，減少存儲器讀動態(tài)功耗，進(jìn)而降低系統(tǒng)芯片功耗的實現(xiàn)過程。本實施例的截斷管控制技術(shù)實現(xiàn)過程中，將截斷管4設(shè)置在存儲單元I與靈敏放大器5之間的長位線上，按照存儲單元I數(shù)據(jù)讀取流程，當(dāng)發(fā)生存儲單元I數(shù)據(jù)讀取操作吋，截止信號產(chǎn)生電路3邏輯輸出為“0”，截斷管4開啟，被選中的存儲單元I開始對長位線對充電，數(shù)據(jù)可以從存儲単元I讀出，當(dāng)長位線對電壓差達(dá)到系統(tǒng)需求擺幅時(例如達(dá)到200mv)，截止信號產(chǎn)生電路3工作，產(chǎn)生截止信號為“1”，控制截斷管4關(guān)閉，從而使長位線與靈敏5隔離。截止信號產(chǎn)生電路3邏輯輸出根據(jù)長位線電壓擺幅或者充電時間變化，當(dāng)達(dá)到系統(tǒng)需求時，可有效產(chǎn)生截止信號，既保證了系統(tǒng)數(shù)據(jù)讀取的可靠性，又有效及時的隔離長位線與靈敏放大器5，大大降低了長位線電平翻轉(zhuǎn)帶來的動態(tài)功耗，從而大大降低了 SOC的整體功耗。雖然本發(fā)明所揭露的實施方式如上，但所述的內(nèi)容只是為了便于理解本發(fā)明而采用的實施方式，并非用以限定本發(fā)明。任何本發(fā)明所屬技術(shù)領(lǐng)域內(nèi)的技術(shù)人員，在不脫離本發(fā)明所揭露的精神和范圍的前提下，可以在實施的形式上及細(xì)節(jié)上作任何的修改與變化，但本發(fā)明的專利保護(hù)范圍，仍須以所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種數(shù)據(jù)存儲器，包括存儲單元和靈敏放大器，其特征在于，所述存儲器還包括截斷管和截止信號產(chǎn)生電路，在存儲單元與靈敏放大器相連的兩根位線上設(shè)置所述截斷管，所述截止信號產(chǎn)生電路的控制信號輸入端與位線相連，截止信號產(chǎn)生電路的截止信號輸出端與所述截斷管的截止信號輸入端相連，所述截止信號產(chǎn)生電路在位線的輸出信號大于閾值時，輸出截止信號控制截斷管關(guān)閉。
2.根據(jù)權(quán)利要求I所述的存儲器，其特征在于，所述存儲器還包括判斷電路，所述判斷電路設(shè)置在位線與截止信號產(chǎn)生電路相連的電路上，用于判斷位線的信號是否大于閾值。
3.根據(jù)權(quán)利要求I所述的存儲器，其特征在于，所述存儲器還包括充電電路，所述充電電路設(shè)置在電源與兩根位線，用于向位線充電。
4.根據(jù)權(quán)利要求1-3任一權(quán)利要求所述的存儲器，其特征在于，所述截斷管為PMOS管，所述PMOS管的柵極為截止信號輸入端，所述PMOS管的源極與存儲單元相連，所述PMOS管 的漏極與靈敏放大器相連。
5.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，所述截止信號產(chǎn)生電路包括與門、與非門、第一反相器、第二反相器、第三反相器、PMOS管、第一 NMOS管、第二 NMOS管和第三NMOS管，其中時鐘信號和第三反相器的輸出信號作為與門的輸入信號，控制信號作為第一反相器的輸入信號，第一反相器的輸出信號和與門的輸出信號作為與非門的輸入信號，時鐘信號作為第二反相器的輸入信號，第二反相器的輸出信號作為第一 NMOS管的柵極信號和第二 NMOS管的柵極信號，與非門的輸出信號作為PMOS管的柵極信號，PMOS管的源極接在電源上，PMOS管的漏極與第一 NMOS管的漏極相連，第一 NMOS管的源極與第二 NMOS管的漏極相連，第二 NMOS管的源極接地，PMOS管的漏極與第一 NMOS管的漏極連線上的信號作為第三反相器的輸入信號和第三NMOS管的柵極信號，第一 NMOS管的源極與第二 NMOS管的漏極連線上的信號作為第三NMOS管的源極信號，第三NMOS管的漏極接在電源上，第三反相器的輸出信號作為截止信號輸出。
6.根據(jù)權(quán)利要求I所述的存儲器，其特征在于，所述位線為大電容長位線。
7.—種權(quán)利要求I所述的數(shù)據(jù)存儲器的讀取控制方法，其特征在于，當(dāng)發(fā)生存儲單元數(shù)據(jù)讀取操作時，截斷管開啟，存儲單元對位線充電，所述存儲單元內(nèi)的數(shù)據(jù)經(jīng)過靈敏放大器讀出，當(dāng)位線的輸出信號大于閾值時，所述截止信號產(chǎn)生電路輸出截止信號控制截斷管關(guān)閉。
8.根據(jù)權(quán)利要求7所述的控制方法，其特征在于，利用判斷電路判斷所述輸出信號是否大于閾值，所述位線的輸出信號包括位線的輸出電壓值或者位線的充電時間。
全文摘要
本發(fā)明公開了一種數(shù)據(jù)存儲器及其讀取控制方法，通過減少存儲器的功耗，有效減少系統(tǒng)芯片的整體功耗。通過在數(shù)據(jù)存儲器芯片內(nèi)部存儲陣列輸入輸出電路中設(shè)計截斷控制管，使存儲單元數(shù)據(jù)讀取的兩根位線與靈敏放大器之間實現(xiàn)可控隔離，當(dāng)截斷管開啟時數(shù)據(jù)可以從存儲單元讀出，當(dāng)位線電平增大到可以有效保證數(shù)據(jù)讀取的正確性時截斷管關(guān)閉，從而降低了長位線電平翻轉(zhuǎn)帶來的動態(tài)功耗，并可有效保證數(shù)據(jù)讀取的可靠性。
文檔編號G11C7/06GK102750972SQ20121022377
公開日2012年10月24日 申請日期2012年6月29日 優(yōu)先權(quán)日2012年6月29日
發(fā)明者李仁剛, 王恩東, 胡雷鈞 申請人:浪潮(北京)電子信息產(chǎn)業(yè)有限公司