本發(fā)明是關(guān)于一種數(shù)字存儲器裝置，特別是關(guān)于一種控制已啟用錯誤訂正編碼的快閃存儲器的讀取時間的裝置與方法。

背景技術(shù)：

存儲器裝置可具有各種不同的存儲器陣列類型，例如可包含或非型(nortype)以及與非型(nandtype)的存儲器陣列。由于成本上的巨大優(yōu)勢，nand型快閃存儲器變逐漸普及。再者，現(xiàn)今的nand型快閃存儲器可具有各式各樣不同的接口，范圍從傳統(tǒng)的nand接口到低針腳數(shù)(lowpincount,lpc)的序列周邊接口(serialperipheralinterface,spi)。然而，nand型快閃存儲器容易對于壞區(qū)情況(badblockcondition)以及偶發(fā)的讀取錯誤敏感，所以壞區(qū)管理以及錯誤訂正編碼(errorcorrectioncode,ecc)處理便常用在這類的存儲器。錯誤訂正編碼處理可以用在nor類型的存儲器陣列，但比較不常見。

錯誤訂正編碼處理可以是在該存儲器裝置的內(nèi)部或外部進行。在許多實施例中，一個內(nèi)部錯誤訂正編碼計算會在頁面編程的期間完成，并且產(chǎn)生的錯誤訂正編碼信息會存儲在每個頁面中被稱為備用區(qū)域的區(qū)域。在數(shù)據(jù)讀取操作中，內(nèi)部錯誤訂正編碼引擎會根據(jù)先前存儲的錯誤訂正編碼信息來驗證這些數(shù)據(jù)，并且在有限的范圍內(nèi)做出所指示的訂正。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種存儲器以及執(zhí)行經(jīng)錯誤訂正編碼處理的存儲器的讀取方法，期望在一寬廣的供應(yīng)電壓(vcc)范圍內(nèi)采用錯誤訂正編碼于各式各樣的快閃存儲器中，藉以改善存儲器在快速讀取時的穩(wěn)定性。

本發(fā)明中的一個實施例是一半導(dǎo)體存儲器，其包含快閃存儲器陣列、多個感測放大器、多個快速存儲器元件、錯誤訂正編碼電路、至少一第一虛設(shè)快閃存儲器單元、至少一第一虛設(shè)感測放大器、驅(qū)動器以及存儲器控制器。該等感測放大器是耦接于該快閃存儲器陣列，且該等快速存儲器元件是耦接于該等感測放大器。錯誤訂正編碼電路是耦接于該等快速存儲器元件。第一虛設(shè)快閃存儲器單元是關(guān)聯(lián)于快閃存儲器陣列，且第一虛設(shè)感測放大器耦接于第一虛設(shè)快閃存儲器單元。驅(qū)動器具有耦接于第一虛設(shè)感測放大器的第一輸入端以及耦接于該等快速存儲器元件的輸出端，以提供數(shù)據(jù)閂鎖信號至該等快速存儲器元件。存儲器控制器是耦接于快閃存儲器陣列，該等感測放大器、第一虛設(shè)感測放大器以及錯誤訂正編碼電路，并且存儲器控制器包含多個邏輯元件以及存儲器元件，用以執(zhí)行以下的功能：在一額定電壓以及一第一頻率條件下，于一預(yù)定時脈(clockpulse)總數(shù)目的期間執(zhí)行一感測操作以及接續(xù)的一錯誤訂正編碼操作，且分配給該感測操作以及分配給該錯誤訂正編碼操作的兩時脈數(shù)目之間具有一第一比例關(guān)系；在高于該額定電壓的一高電壓以及大于該第一頻率的一第二頻率條件下，于該預(yù)定時脈總數(shù)目的期間執(zhí)行該感測操作以及接續(xù)的該錯誤訂正編碼操作，并且分配給該感測操作以及分配給該錯誤訂正編碼操作的兩時脈數(shù)目之間具有一第二比例關(guān)系，該第二比例關(guān)系小于該第一比例關(guān)系；以及在低于該額定電壓的一低電壓以及小于該第一頻率的一第三頻率的條件下，于該預(yù)定時脈總數(shù)目的期間執(zhí)行該感測操作以及接續(xù)的該錯誤訂正編碼操作，并且分配給該感測操作以及分配給該錯誤訂正編碼操作的兩時脈數(shù)目之間具有一第三比例關(guān)系，且該第三比例關(guān)系大于該第一比例關(guān)系。

本發(fā)明的另一實施例是一執(zhí)行經(jīng)錯誤訂正編碼處理的半導(dǎo)體存儲器的讀取方法，該半導(dǎo)體存儲器包括一快閃存儲器陣列，該方法包含：在一額定電壓下，將該半導(dǎo)體存儲器操作在一第一頻率下，其中，于一預(yù)定時脈總數(shù)目的期間執(zhí)行一感測操作以及接續(xù)的一錯誤訂正編碼操作，且分配給該感測操作以及分配給該錯誤訂正編碼操作的兩時脈數(shù)目之間具有一第一比例關(guān)系；在高于該額定電壓的一高電壓下，將該半導(dǎo)體存儲器操作在大于該第一頻率的一第二頻率下，其中，于該預(yù)定時脈總數(shù)目的時脈的期間執(zhí)行該感測操作以及接續(xù)的該錯誤訂正編碼操作并且分配給該感測操作以及分配給該錯誤訂正編碼操作的兩時脈數(shù)目之間具有一第二比例關(guān)系，且該第二比例關(guān)系小于該第一比例關(guān)系；以及在低于該額定電壓的一低電壓下，將該半導(dǎo)體存儲器操作在小于該第一頻率的一第三頻率下，其中，于該預(yù)定時脈總數(shù)目的期間執(zhí)行該感測操作以及接續(xù)的該錯誤訂正編碼操作，并且分配給該感測操作以及分配給該錯誤訂正編碼操作的兩時脈數(shù)目之間具有一第三比例關(guān)系，且該第三比例關(guān)系大于該第一比例關(guān)系。

本發(fā)明能夠在一寬廣的供應(yīng)電壓范圍內(nèi)采用錯誤訂正編碼于各式各樣的快閃存儲器中，降低電力消耗，改善存儲器在快速讀取時的穩(wěn)定性。

附圖說明

本發(fā)明可以藉由接下來的詳細說明以及相關(guān)的附圖得以更清楚的被了解，其中：

圖1為在連續(xù)頁面讀取時所產(chǎn)生的各種操作的示意圖；

圖2為感測時間以及錯誤訂正編碼時間為電壓的函數(shù)的示意圖；

圖3為在額定電壓下讀取現(xiàn)有的存儲器裝置的時序圖；

圖4為在高電壓下讀取現(xiàn)有的存儲器裝置的時序圖；

圖5為在低電壓下讀取現(xiàn)有的存儲器裝置的時序圖；

圖6為本發(fā)明的一實施例的存儲器裝置的功能方塊圖；

圖7為在額定電壓下讀取圖6中的存儲器裝置的時序圖；

圖8為在高電壓下讀取圖6中的存儲器裝置的時序圖；

圖9為在低電壓下讀取圖6中的存儲器裝置的時序圖；

圖10為本發(fā)明的另一實施例的存儲器裝置的功能方塊圖。

符號說明：

refbias參考偏壓

latch第一數(shù)據(jù)閂鎖信號

latchb第二數(shù)據(jù)閂鎖信號

ecc-0、ecc-1錯誤訂正編碼

vcc供應(yīng)電壓

cr-0、cr-1快取暫存器

pr頁面讀取

50感測時間

60錯誤訂正編碼時間

70低電壓

80額定電壓

90高電壓

100、200、600、700、800時脈信號

120時序操作

121命令輸入操作

122定址載入操作

123、210、310感測操作

124、230、320錯誤訂正編碼操作

125數(shù)據(jù)輸出操作

130數(shù)據(jù)閂鎖信號

132時間點

220、330被浪費的時間

500存儲器裝置

510快閃存儲器陣列

520感測放大器陣列

521-526感測放大器

530虛設(shè)存儲器單元

532虛設(shè)感測放大器

540驅(qū)動器

550數(shù)據(jù)閂鎖陣列

560錯誤訂正電路

562存儲器控制器

570存儲器裝置

571快閃存儲器陣列

572感測放大器

573虛設(shè)陣列

574虛設(shè)感測放大器

575-576、581-586比較器

577、579反向器

578與門

591-596閂鎖器

599存儲器控制器

620時序操作

621命令輸入操作

622定址載入操作

623感測操作

624錯誤訂正編碼操作

625數(shù)據(jù)輸出操作

630虛設(shè)感測以及主陣列感測使能信號

632虛設(shè)感測以及主陣列感測使能脈沖

640數(shù)據(jù)閂鎖信號

642數(shù)據(jù)閂鎖脈沖

具體實施方式

快閃存儲器裝置可具有各式各樣的配置，包含串聯(lián)及并聯(lián)的或非型快閃存儲器，以及串聯(lián)及并聯(lián)的與非型快閃存儲器。此類的快閃存儲器一般都使用多個感測放大器構(gòu)成的一陣列來讀取快閃存儲器陣列中的數(shù)據(jù)。這些感測放大器是模擬電路，其可感測一組已定址(addressed)的存儲器單元中的數(shù)據(jù)，并且該等感測放大器可將這些感測到的數(shù)據(jù)閂鎖至快速存儲元件(fastmemoryelements)的一陣列(單一列或多個列)，以便后續(xù)被數(shù)字電路進行處理，例如可被錯誤訂正編碼電路處理，該錯誤訂正編碼電路是用于nand型存儲器陣列的芯片上，并且逐漸地用在nor型存儲器陣列上。一個可用來說明的感測放大器的示范例可如美國專利號no.8,953,384中所描述。美國專利號no.8,953,384是在西元2015年2月10號授權(quán)予陳等人，在此援引此專利的全文并入本文中。快速存儲器元件、頁面緩沖器、錯誤訂正編碼電路的示范例以及其相對應(yīng)的操作是描述于如華邦電子公司在西元2013年11月26號發(fā)布的w25n01gv文件(spiflash3v1g-bitserialslcnandflashmemorywithdual/quadspi&continuousread:preliminaryrevisionb)、于西元2014年3月4號授權(quán)予gupta等人的美國專利號no.8,667,368、于西元2015年9月8號授權(quán)予michael等人的美國專利號no.9,128,822以及于西元2014年9月18號以jigour等人之名公開的美國公開號no.2014/0269065。在此援引這些文件與專利的全部內(nèi)容于本文中。

快速讀取效能是在一快閃存儲器裝置中最需要的。對于需要芯片內(nèi)執(zhí)行(execute-in-place)以及程序代碼遮蔽(codeshadowing)的應(yīng)用中，連續(xù)性的頁面讀取(continuouspageread)是在高效能讀取中一個具有特別優(yōu)勢的類型?？焖僮x取效能是適用于使用nor型快閃存儲器的低、中密度存儲器裝置。舉例來說，可參考于華邦電子公司在西元2014年11月18號發(fā)布的w25q16dv文件(spiflash3v16m-bitserialflashmemorywithdualandquadspi,rev.i)。采用nand型快閃存儲器的高密度存儲器裝置也可達成快速讀取效能。圖1是顯示具有錯誤訂正編碼的連續(xù)頁面讀取pr操作的時序波形示意圖，其用于包含感測及錯誤訂正編碼ecc-0、ecc-1操作的nand型快閃存儲器陣列中。所述nand型快閃存儲器陣列包括多個快取暫存器cr-0及cr-1。有關(guān)圖1的詳細說明是記載于先前所提及的美國專利號no.8,667,368，在此引用其全部的內(nèi)容于本文中。

由于讀取效能一般在供應(yīng)電壓vcc為額定電壓時會得到最佳化，因此當(dāng)供應(yīng)電壓vcc高于或低于額定電壓時，讀取效能可能會受到影響。圖2為在感測時間50以及錯誤訂正編碼時間60內(nèi)供應(yīng)電壓vcc的變化的示意圖。圖中所示的所有數(shù)值為示范性的例子，并可能會根據(jù)不同的存儲器類型以及容量而有所不同。圖3、4以及5為在感測時間50以及錯誤訂正編碼時間60內(nèi)供應(yīng)電壓vcc的變化如何影響讀取效能的示意圖。

圖3為一讀取操作的簡化時序圖，其顯示了一時脈信號100、各種示范性的時序操作120(例如命令輸入操作121、定址載入操作122、感測操作123、錯誤訂正編碼操作124以及數(shù)據(jù)輸出操作125)，以及一數(shù)據(jù)閂鎖信號130。數(shù)據(jù)閂鎖信號130在時間點132產(chǎn)生脈沖，用以在錯誤訂正編碼操作124開始時將感測到的數(shù)據(jù)閂鎖至快速存儲器元件的一陣列內(nèi)。感測操作123分配有m個時脈信號，而錯誤訂正編碼操作124分配有n個時脈信號。請同時參考圖2，在供應(yīng)電壓vcc為額定電壓80且額定電壓80例如為1.8伏特的情況下(本發(fā)明不為此限，在其他的例子中，額定電壓亦可為3.3伏特)，感測時間可示范性地為35毫微秒，并且錯誤訂正編碼時間可示范性地為10毫微秒。因此，感測時間以及錯誤訂正編碼時間的比例可為7比2，也就是，時脈信號的數(shù)目m與n的比例為7比2。在此情況下，讀取時間以及錯誤訂正編碼時間兩者可以達到最佳化并且不會浪費任何時間。

不幸地，由于模擬讀取感測電路的敏感度、較小范圍的數(shù)字錯誤訂正編碼電路、供應(yīng)電壓vcc的變化、溫度以及操作參數(shù)的關(guān)系，在供應(yīng)電壓vcc大于額定電壓80(以下稱高電壓)與小于額定電壓80(以下稱低電壓)的情況下的讀取效能可能會相當(dāng)不同。

在供應(yīng)電壓vcc為高電壓90且高電壓90例如為1.9伏特的情況下，感測時間可示范性的為8毫微秒，并且錯誤訂正編碼時間可示范性地為8毫微秒。在這個例子中，模擬讀取感測電路的操作速度比預(yù)定的讀取感測速度快。如圖4所示，當(dāng)m與n的比例根據(jù)額定電壓80設(shè)定為7比2時，在錯誤訂正編碼操作230需要n個時脈信號的持續(xù)時間的情況下，模擬的感測操作210在少于m個時脈信號的持續(xù)時間內(nèi)提前完成，而產(chǎn)生了被浪費的時間220。亦即，在高電壓的情況下，m與n的最佳比例為2比2，與根據(jù)額定電壓80所設(shè)定的7比2差異很大。

在供應(yīng)電壓vcc為低電壓70且低電壓70例如為1.7伏特的情況下，感測時間可示范性的為50毫微秒，并且錯誤訂正編碼時間可示范性地為12毫微秒。在這個例子中，模擬讀取感測電路的操作速度比預(yù)定的讀取感測速度慢。如圖5所示，當(dāng)m與n的比例根據(jù)額定電壓80設(shè)定為7比2時，模擬的感測操作310需要m個時脈信號的持續(xù)時間，而錯誤訂正編碼操作320則在少于n個時脈信號的持續(xù)時間內(nèi)提前完成，而產(chǎn)生了被浪費的時間330。亦即，在低電壓的情況下，m與n的最佳比例約為8.3比2，與根據(jù)額定電壓80所設(shè)定的7比2差異很大。

圖6為一示范性的存儲器裝置500的方塊示意圖。存儲器裝置500藉由分配一預(yù)定數(shù)目的時脈信號給感測操作以及錯誤訂正編碼操作的組合而非單獨分配給感測操作或錯誤訂正編碼操作，并且在高電壓時以較高頻率的條件操作，在低電壓時以較低頻率的條件操作，使得感測操作以及連續(xù)性的錯誤訂正編碼操作得以在電壓范圍內(nèi)完成而不會浪費時間。存儲器裝置500使用至少一虛設(shè)感測放大器以及一虛設(shè)存儲器單元來控制數(shù)據(jù)閂鎖信號速度，以使感測以及錯誤訂正編碼可在不浪費時間下進行。存儲器裝置500是簡化過后來表示示范性的讀取電路，其包含一可定址的快閃存儲器陣列510(其中定址電路為了簡潔在此省略)。快閃存儲器陣列510可以是任何適合的類型或是快閃存儲器單元的類型的組合以及錯誤訂正編碼操作所需或所期望的存儲器架構(gòu)。舉例來說，快閃存儲器陣列510可包含一nand型快閃存儲器陣列或一nor型快閃存儲器陣列，或是其二者的組合?？扉W存儲器陣列510的多個單元可以藉由一感測放大器陣列520來感測，并且存儲在已定址的單元內(nèi)的數(shù)字數(shù)值會被閂鎖至快速存儲器元件所構(gòu)成的一數(shù)據(jù)閂鎖陣列550。本實施例中，感測放大器陣列520可包括感測放大器521至526。數(shù)據(jù)閂鎖陣列550可具有任何類型的快速存儲器元件，例如常用在nor型存儲器裝置中的數(shù)據(jù)閂鎖電路的一維陣列，或者可以是一個較復(fù)雜的陣列，例如特別適用于nand型存儲器裝置的一頁面緩沖器(pagebuffer)，其具有以兩部分所構(gòu)成的數(shù)據(jù)暫存器以及以兩部分所構(gòu)成的一快取暫存器。更詳盡的描述可以參考先前所提及的美國專利號no.8,667,368、美國專利號no.9,128,822以及美國公開號no.2014/0269065。這些專利皆在此引用其全部的內(nèi)容于本文中。存儲器裝置500也可包含一錯誤訂正電路560，其是可為任何類型的錯誤訂正編碼電路以實施任何適合的類型的錯誤訂正編碼演算法，其包含一統(tǒng)一錯誤訂正編碼電路(unitaryecccircuit)或以兩個或多個區(qū)塊(section)編排的錯誤訂正編碼電路，該兩個或多個區(qū)塊是對應(yīng)于在一頁面緩沖器中的快取暫存器的多個部份。更詳盡的描述可以參考先前所提及的美國專利號no.8,667,368、美國專利號no.9,128,822以及美國公開號no.2014/0269065。這些專利皆在此引用其全部的內(nèi)容于本文中。

存儲器裝置500也包含了一虛設(shè)感測放大器532以及一驅(qū)動器540。虛設(shè)感測放大器532可與在感測放大器陣列520中的感測放大器521-526具有相同或?qū)嵸|(zhì)相同的電路特征。在完成一或多個虛設(shè)存儲器單元530的讀取操作后，虛設(shè)感測放大器532提供其輸出給一驅(qū)動器540，驅(qū)動器540是提供一數(shù)據(jù)閂鎖信號給數(shù)據(jù)閂鎖陣列550以閂鎖數(shù)據(jù)并且開始進行錯誤訂正編碼操作。

存儲器裝置500也可以包含一存儲器控制器562，其是耦接于存儲器裝置500的電路(例如快閃存儲器陣列510、感測放大器陣列520、虛設(shè)感測放大器532以及錯誤訂正電路560)。存儲器控制器562可包含用以控制存儲器裝置500的邏輯元件以及存儲器元件(例如暫存器)。

圖7為本發(fā)明的存儲器裝置500在額定電壓下的讀取操作的一簡化時序示意圖。圖7表示了一時脈信號600，各種不同的示范性的時序操作620(例如命令輸入操作621、定址載入操作622、感測操作623、錯誤訂正編碼操作624以及數(shù)據(jù)輸出操作625)、一虛設(shè)感測以及主陣列感測使能信號(dummysenseandmainarraysenseenablesignal)630以及一數(shù)據(jù)閂鎖信號640。虛設(shè)感測以及主陣列感測使能脈沖632在定址載入操作622完成后產(chǎn)生，用以控制感測操作623的開始。一數(shù)據(jù)閂鎖脈沖642實質(zhì)地在感測操作623完成時產(chǎn)生，用以將感測到的數(shù)據(jù)閂鎖至快速存儲器元件構(gòu)成的數(shù)據(jù)閂鎖陣列550內(nèi)并且控制錯誤訂正編碼操作624的開始。在額定電壓下，感測操作623以及錯誤訂正編碼操作624是發(fā)生在m+n個時脈信號的持續(xù)時間上。雖然感測操作623是如圖所示發(fā)生在m個時脈信號的持續(xù)時間上，并且錯誤訂正編碼操作624是發(fā)生在n個時脈信號的持續(xù)時間上，但這僅僅是個示范性的例子并且不代表m個時脈信號要被分配給感測操作623或是n個時脈信號要分配給錯誤訂正編碼操作624。取而代之的是，m+n個時脈信號的總和是分配給合并的感測操作623以及錯誤訂正編碼操作624。以圖2所顯示的數(shù)值為例，感測操作623以及錯誤訂正編碼操作624總共的時間是35加上10毫微秒，亦即45毫微秒，而感測操作以及錯誤訂正編碼操作所使用的時脈數(shù)目的比例是7比2或3.5，并且在額定電壓下不會有時間被浪費掉。

根據(jù)本發(fā)明，有利的是，在整個特定的供應(yīng)電壓vcc的操作范圍中，感測操作623以及錯誤訂正編碼操作624是全體地發(fā)生在m+n個時脈信號的時間區(qū)間內(nèi)，而沒有限制感測操作623或錯誤訂正編碼操作624是具有任何特定的m個或n個時脈信號。

圖8表示了在高電壓下的一讀取操作的時序示意圖。如圖所示，m+n個時脈信號發(fā)生于在高電壓下，并且在這樣的時脈速度以及數(shù)據(jù)閂鎖信號產(chǎn)生的時間點下，錯誤訂正編碼操作624會帶有可忽略的延遲而實質(zhì)上接續(xù)在感測操作623后，因而沒有任何時間的浪費。大大加快的感測操作623是發(fā)生在少于m個時脈信號的時間，而錯誤訂正編碼操作624是發(fā)生在大于n個時脈信號的時間。感測操作以及錯誤訂正編碼操作的時間是各自為8毫微秒以及8毫微秒，以使感測操作以及錯誤訂正編碼操作的比例是1比1或1.0(小于在額定電壓下的3.5)。在圖2中，感測操作以及錯誤訂正編碼操作的總共時間是16毫微秒，基于時脈信號的總計數(shù)目為7+2＝9，因此產(chǎn)品時脈頻率(productclockfrequency)為562.5mhz。將圖8的例子與圖4的例子相比，圖4的最大時脈頻率是受限于錯誤訂正編碼操作，根據(jù)錯誤訂正編碼操作時間為8毫微秒(圖2中)且時脈信號的數(shù)目為2，所產(chǎn)生的產(chǎn)品時脈頻率為250mhz。因此，雖然實際上最大時脈頻率可能會受限于其他的設(shè)計因素，但相較于圖4的讀取操作的頻率，使用了圖6的實施方式結(jié)合圖8的讀取操作可以操作在較高的頻率。

圖9表示了在低電壓下的一讀取操作的時序示意圖。如圖所示，m+n個時脈信號發(fā)生于低電壓下，并且在這樣的時脈速度以及數(shù)據(jù)閂鎖信號產(chǎn)生的時間點下，錯誤訂正編碼操作624會帶有可忽略的延遲而實質(zhì)上接續(xù)在感測操作623后，因而沒有任何時間的浪費。大大減慢的感測操作623是發(fā)生在多于m個時脈信號的時間，而錯誤訂正編碼操作624是發(fā)生在小于n個時脈信號的時間。感測操作以及錯誤訂正編碼操作的時間是各自為50毫微秒以及12毫微秒，因而感測操作以及錯誤訂正編碼操作的比例是25比6或4.2(大于在額定電壓下的3.5)。在圖2中，感測操作以及錯誤訂正編碼操作的總共時間是62毫微秒，基于時脈信號的總計數(shù)目為7+2＝9，因此產(chǎn)品時脈頻率為145mhz，這在本發(fā)明的實施例是可以實現(xiàn)的。相對地，在圖5的例子中，最大時脈頻率是受限于感測操作，基于感測操作的時間為50毫微秒(圖2中)且時脈信號的數(shù)目為7，所產(chǎn)生的產(chǎn)品時脈頻率為140mhz。因此，相較于圖5的讀取操作的頻率，使用了圖6的實施方式結(jié)合圖9的讀取操作可以操作在一個較高的頻率。

圖10為一示范性的存儲器裝置570的方塊示意圖，其是相似于圖6中的存儲器裝置500，但增加了額外的實施細節(jié)。存儲器裝置570包含一快閃存儲器陣列571以及一虛設(shè)陣列573，虛設(shè)陣列573包含一虛設(shè)讀零單元(dummyread-zerocell)以及一虛設(shè)讀一單元(dummyread-onecell)。虛設(shè)陣列573可以為主要陣列(快閃存儲器陣列571)的一部分，或者為一分離的迷你陣列。雖然圖中只表示了一對虛設(shè)讀零單元以及虛設(shè)讀一單元，但可根據(jù)存儲器裝置570中的感測以及錯誤訂正編碼電路的組數(shù)(圖中為了簡化緣故只表示一組)，以及一對虛設(shè)讀零單元以及虛設(shè)讀一單元是否關(guān)聯(lián)于整體的存儲器、一個存儲器區(qū)塊或一頁面的存儲器而來使用更多對的虛設(shè)讀零單元以及虛設(shè)讀一單元。存儲器裝置570也可以包含用于快閃存儲器陣列571的感測放大器572以及用于虛設(shè)陣列573的虛設(shè)感測放大器574。這些感測放大器572的輸出會與一參考單元(圖中未表示)所提供的一參考偏壓在各個比較器581-586中進行比較以決定存儲在這些定址存儲器單元中的數(shù)字數(shù)值，接著會閂鎖在各自的閂鎖器591-596內(nèi)。閂鎖器591-596的輸出會提供給錯誤訂正電路560用以進行錯誤訂正編碼操作，并且可以將來自存儲器裝置570的讀取數(shù)據(jù)提供給輸出電路(圖中未表示)。雖然圖中只有表示單一列的閂鎖器591-596，但可額外使用一或多個列的閂鎖器，并且錯誤訂正電路560可以由一不同列或多個列的閂鎖器接收數(shù)據(jù)或提供數(shù)據(jù)給一不同列或多個列的閂鎖器。

閂鎖器591-596中的每一個可以表示為在通道晶體管邏輯內(nèi)的一d柵極閂鎖(gateddlatch)，并且包含兩個交叉耦合的反向器，上述兩個反向器的輸出與輸入是由兩個通道柵極依據(jù)第一數(shù)據(jù)閂鎖信號latch以及第二數(shù)據(jù)閂鎖信號latchb來控制。閂鎖器591-596僅為快速數(shù)字存儲器元件的一個合適類型的例子，并且很多不同類型的快速數(shù)字存儲器元件，包含各式各樣類型的正反器以及閂鎖器是適用在快閃存儲器裝置并且在本技術(shù)領(lǐng)域為公知的。

這些虛設(shè)感測放大器574的輸出會與一參考單元(圖中未表示)所提供的一參考偏壓refbias在各個比較器575-576中進行比較以產(chǎn)生互補的第一數(shù)據(jù)閂鎖信號latch以及第二數(shù)據(jù)閂鎖信號latchb。第二數(shù)據(jù)閂鎖信號latchb可通過反向器579來產(chǎn)生。第一數(shù)據(jù)閂鎖信號latch對應(yīng)于圖7、8以及9中的數(shù)據(jù)閂鎖信號640。由虛設(shè)讀零單元所決定的比較器575的輸出是通過一反向器577施加到一與門578(andgate)的第一輸入端，而由虛設(shè)讀一單元所決定的比較器576的輸出是施加到與門578(andgate)的第二輸入端。虛設(shè)讀零單元以及虛設(shè)讀一單元在感測時間時的差異是以一脈沖表現(xiàn)在與門578的輸出端，并且是應(yīng)用為第一數(shù)據(jù)閂鎖信號latch以及第二數(shù)據(jù)閂鎖信號latchb來控制閂鎖器591-596并且開始進行錯誤訂正編碼操作。這樣的實施方式使在虛設(shè)陣列573中的虛設(shè)讀零單元以及虛設(shè)讀一單元以及虛設(shè)感測放大器574受到如同快閃存儲器陣列571以及感測放大器572中的快閃存儲器單元實質(zhì)相同的電壓、操作以及溫度條件。

存儲器裝置570也可包含一存儲器控制器599，其是耦接于存儲器裝置570的電路如快閃存儲器陣列571、多個感測放大器572、虛設(shè)感測放大器573以及錯誤訂正電路560，并且存儲器控制器599包含邏輯元件以及存儲器元件如暫存器，用以控制存儲器裝置570。

在虛設(shè)陣列573中的虛設(shè)讀零單元以及虛設(shè)讀一單元可以被修改(trimmed)以控制第一數(shù)據(jù)閂鎖信號latch以及第二數(shù)據(jù)閂鎖信號latchb的速度，并且從而達成在讀取速度與品質(zhì)之間的一個所需的平衡。虛設(shè)讀零單元可以被修改為具有最慢的主要陣列數(shù)據(jù)讀零速度，而虛設(shè)讀一單元可以被修改為具有最慢的主要陣列數(shù)據(jù)讀一速度。如果需要的話，可以提供一合適的誤差范圍。一快閃存儲器單元的讀取速度會取決于一參考單元電流以及一存儲器單元電流的差異，其中參考單元電流(如參考偏壓)與存儲器單元電流將被施加給各個比較器581-586。舉例來說，在參考單元電流為12微安培的例子中，一最小的虛設(shè)讀一單元電流可為22微安培，并且一最大的虛設(shè)讀零單元電流可為2微安培。示范性地，該虛設(shè)讀一單元電流可以被修改為20微安培，并且該虛設(shè)讀零單元電流可以被修改為4微安培。這種修改可以用任何已知的方式來完成，例如藉由設(shè)計虛設(shè)單元(包含虛設(shè)讀零單元以及虛設(shè)讀一單元)具有不同于存儲器單元的一負載，或者對每一虛設(shè)單元使用多個單元，再或者藉由寫入到虛設(shè)單元。

當(dāng)這些感測操作完成時，數(shù)據(jù)閂鎖信號可以用來降低甚至關(guān)閉快閃存儲器陣列571，藉以減少電力消耗。這種對快閃存儲器陣列571的電力控制在低頻下是特別有利的。

本發(fā)明于內(nèi)文中的描述(包含其應(yīng)用以及優(yōu)點)為示范性的并且并非意圖限制本發(fā)明于權(quán)利要求中所提出的權(quán)利范圍。本發(fā)明于此所揭露的實施例是可以變動或修改的，并且實施例中的各個元件的替代以及等效置換可為本領(lǐng)域技術(shù)人員所理解。舉例來說，除了有確定說明外，本文中所提出的特定數(shù)值為示范性的，并且可因設(shè)計考量而變化。其中諸如“第一”和“第二”的詞是用來區(qū)別的用詞，不應(yīng)被解釋為其意味著一順序或整體的一個特定部分。在不脫離本發(fā)明的范圍和精神的情況下，可以將本發(fā)明所揭露的這些和其它的實施例進行變形或修改(其中包括實施例的各種元件的替代與等效置換)，其中包括本發(fā)明所列的權(quán)利要求。