本發(fā)明關(guān)于一種非易失性存儲器，且特別關(guān)于一種具時序控制器的非易失性存儲器。

背景技術(shù)：

眾所周知，非易失性存儲器中包括一存儲單元陣列(memoryarray)，存儲單元陣列由多個存儲單元(memorycell)排列而成，而每個存儲單元中均包含一浮動柵晶體管(floatinggatetransistor)。

另外，非易失性存儲器中還包括一控制電路(controllingcircuit)，用以控制存儲單元陣列進行編程動作、讀取動作、或者擦除動作。

因此，非易失性存儲器在執(zhí)行各種動作時，控制電路會依序產(chǎn)生各種信號至存儲單元陣列。如果這些信號的時序出現(xiàn)錯誤，則會發(fā)生運作失敗(fail)的狀況。

技術(shù)實現(xiàn)要素：

本發(fā)明的主要目的為提出一種非易失性存儲器，包括：一存儲單元陣列，具有多條字線與多條位線；以及一控制電路，連接至該多條字線與該多條位線，其中該控制電路包括：一處理電路，在一時鐘信號的一第一信號沿產(chǎn)生一讀取指令；一解碼器，連接至該處理電路，用以接收該處理電路產(chǎn)生的該讀取址令，并產(chǎn)生一地址信號；一驅(qū)動器，連接至該多條字線，并根據(jù)該地址信號來驅(qū)動該多條字線其中之一；一時序控制器，連接至該處理電路，在該處理電路產(chǎn)生該讀取址令時，依序產(chǎn)生一預充電信號與一重置信號；以及一感測放大器，連接至該多條字線，其中，在該預充電信號動作時，將該多條位線調(diào)整至第一預定電壓；且在該重置信號動作時，根據(jù)該地址信號從該多條位線中決定一選定位線組，并將該選定位線組調(diào)整至一第二預定電壓；其中，該解碼器由一第一類型元件所組成，該時序控制器由該第一類型元件與一第二類型元件所組成。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合附圖，詳細說明如下：

附圖說明

圖1為本發(fā)明非易失性存儲器示意圖。

圖2a所繪示為非易失性存儲器中的相關(guān)信號示意圖。

圖2b為時序控制器示意圖。

圖2c為前級脈沖產(chǎn)生電路示意圖。

圖3為制程變化時非易失性存儲器中的相關(guān)信號示意圖。

圖4a所繪示為本發(fā)明第二實施例的時序控制器。

圖4b所繪示為本發(fā)明非易失性存儲器中的相關(guān)信號示意圖。

圖5所繪示本發(fā)明第二脈沖產(chǎn)生器的一個范例。

符號說明

100：非易失性存儲器

110：存儲單元陣列

150：控制電路

152：處理電路

154：解碼器

156：驅(qū)動器

160：時序控制器

161：前級脈沖產(chǎn)生電路

162：感測放大器

163、221、223：非門

164：或非門

165、220：延遲電路

168：次級脈沖產(chǎn)生電路

172：第一脈沖產(chǎn)生器

174：第二脈沖產(chǎn)生器

176：或門

210：邏輯電路

222：第一反相電路

224：第二反相電路

具體實施方式

請參照圖1，其所繪示為本發(fā)明非易失性存儲器示意圖。非易失性存儲器100包括：一存儲單元陣列110與一控制電路150。再者，控制電路150中包括：一處理電路(processingcircuit)152、解碼器(decoder)154、驅(qū)動器(driver)156、時序控制器(timingcontroller)160、與感測放大器(senseamplifier)162。

控制電路150中，處理電路152連接至解碼器154，而解碼器154連接至驅(qū)動器156與感測放大器162。另外，處理電路152連接至時序控制器160，而時序控制器160連接至感測放大器162。

再者，存儲單元陣列110具有m條字線wl0～wlm-1以及n條位線bl0～bln-1。其中，驅(qū)動器156連接至存儲單元陣列110的位線wl0～wlm-1，感測放大器162連接至存儲單元陣列110的字線bl0～bln-1。

以下介紹非易失性存儲器100的讀取動作流程。基本上，非易失性存儲器100會根據(jù)一時鐘信號clk來運作。在進行讀取動作時，處理電路152會將讀取指令(readcommand)傳送至解碼器154，而解碼器154解碼(decode)讀取指令后產(chǎn)生一地址信號addr。再者，驅(qū)動器156根據(jù)地址信號addr來驅(qū)動m條字線wl0～wlm-1中的一特定字線。另外，感測放大器162根據(jù)地址信號addr，在n條位線bl0～bln-1中決定一選定位線組(selectedbitlineset)，并且對選定位線組進行感測動作，以產(chǎn)生讀取數(shù)據(jù)(readdata)。

舉例來說，當?shù)刂沸盘朼ddr產(chǎn)生后，驅(qū)動器156驅(qū)動字線wl1。因此，存儲單元陣列110中連接至字線wl1上的n個存儲單元會被驅(qū)動。而字線wl1上的n個存儲單元對應(yīng)地連接至n條位線bl0～bln-1。

再者，感測放大器162根據(jù)地址信號addr，決定位線bl0～bl7為選定位線組。因此，感測放大器162即感測位線bl0～bl7上的電壓變化，并進而決定位線bl0～bl7上的邏輯電平作為讀取數(shù)據(jù)。換言之，讀取數(shù)據(jù)即代表連接至字線wl1上前八個存儲單元的儲存狀態(tài)。

另外，在解碼器154產(chǎn)生地址信號addr的過程，感測放大器162需要根據(jù)時序控制器160的預充電信號precharge以及重置信號reset來動作位線，才可正確地產(chǎn)生讀取數(shù)據(jù)。

請參照圖2a，其所繪示為非易失性存儲器中的相關(guān)信號示意圖。圖2b為時序控制器示意圖。第2c圖為前級脈沖產(chǎn)生電路示意圖。

如圖2a所示，在時間點t1，在時鐘信號clk的上升沿，處理電路152將讀取指令傳送至解碼器154。同時，處理電路152控制時序控制器160產(chǎn)生預充電信號precharge至感測放大器162。

時間點t1至時間點t2之間為預充電周期(prechargeperiod)。在時間點t1，時序控制器160產(chǎn)生一個脈沖(pulse)的預充電信號precharge至感測放大器162，且預充電信號precharge的脈沖寬度(pulsewidth)即代表該預充電周期。

在預充電周期內(nèi)，解碼器154解碼讀取指令并產(chǎn)生地址信號addr。而感測放大器162根據(jù)預充電信號precharge，在預充電周期內(nèi)將所有的位線bl0～bln-1預充電至第一預定電壓(firstpredeterminedvoltage)。舉例來說，預充電周期為10ns，第一預定電壓為3.0v。

時間點t2至時間點t3之間為重置周期(resetperiod)。在時間點t2，時序控制器160根據(jù)預充電信號precharge的下降沿，產(chǎn)生一個脈沖的重置電信號reset至感測放大器162，且重置信號reset的脈沖寬度即代表該重置周期。

在重置周期內(nèi)，而感測放大器162根據(jù)地址信號addr在位線bl0～bln-1之中決定選定位線組，并重置該選定位線組至一第二預定電壓，而其他的位線則維持在第一預定電壓。舉例來說，重置周期為10ns。再者，第一預定電壓不同于第二預定電壓，且第二預定電壓為，例如，接地電壓(groundvoltage)。

在時間點t3之后即為發(fā)展與感測周期(developingandsensingperiod)。在發(fā)展與感測周期，連接于選定位線組的對應(yīng)存儲單元會產(chǎn)生存儲單元電流(cellcurrent)至感測放大器162。而根據(jù)存儲單元不同的儲存狀態(tài)，會有不同大小的存儲單元電流作為充電電流(chargecurrent)。

因此，在發(fā)展與感測周期，選定位線組上的電壓會由第二電壓(例如接地電壓)開始變化，而感測電放大器162即根據(jù)每條位線的電壓變化大小來決定選定位線組上的邏輯電平，并作為讀取數(shù)據(jù)。

如圖2b所示，為了讓時序控制器160能夠產(chǎn)生預充電信號precharge以及重置信號reset。本發(fā)明第一實施例的時序控制器160包括一前級脈沖產(chǎn)生電路(primarypulsegeneratingcircuit)161與次級脈沖產(chǎn)生電路(secondarypulsegeneratingcircuit)168。

前級脈沖產(chǎn)生電路161接收時鐘信號clk，并根據(jù)時鐘信號clk的上升沿(risingedge)產(chǎn)生預充電信號precharge。另外，次級脈沖產(chǎn)生電路168接收預充電信號precharge，并根據(jù)預充電信號precharge的下降沿(fallingedge)產(chǎn)生重置信號reset。因此，時序控制器160即可依序產(chǎn)生一個脈沖的預充電信號precharge以及一個脈沖的重置信號reset。

圖2c為前級脈沖產(chǎn)生電路161的一個范例。前級脈沖產(chǎn)生電路161包括一邏輯電路與一延遲電路(delayingcircuit)165，而邏輯電路包括一非門163與一或非門164。其中，非門163接收時鐘信號clk產(chǎn)生反相的時鐘信號clkb；延遲電路(delayingcircuit)165接收時鐘信號clk，延遲時間t之后，產(chǎn)生延遲的時鐘信號clkd。或非門164接收反相的時鐘信號clkb與延遲的時鐘信號clkd，并產(chǎn)生脈沖寬度為t的預充電信號precharge。同理，次級脈沖產(chǎn)生電路168也可以利用類似的邏輯電路與延遲電路來產(chǎn)生重置信號reset，此處不再贅述。

再者，由于存儲單元陣列110需要較高的操作電壓(operationvoltage)，因此解碼器154與驅(qū)動器156需要利用高耐壓的元件(device)來實現(xiàn)，例如高耐壓的pmos晶體管與nmos晶體管。而時序控制器160與感測放大器162則利用低耐壓的元件來實現(xiàn)，例如低耐壓的pmos晶體管與nmos晶體管。

另外，在半導體制程中，可制造出兩種不同耐壓類型的元件。第一種類型的元件為高耐壓的元件，又稱為i/o元件(i/odevice)，其需要較高的第一操作電壓，例如6v。另外，第二種類型的元件為低耐壓的元件，又稱為核心元件(coredevice)，其需要較低的第二操作電壓，例如1.2v。換言之，i/o元件(i/odevice)與核心元件(coredevice)需分別連接至不同的電源域(powerdomain)。

眾所周知，由于集成電路的制程參數(shù)變化(variationoffabricationparameters)，會產(chǎn)生各種工藝角(processcorner)的元件，并導致不同的運作速度。舉例來說，快速-快速角(fast-fastcorner，簡稱ffcorner)的元件、典型-典型角(typical-typicalcorner，簡稱ttcorner)的元件、或者慢速-慢速角(slow-slowcorner，簡稱sscorner)的元件。

典型-典型角(ttcorner)的元件，其nmos晶體管與pmos晶體管的運作速度(operationspeed)符合設(shè)計的要求(requirement)?？焖?快速角(ffcorner)的元件，其nmos晶體管與pmos晶體管的運作速度較設(shè)計的要求還要快速。慢速-慢速角(sscorner)的元件，其nmos晶體管與pmos晶體管的運作速度較設(shè)計的要求還要慢速。

非易失性存儲器100的控制電路150中包括i/o元件所組成的解碼器154與驅(qū)動器165，以及核心元件所組成的時序控制器160、感測放大器162。而慢速-慢速角(sscorner)的i/o元件可能造成非易失性存儲器100讀取失敗的發(fā)生。說明如下：

請參照圖3，其所繪示為制程變化時非易失性存儲器中的相關(guān)信號示意圖。

假設(shè)解碼器154的i/o元件為典型-典型角(ttcorner)的元件時，解碼器154可在預充電周期內(nèi)(t1～t2)動作地址信號addr，如曲線<i>。

再者，當解碼器154的i/o元件為快速-快速角(ffcorner)的元件時，則地址信號addr的動作時間會往前移動。反之，當解碼器154的i/o元件為慢速-慢速角(sscorner)的元件時，則地址信號addr的動作時間會往后移動。

在正常運作時，解碼器154會在預充電周期內(nèi)產(chǎn)生地址信號addr，而感測放大器162會在重置周期內(nèi)，根據(jù)地址信號addr進一步地決定選定位線組，并重置該選定位線組至一第二預定電壓。而進入發(fā)展與感測周期時，感測放大器162即可產(chǎn)生讀取數(shù)據(jù)。

然而，由于無法精準地控制集成電路的制程參數(shù)，如果解碼器154由慢速-慢速角(sscorner)的i/o元件所組成，且解碼器154在重置周期之后才產(chǎn)生地址信號addr，如曲線<ii>所示。則感測放大器162在重置周期會決定出錯誤的選定位線組，并導致感測放大器162在發(fā)展與感測周期中產(chǎn)生錯誤的讀取數(shù)據(jù)，造成非易失性存儲器100的讀取失敗(readfail)而無法正常運作。

由以上的說明可知，造成讀取失敗的原因在于制程變化，并使得解碼器154由慢速-慢速角(sscorner)的元件所組成，導致解碼器154無法在預定周期(預充電周期)產(chǎn)生地址信號addr。再者，由于時序控制器160無法響應(yīng)上述制程變化，進而導致讀取失敗。

請參照圖4a，其所繪示為本發(fā)明第二實施例的時序控制器。時序控制器160包括一前級脈沖產(chǎn)生電路161與次級脈沖產(chǎn)生電路168。

相同的運作原理，前級脈沖產(chǎn)生電路161接收時鐘信號clk，并根據(jù)時鐘信號clk的上升沿(risingedge)產(chǎn)生預充電信號precharge。次級脈沖產(chǎn)生電路168接收預充電信號precharge，并根據(jù)預充電信號precharge的下降沿(fallingedge)產(chǎn)生重置信號reset。因此，時序控制器160即依序產(chǎn)生一個脈沖的預充電信號precharge以及一個脈沖的重置信號reset。

本實施例的第二實施例在于前級脈沖產(chǎn)生電路161包括一第一脈沖產(chǎn)生器(pulsegenerator)172與第二脈沖產(chǎn)生器174。其中，第一脈沖產(chǎn)生器172由核心元件(coredevice)所組成，而第二脈沖產(chǎn)生器174由i/o元件(i/odevice)所組成。另外，第一脈沖產(chǎn)生器172與第二脈沖產(chǎn)生器174的電路結(jié)構(gòu)類似圖2c，均具有一邏輯電路與一延遲電路，各自可產(chǎn)生脈沖寬度為t的脈沖。

由于控制電路150中的解碼器154與時序控制器160制作于相同的集成電路(ic)上。因此，在制作i/o元件時，若發(fā)生制程變化時，則會同時影響到解碼器154與時序控制器160中的第二脈沖產(chǎn)生器174。換言之，如果制程變化造成解碼器154由慢速-慢速角(sscorner)的元件所組成，則第二脈沖產(chǎn)生器174也會由慢速-慢速角(sscorner)的元件所組成。

雖然第二脈沖產(chǎn)生器174預計產(chǎn)生脈沖寬度為t的脈沖，但由于第二脈沖產(chǎn)生器174由慢速-慢速角(sscorner)的元件所組成，將會使得第二脈沖產(chǎn)生器174的脈沖寬度大于t。而第二脈沖產(chǎn)生器174的脈沖寬度相關(guān)于慢速-慢速角(sscorner)的元件特性。即，當?shù)诙}沖產(chǎn)生器174中的i/o元件特性越差時，其產(chǎn)生的脈沖寬度會越寬。

在上述的情況下，如圖4a所示，第一脈沖產(chǎn)生器產(chǎn)生脈沖寬度為t的第一信號p1，第二脈沖產(chǎn)生器產(chǎn)生脈沖寬度為t’的第二信號p2。因此，經(jīng)過或門176后，前級脈沖產(chǎn)生電路161即產(chǎn)生脈沖寬度為t’的預充電信號。換言之，或門176可視為一決定電路，將第一信號p1與第二信號p2中脈沖寬度較大的脈沖作為預充電信號precharge。

請參照圖4b，其所繪示為本發(fā)明非易失性存儲器中的相關(guān)信號示意圖。其中，解碼器154與時序控制器160均由慢速-慢速角(sscorner)的元件所組成。

在時間點ta，在時鐘信號clk的上升沿，處理電路152將讀取指令傳送至解碼器154。同時，處理電路152控制時序控制器160產(chǎn)生預充電信號precharge至感測放大器162。

時間點ta至時間點tb之間為預充電周期(prechargeperiod)。由于解碼器154延后產(chǎn)生地址信號addr，而時序控制器160也對應(yīng)地延長預充電信號precharge的脈沖寬度為t’。因此，預充電周期會被延長，使得解碼器154仍在預充電周期內(nèi)產(chǎn)生地址信號addr。

因此，在時間點tb至時間點tc之間的重置周期。感測放大器162即可根據(jù)地址信號addr在位線bl0～bln-1之中決定選定位線組，并重置該選定位線組至一第二預定電壓，而其他的位線則維持在第一預定電壓。

而在時間點tc之后的發(fā)展與感測周期。連接于選定位線組的對應(yīng)存儲單元會產(chǎn)生存儲單元電流(cellcurrent)至感測放大器162。而感測電放大器162即可根據(jù)每條位線的電壓變化大小來決定選定位線組上的邏輯電平，并作為讀取數(shù)據(jù)。

另外，如果解碼器154與第二脈沖產(chǎn)生器174由典型-典型角(ttcorner)的元件所組成，則第二脈沖的脈沖寬度為t。再者，如果解碼器154第二脈沖產(chǎn)生器174由快速-快速角(ffcorner)的元件所組成，則第二脈沖的脈沖寬度為小于t。在以上的兩種情況下，經(jīng)由或門176后，前級脈沖產(chǎn)生電路162仍產(chǎn)生脈沖寬度為t的預充電信號precharge。

根據(jù)以上說明可知，本發(fā)明的優(yōu)點在于提出一種運用于非易失性存儲器中的時序控制器。時序控制器160中包括由核心元件所構(gòu)建而成的第一脈沖產(chǎn)生器172與i/o元件所構(gòu)建而成的第二脈沖產(chǎn)生器174。

根據(jù)制程變化，當解碼器154與第二脈沖產(chǎn)生器174由慢速-慢速角(sscorner)所構(gòu)建而成時，第二脈沖產(chǎn)生器174可以改變輸出脈沖的脈沖寬度，用以改變預充電信號precharge的脈沖寬度以及預充電周期。如此，將可以確保解碼器154在預充電周期內(nèi)產(chǎn)生的地址信號addr，并使得感測放大器162正確地產(chǎn)生讀取數(shù)據(jù)。

請參照圖5，其所繪示本發(fā)明第二脈沖產(chǎn)生器174的一個范例，且第二脈沖產(chǎn)生器174均由i/o元件所組成。第二脈沖產(chǎn)生器174包括一邏輯電路210與一延遲電路220。其中，延遲電路220接收時鐘信號clk，延遲時間t之后，產(chǎn)生延遲的時鐘信號clkd。再者，邏輯電路210接收時鐘信號clk與延遲的時鐘信號clkd，并產(chǎn)生第二信號p2。

基本上，邏輯電路210可以有各種實現(xiàn)的方式。例如，邏輯電路210可包括一非門與一或非門，依照圖2c的連接方式，即可產(chǎn)生第二信號p2。

再者，延遲電路220包括串接的一第一反相電路(invertingcircuit)222與一第二反相電路224。第一反相電路222具有一輸入端接收該時鐘信號。第二反相電路224具有一輸入端連接至第一反相電路222的輸出端，第二反相電路224并且具有一輸出端產(chǎn)生延遲的時鐘信號clkd。

第一反相電路222中包括pmos晶體管p1、nmos晶體管n1、電容器c1與緩沖器(buffer)221；第二反相電路224中包括pmos晶體管p2、nmos晶體管n2、電容器c2與緩沖器(buffer)223。經(jīng)由控制電容器c1、c2的電容值，即可控制延遲電路220的延遲時間，并進一步地改變第二信號p2的脈沖寬度。

該第一反相電路222包括：第一pmos晶體管p1，具有一源極連接至一電壓源vdd，一柵極連接至該第一反相電路222的該輸入端；第一nmos晶體管n1，具有一源極連接至一接地端，一柵極連接至該第一反相電路222的該輸入端，一漏極連接至該第一pmos晶體管p1的一漏極；一第一電容器c1，具有一第一端連接至該第一pmos晶體管p1的該漏極，一第二端連接至該接地端；以及一第一緩沖器221，具有一輸入端連接至該第一pmos晶體管p1的該漏極，一輸出端作為該第一反相電路222的該輸出端。

該第二反相電路224包括：一第二pmos晶體管p2，具有一源極連接至該電壓源vdd，一柵極連接至該第一反相電路222的該輸出端；一第二nmos晶體管n2，具有一源極連接至該接地端，一柵極連接至該第一反相電路222的該輸出端，一漏極連接至該第二pmos晶體管p2的一漏極；一第二電容器c2，具有一第一端連接至該第二pmos晶體管p2的該漏極，一第二端連接至該接地端；以及一第二緩沖器223，具有一輸入端連接至該第二pmos晶體管p2的該漏極，一輸出端作為該第二反相電路224的該輸出端。

再者，本發(fā)明還可以設(shè)計第一反相電路222中的pmos晶體管p1為一弱pmos晶體管(weakpmostransistor)而第二反相電路224中nmos晶體管n2為一弱nmos晶體管(weaknmostransistor)。如此，可以讓第二脈沖產(chǎn)生器174的脈沖寬度更相關(guān)于慢速-慢速角(sscorner)的元件特性。當然，也可以設(shè)計第一反相電路222中的nmos晶體管n1為一弱nmos晶體管而第二反相電路224中pmos晶體管p2為一弱pmos晶體管。

綜上所述，雖然本發(fā)明已以較佳實施例公開如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可以做出各種更動與潤飾。因此，本發(fā)明的保護范圍應(yīng)當視所附權(quán)利要求書所界定者為準。