本發(fā)明涉及半導體集成電路領域，更具體地，涉及一種基于憶阻器陣列的操作方法，尤其適用于可重構邏輯運算。

背景技術：

傳統(tǒng)計算機系統(tǒng)中，通過計算元件進行邏輯運算，并通過存儲器對運算結果進行存儲。然而，該方法需要先計算，再將計算結果輸出到存儲器，過程較為復雜。憶阻器是一種新型器件，理想憶阻器既可以用來制作存儲器，也可以用來進行邏輯運算，為計算存儲一體化提供了實現(xiàn)的可能。憶阻器能記憶電阻，利用其阻變特性可進行計算，并將計算結果以憶阻器的阻態(tài)的形式進行保存。

例如，定義憶阻器處于高阻狀態(tài)時為邏輯“1”，在憶阻器上施加高于置位電壓閾值的正向置位電壓時，憶阻器轉變?yōu)榈妥钁B(tài)。定義憶阻器處于低阻態(tài)為邏輯“0”，此時施加低于復位電壓閾值的反向復位電壓時，憶阻器轉變?yōu)楦咦钁B(tài)。

在現(xiàn)有技術中，基于兩個憶阻器與一個基準單元(例如電阻)構成邏輯子單元，通過在憶阻器兩端施加不同電位的電壓，實現(xiàn)Material Implication“實質蘊含”(IMP)邏輯((NOT p)OR q)，同時邏輯狀態(tài)以電阻的形式非易失地存儲在憶阻器中，從而實現(xiàn)計算存儲一體化。在此基礎上，輔以“非”邏輯，可構成操作完備集的技術方案。但是，這種IMP邏輯一方面并不是主流的邏輯操作方式，另一方面，當要實現(xiàn)特定邏輯功能的情況比較復雜時，這種技術方案所需要的憶阻器的數(shù)量較大，不利于半導體電路的微型化，而且操作步驟復雜而冗長，影響了電路的執(zhí)行效率。

技術實現(xiàn)要素：

本發(fā)明針對當前憶阻器陣列邏輯運算存在的問題，提出了一種新型的處理方法。本發(fā)明的目的是通過以下技術方案實現(xiàn)的。提供了一種用于在垂直交叉存儲單元陣列中的邏輯運算的操作方法，包括邏輯子單元。所述邏輯子單元包括至少兩個輸入單元、一個輸出單元和至少一個基準單元。所述輸入單元包括第一輸入阻變單元和第二輸入阻變單元，所述輸出單元包括第一輸出阻變單元，所述基準單元包括電阻。將所述第一輸入阻變單元的一端耦合到第一位線，所述第二輸入阻變單元的一端耦合到第二位線，所述第一輸出阻變單元的一端耦合到第三位線，將所述第一、第二輸入阻變單元和第一輸出阻變單元的另一端耦合到同一字線，將所述基準單元的一端耦合到所述字線。分別向第一位線、第二位線施加第一電壓脈沖，將第三位線耦合到地電壓，向所述基準單元的另一端施加第二電壓脈沖，從而只需一步即可在輸出單元中得到邏輯“與非”的運算結果。

在邏輯操作之前，可對第一輸出阻變單元進行復位，使得輸出單元被初始化為邏輯“1”，此時輸出單元中的運算結果為多個輸入單元的信號經(jīng)過“與非”運算得到的結果。

也可以不對第一輸出阻變單元進行復位，此時輸出單元中的運算結果取決于該輸出單元在上個周期所得到的信號，令多個輸入單元信號經(jīng)過“與非”運算得到的結果等于Q，則輸出單元中的運算結果等于該上個周期所得到的信號與Q相“與”的結果。

進一步地，為了保證輸入、輸出單元的工作時序能夠協(xié)調，避免出錯，需使所述第二電壓脈沖落在第一電壓脈沖之中，其寬度小于第一電壓脈沖，幅度大于第一電壓脈沖。

具體而言，所述第一電壓脈沖幅度可以為VDD/2，第二電壓脈沖幅度為VDD。在本發(fā)明中，所述VDD取值可以為1.4V，從而既能夠維持電路的正常工作，又保證了較低的功耗。

所述輸入、輸出阻變單元為阻變存儲器，結構為Pt/HfO_x/Al₂O₃/TiN，優(yōu)選地，Pt厚度為100nm，HfOx厚度小于或等于3nm，Al₂O₃厚度為2nm，TiN厚度為40nm，該結構組合能夠使得存儲器件具有更低的功耗和更高的可靠性。

將所述基準單元電阻的阻值設置位于阻變器件的高阻值和低阻值之間，以在基準單元處產(chǎn)生正確分壓，影響阻變器件的正常工作。

所述垂直交叉存儲單元陣列中的存儲單元可以包括單個憶阻器。

所述垂直交叉存儲單元陣列中的存儲單元還可以包括串聯(lián)連接的憶阻器和選擇器件，選擇器件包括晶體管結構(1T1R)或二極管結構(1S1R)，優(yōu)選地，例如包括晶體管和寄存器。

本發(fā)明還提供了一種用于在垂直交叉存儲單元陣列中的邏輯運算的操作方法，包括邏輯子單元。所述邏輯子單元包括至少兩個輸入單元、一個輸出單元和至少一個基準單元。所述輸入單元包括第一輸入阻變單元和第二輸入阻變單元，所述輸出單元包括第一輸出阻變單元，所述基準單元包括電阻。將所述第一輸入阻變單元的一端耦合到第一字線，所述第二輸入阻變單元的一端耦合到第二字線，所述第一輸出阻變單元的一端耦合到第三字線，將所述第一、第二輸入阻變單元和第一輸出阻變單元的另一端耦合到同一位線，將所述基準單元的一端耦合到所述位線。分別向第一字線、第二字線施加第一電壓脈沖，將所述基準單元的另一端耦合到地，向第三字線施加第二電壓脈沖，從而只需一步即可在輸出單元中得到邏輯“與”的運算結果。

在邏輯操作之前，可對第一輸出阻變單元進行復位，使得輸出單元被初始化為邏輯“1”，此時輸出單元中的運算結果為多個輸入單元的信號經(jīng)過“與”運算得到的結果。

也可以不對第一輸出阻變單元進行復位，此時輸出單元中的運算結果取決于該輸出單元在上個周期所得到的信號，令多個輸入單元信號經(jīng)過“與”運算得到的結果等于Q，則輸出單元中的運算結果等于該上個周期所得到的信號與Q相“與”的結果。

進一步地，為了保證輸入、輸出單元的工作時序能夠協(xié)調，避免出錯，需使所述第二電壓脈沖落在第一電壓脈沖之中，其寬度小于第一電壓脈沖，幅度大于第一電壓脈沖。

具體而言，所述第一電壓脈沖寬度可以是1μs，幅度可以為VDD/2，第二電壓脈沖寬度可以是100ns，幅度為VDD。在本發(fā)明中，所述VDD取值可以為1.4V，從而既能夠維持電路的正常工作，又保證了較低的功耗。

所述輸入、輸出阻變單元為阻變存儲器，結構為Pt/HfO_x/Al₂O₃/TiN，優(yōu)選地，Pt厚度為100nm，HfOx厚度小于或等于3nm，Al₂O₃厚度為2nm，TiN厚度為40nm，該結構組合能夠使得存儲器件具有更低的功耗和更高的可靠性。

將所述基準單元電阻的阻值設置位于阻變器件的高阻值和低阻值之間，以在基準單元處產(chǎn)生正確分壓，影響阻變器件的正常工作。

所述垂直交叉存儲單元陣列中的存儲單元可以包括單個憶阻器。

所述垂直交叉存儲單元陣列中的存儲單元還可以包括串聯(lián)連接的憶阻器和選擇器件，選擇器件包括晶體管結構(1T1R)或選擇管結構(1S1R)，優(yōu)選地，例如包括晶體管和二極管。

本發(fā)明的操作方法可用于實現(xiàn)布爾邏輯運算操作，其操作過程簡單，可以一步實現(xiàn)邏輯運算和存儲，與現(xiàn)有的IMPLY蘊含邏輯的操作方式相比，減少了實現(xiàn)特定計算功能的操作步驟，并且可以根據(jù)需要進行邏輯重構。

本發(fā)明還提供了一種組合邏輯運算方法，包括第一、第二與非邏輯電路，第三與邏輯電路，一個與門，以及控制單元，所述第一、第二與非邏輯電路采用前述邏輯與非的操作方法進行操作，所述第三與邏輯電路采用前述邏輯與的操作方法進行操作，所述控制單元對所述第一、第二與非邏輯電路和第三與邏輯電路的工作時序進行分配，使得同一時刻只有一個邏輯電路將運算結果傳輸?shù)剿雠c門，以及所述控制單元控制所述與門將組合邏輯運算結果輸出。

本發(fā)明的優(yōu)點在于：本發(fā)明利用憶阻器閾值開關的特性，通過適當設置電路結構，并且改變在字線和位線上外加操作信號，以簡單易行的方式實現(xiàn)了“與非”、“與”和以此為基礎構建的多種復雜邏輯。同時，本發(fā)明通過改變外加信號電壓，例如使用特定的電壓脈沖，可獲得不同的邏輯操作，解決了現(xiàn)有技術難以實現(xiàn)邏輯功能重構的不足。

附圖說明

通過閱讀下文優(yōu)選實施方式的詳細描述，各種其他的優(yōu)點和益處對于本領域普通技術人員將變得清楚明了。附圖僅用于示出優(yōu)選實施方式的目的，而并不認為是對本發(fā)明的限制。而且在整個附圖中，用相同的參考符號表示相同的部件。在附圖中：

圖1示意性示出了根據(jù)本發(fā)明實施方式的基于憶阻器陣列的“與非”邏輯運算的操作方法。

圖2示意性示出了根據(jù)本發(fā)明實施方式的“與非”操作的時序對照圖。

圖3示意性示出了根據(jù)本發(fā)明實施例的操作方法的具體步驟。

圖4示意性示出了根據(jù)本發(fā)明實施方式的基于憶阻器陣列的“與”邏輯運算的操作方法。

圖5示意性示出了根據(jù)本發(fā)明實施方式的“與”操作的時序對照圖。

圖6示意性示出了根據(jù)本發(fā)明實施例的操作方法的具體步驟。

圖7示意性示出了根據(jù)本發(fā)明實施例的組合邏輯的電路結構。

具體實施方式

下面將參照附圖更詳細地描述本公開的示例性實施方式。雖然附圖中顯示了本公開的示例性實施方式，然而應當理解，可以以各種形式實現(xiàn)本公開而不應被這里闡述的實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本公開，并且能夠將本公開的范圍完整的傳達給本領域的技術人員。

根據(jù)本發(fā)明的實施方式，提出一種用于在垂直交叉存儲單元陣列中的邏輯運算的操作方法，由三個存儲單元和一個基準電阻構成基本邏輯子單元，用于以簡易的方式實現(xiàn)邏輯“與非”、“與”及其組合的邏輯運算和存儲。

圖1示意性示出了根據(jù)本發(fā)明實施例的“與非”邏輯的運算方式。如圖1所示，連接到同一字線的輸入阻變單元A和B中分別存儲有數(shù)據(jù)“A”和“B”。向輸入阻變單元A和輸入阻變單元B連接的位線1、2上施加一段寬脈寬，幅度為VDD/2的電壓脈沖VR，輸出阻變單元Y連接的位線3接地，在連接到同一字線的基準單元Rc的另一端加上一段落在VR寬脈沖之中的窄脈寬，幅度為VDD的電壓脈沖4。位線1-3和電壓脈沖4的時序邏輯圖如圖2所示。此時可在阻變單元Y中得到邏輯“與非”運算結果，表示為該運算結果被直接存儲在輸出單元中。值得注意的是，在進行邏輯操作之前，需要對輸出單元Y進行復位操作，使Y一開始處于邏輯“1”狀態(tài)，從而得到的與非運算結果。

根據(jù)圖1，本發(fā)明利用阻變單元的阻態(tài)變化特性，按順序對上述阻變單元施加這些電壓，即可對阻變單元中存儲的信號執(zhí)行邏輯運算，并且該邏輯運算結果同樣在阻變單元中生成，省去了跨單元保存的麻煩。在傳統(tǒng)的技術中，需要疊加多個IMP邏輯才能夠完成，而本發(fā)明通過施加恰當?shù)碾妷好}沖信號可以一步實現(xiàn)“與非”邏輯，實現(xiàn)了實質蘊含邏輯運算功能?？梢姳景l(fā)明的方法簡化了電路結構，節(jié)約了操作步驟。

進一步參照圖2，寬脈沖VR(＝VDD/2)與窄脈沖4(＝VDD)的脈沖信號在時序上是同步的，寬脈沖的幅度是窄脈沖的一半，從而在憶阻器上形成有效的電壓差，而寬脈沖的寬度明顯地大于窄脈沖的寬度，這是為了使得當向字線施加窄脈沖時，憶阻器已經(jīng)做好充分準備，從而可以快速得到運算結果。

圖3示意性示出了根據(jù)本發(fā)明實施例的操作方法。結合圖1-3，該方法包括步驟S301～S313：

步驟S301，將輸入阻變單元A和輸入阻變單元B的一端分別耦合到位線1和位線2；

步驟S303，將輸出阻變單元Y的一端耦合到位線3；

步驟S305，將輸入阻變單元A、B和輸出阻變單元Y的另一端耦合到同一字線，并且將基準單元Rc的一端同樣耦合到該字線；

步驟S307，向位線1、位線2施加第一電壓脈沖VR；

步驟S309，將位線3耦合到地電壓(GND)；

步驟S311，向基準單元Rc的另一端施加第二電壓脈沖4，優(yōu)選地，第一電壓脈沖VR的值＝VDD/2，第二電壓脈沖4的值＝VDD，VDD可以取值為1.4V。

步驟S313，完成邏輯運算操作，在本實施例中，是為邏輯“與非”操作。

需要注意的是，在邏輯操作之前，例如在步驟S307之前，還可以包括步驟S306(圖中未示出)，對輸出阻變單元Y進行復位，使得輸出阻變單元Y被初始化為邏輯“1”，此時輸出阻變單元Y中的運算結果可表示為

然而，步驟S306也可以設置為不對輸出阻變單元Y進行復位，此時輸出阻變單元Y中的運算結果取決于輸出阻變單元中上個周期時所得到的信號值Y。假設多個輸入阻變單元信號經(jīng)過“與非”運算得到的結果等于Q(即，)，則輸出阻變單元中的運算結果Y`等于該上個周期所得到的信號Y與Q相“與”的結果(即，)。

圖4示意性示出了根據(jù)本發(fā)明實施例的“與”邏輯的運算方式。如圖4所示，連接到同一位線的輸入阻變單元A和B中分別存儲有數(shù)據(jù)“A”和“B”。在輸入阻變單元A和輸入阻變單元B連接的字線1、2上加一段寬脈寬，幅度為VDD/2的電壓脈沖VR，將連接到同一位線的基準單元Rc的另一端4接地，向輸出阻變單元Y所連接的字線3施加落在VR寬脈沖之中的窄脈寬，幅度為VDD的電壓脈沖。字線1-3和GND 4的時序邏輯圖如圖5所示，可在阻變單元Y中得到邏輯“與”運算結果，表示為Y'＝AB。該運算結果被直接存儲在輸出單元中。值得注意的是，在進行邏輯操作之前，需要對輸出單元Y進行復位操作，使Y一開始處于邏輯“1”狀態(tài)，從而得到Y'＝AB的與運算結果。

進一步參照圖5，寬脈沖VR(＝VDD/2)與窄脈沖(VDD)的脈沖信號在時序上是同步的，寬脈沖的幅度是窄脈沖的一半，從而在憶阻器上形成有效的電壓差，而寬脈沖的寬度明顯地大于窄脈沖的寬度，這是為了使得當向字線施加窄脈沖時，憶阻器已經(jīng)做好充分準備，從而可以快速得到運算結果。

圖6示意性示出了根據(jù)本發(fā)明實施例的操作方法。結合圖4-6，該方法包括步驟S601～S613：

步驟S601，將輸入阻變單元A和輸入阻變單元B的一端分別耦合到字線1和字線2；

步驟S603，將輸出阻變單元Y的一端耦合到字線3；

步驟S605，將輸入阻變單元A、B和輸出阻變單元Y的另一端耦合到同一位線，并且將基準單元Rc的一端同樣耦合到該位線；

步驟S607，向字線1、字線2施加第一電壓脈沖VR；

步驟S609，將基準單元Rc的另一端4耦合到地電壓(GND)；

步驟S611，向字線3施加第二電壓脈沖，優(yōu)選地，第一電壓脈沖VR的值＝VDD/2，第二電壓脈沖的值＝VDD，VDD可以取值為1.4V。

步驟S613，完成邏輯運算操作，在本實施例中，是為邏輯“與”操作。

需要注意的是，在邏輯操作之前，例如在步驟S607之前，還可以包括步驟S606(圖中未示出)，對輸出阻變單元Y進行復位，使得輸出阻變單元Y被初始化為邏輯“1”，此時輸出阻變單元Y中的運算結果可表示為Y'＝AB。

然而，步驟S606也可以設置為不對輸出阻變單元Y進行復位，此時輸出阻變單元Y中的運算結果取決于輸出阻變單元中上個周期時所得到的信號值Y。假設多個輸入阻變單元信號經(jīng)過“與非”運算得到的結果等于Q(即，Q＝AB)，則輸出阻變單元中的運算結果Y`等于該上個周期所得到的信號Y與Q相“與”的結果(即，Y'＝ABY)。

在本發(fā)明所示的“與非”和“與”邏輯操作兩個實施例中，如果對輸出單元Y一開始不進行復位操作，那么最后輸出單元的邏輯運算結果分別為和Y'＝ABY。也即，輸出單元Y同時也可以是輸入單元。在輸出單元Y作為中間變量的情況下，該操作方式仍然可以一步實現(xiàn)運算和存儲，更加體現(xiàn)了本發(fā)明的宗旨。

在以上的實施例中，優(yōu)選地，寬脈沖VR的脈沖寬度可以是1μs，與此同時，窄脈沖VDD的脈沖寬度可以是100ns，由于脈沖信號上升、下降沿存在延時，此處將窄脈沖設置為寬脈沖的1/10，能夠有效地避免脈沖信號跳變延時導致的運算錯誤，從而保障輸入、輸出電路能夠順利地協(xié)同工作。

典型情況下，基準單元R_C可以是電阻，其阻值可位于阻變器件的高阻值和低阻值之間。輸入、輸出阻變單元A、B、Y為阻變存儲器，結構為Pt/HfO_x/Al₂O₃/TiN，其中X為正整數(shù)，優(yōu)選地，Pt厚度為100nm，HfOx厚度小于或等于3nm，Al₂O₃厚度為2nm，TiN厚度為40nm，該結構組合具有穩(wěn)定的信號特性，能夠使得存儲器件具有更低的功耗和更高的可靠性。

垂直交叉存儲單元陣列中的存儲單元可以包括單個憶阻器，也可以包括串聯(lián)連接的憶阻器和選擇器件，選擇器件包括晶體管結構(1T1R)或選擇管結構(1S1R)，例如包括晶體管和二極管。

附圖1、4僅示出了由兩個輸入阻變單元、一個輸出阻變單元和一個基準單元電阻進行運算時的示例，然而本發(fā)明并不限于此。輸入阻變單元可以包括兩個以上的阻變器件，從而實現(xiàn)更多信號的與非、與邏輯運算。

根據(jù)圖4，通過改變施加電壓脈沖信號，可以在與圖1類似的結構中完成“與”邏輯功能。更進一步地，還可以將這些邏輯功能進行組合，實現(xiàn)本發(fā)明的可重構功能。具體而言，可以將多個圖1和圖4的邏輯電路進行組合，如圖7所示。圖7中示例性地示出了兩個邏輯與非電路1、2和一個邏輯與電路3、一個與門以及控制單元構成的組合邏輯，采用控制單元對該多個邏輯電路的工作時序進行分配，并將輸出單元的信號進行組合邏輯運算，當執(zhí)行過復位操作時，圖7的組合邏輯運算結果當未執(zhí)行過復位操作時，圖7的組合邏輯運算結果基于本發(fā)明的構思，通過多個邏輯單元的排列組合，可以形成邏輯運算和存儲功能兼具的操作單元陣列，實現(xiàn)更復雜的運算邏輯，用于復雜運算器件，例如全加器中。根據(jù)本發(fā)明的實施例，本發(fā)明提出的基于阻變器件的新型操作方法，有效地減少了實現(xiàn)特定算術功能(如全加器)所需的憶阻器數(shù)量和操作步驟。

以上所述，僅為本發(fā)明較佳的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內，可輕易想到的變化或替換，都應涵蓋在本發(fā)明的保護范圍之內。因此，本發(fā)明的保護范圍應所述以權利要求的保護范圍為準。