一種基于憶阻器的三維結(jié)構(gòu)存儲器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及存儲器結(jié)構(gòu)技術(shù)領(lǐng)域,尤其涉及一種基于憶阻器的三維結(jié)構(gòu)存儲器。
【背景技術(shù)】
[0002]摩爾定律表明半導(dǎo)體芯片上集成的晶體管的數(shù)量每18個(gè)月會翻一番。但是,隨著單位面積上集成的晶體管數(shù)目越來越多,晶體管的尺寸越來越小,接近物理極限,另外,集成數(shù)量越多的晶體管,其發(fā)熱量越大,易導(dǎo)致芯片無法正常工作,這些問題使得摩爾定律面臨著巨大的挑戰(zhàn)。越來越多科學(xué)家認(rèn)為,隨著更多集成數(shù)量的晶體管,見證半導(dǎo)體工業(yè)長達(dá)半個(gè)世紀(jì)的“摩爾定律”將迎來物理極限的大考驗(yàn)。因此采用傳統(tǒng)COMS器件作為存儲器邏輯單元并采用交叉桿陣列設(shè)計(jì)的存儲器在進(jìn)一步大幅提高存儲容量上將受到極大的限制,有鑒于此,發(fā)明人提出了一種基于憶阻器的三維結(jié)構(gòu)存儲器。
【發(fā)明內(nèi)容】
[0003]本發(fā)明的目的在于針對現(xiàn)有技術(shù)的不足,提供一種基于憶阻器的三維結(jié)構(gòu)存儲器,它具有結(jié)構(gòu)簡單、存儲容量大和能耗低的優(yōu)點(diǎn)。
[0004]為實(shí)現(xiàn)上述目的,本發(fā)明的一種基于憶阻器的三維結(jié)構(gòu)存儲器,包括存儲器基體、控制電路和地址緩沖裝置,所述控制電路設(shè)置于存儲器基體內(nèi),所述地址緩沖裝置與控制電路電性連接,還包括地址譯碼裝置及與地址譯碼裝置電性連接的陣列存儲裝置,所述地址譯碼裝置與地址緩沖裝置電性連接,所述陣列存儲裝置還連接有放大電路,所述放大電路連接有輸出緩沖器。
[0005]進(jìn)一步的,所述陣列存儲裝置包括若干個(gè)三維存儲片,所述若干個(gè)三維存儲片以矩陣串連或并聯(lián),所述三維存儲片包括若干個(gè)憶阻器存儲單元,若干個(gè)憶阻器存儲單元以三維堆棧架構(gòu)。
[0006]進(jìn)一步的,所述憶阻器存儲單元的尺寸為30nm x 30nm。
[0007]進(jìn)一步的,所述地址緩沖裝置包括X向地址緩沖器、Y向地址緩沖器和Z向地址緩沖器,所述X向地址緩沖器、Y向地址緩沖器和Z向地址緩沖器分別與控制電路電性連接。
[0008]優(yōu)選的是,所述地址譯碼裝置包括X向譯碼器、Y向譯碼器和Z向譯碼器,所述X向譯碼器與X向地址緩沖器電性連接,所述Y向譯碼器與Y向地址緩沖器電性連接,所述Z向譯碼器與Z向地址緩沖器電性連接,X向譯碼器、Y向譯碼器和Z向譯碼器分別與控制電路電性連接。
[0009]進(jìn)一步的,所述憶阻器存儲單元包括從上至下依次設(shè)置的上電極、存儲介質(zhì)層、下電極和用于引導(dǎo)出下電極的下電極引導(dǎo)層。
[0010]優(yōu)選的是,所述存儲介質(zhì)層包括從上至下依次疊加的N型半導(dǎo)體層和P型半導(dǎo)體層,所述N型半導(dǎo)體層通過金屬Pt納米線與上電極電連接,所述P型半導(dǎo)體層通過金屬Pt納米線與下電極電連接。
[0011]進(jìn)一步的,所述N型半導(dǎo)體層、P型半導(dǎo)體層分別可為Ag、T1、Cu、Ta、W、Pt、Au、TiW和氧化石墨烯中的任意一種材料制成。
[0012]優(yōu)選的是,所述N型半導(dǎo)體層、P型半導(dǎo)體層的厚度為60~300nm之間。
[0013]本發(fā)明的有益效果:與現(xiàn)有技術(shù)相比,本發(fā)明的一種基于憶阻器的三維結(jié)構(gòu)存儲器,包括存儲器基體、控制電路和地址緩沖裝置,所述控制電路設(shè)置于存儲器基體內(nèi),所述地址緩沖裝置與控制電路電性連接,還包括地址譯碼裝置及與地址譯碼裝置電性連接的陣列存儲裝置,所述地址譯碼裝置與地址緩沖裝置電性連接,所述陣列存儲裝置還連接有放大電路,所述放大電路連接有輸出緩沖器;本三維結(jié)構(gòu)存儲器采用憶阻器作為存儲介質(zhì),利用憶阻器的堆棧特性,實(shí)現(xiàn)大容量的存儲,而且,由于憶阻器的能耗低,使整體的存儲器能耗大幅下降,本存儲器還具有結(jié)構(gòu)簡單的優(yōu)點(diǎn)。
【附圖說明】
[0014]圖1為本發(fā)明的結(jié)構(gòu)示意圖。
[0015]圖2為本發(fā)明的憶阻器的反應(yīng)機(jī)理示意圖之一。
[0016]圖3為本發(fā)明的憶阻器的反應(yīng)機(jī)理示意圖之二。
[0017]圖4為本發(fā)明的憶阻器的電流電壓(IV)曲線示意圖。
[0018]附圖標(biāo)記包括:
上電極一 1,存儲介質(zhì)層一2,下電極一3,下電極引導(dǎo)層一4.。
【具體實(shí)施方式】
[0019]下面結(jié)合附圖對本發(fā)明進(jìn)行詳細(xì)的說明。
[0020]參見圖1至圖4,一種基于憶阻器的三維結(jié)構(gòu)存儲器,包括存儲器基體、控制電路和地址緩沖裝置,所述控制電路設(shè)置于存儲器基體內(nèi),所述地址緩沖裝置與控制電路電性連接,還包括地址譯碼裝置及與地址譯碼裝置電性連接的陣列存儲裝置,所述地址譯碼裝置與地址緩沖裝置電性連接,所述陣列存儲裝置還連接有放大電路,所述放大電路連接有輸出緩沖器;本存儲器的工作原理是:數(shù)據(jù)輸入至地址緩沖裝置,在控制電路的控制下,地址緩沖裝置對數(shù)據(jù)的傳輸速度進(jìn)行轉(zhuǎn)換,然后通過地址譯碼裝置對數(shù)據(jù)進(jìn)行譯碼,數(shù)據(jù)譯碼后由控制電路將數(shù)據(jù)傳送給陣列存儲裝置進(jìn)行存儲;當(dāng)需要讀取存儲的數(shù)據(jù)時(shí),控制電路發(fā)出讀取指令,地址譯碼裝置根據(jù)指令進(jìn)行尋址,然后將陣列存儲裝置中對應(yīng)存儲的數(shù)據(jù)取出,數(shù)據(jù)傳輸至放大電路,最后輸出至輸出緩沖器由相應(yīng)的端口輸出即可。由于本三維結(jié)構(gòu)存儲器采用憶阻器作為存儲介質(zhì),利用憶阻器的堆棧特性,實(shí)現(xiàn)大容量的存儲,憶阻器能提供海量存儲能力,對于半節(jié)距為1nm的憶阻器設(shè)備其存儲容量可以高達(dá)llOGB/cm2,而且,由于憶阻器的能耗低,單位能耗值lpj/bit以下,使整體的存儲器能耗大幅下降,本存儲器還具有結(jié)構(gòu)簡單的優(yōu)點(diǎn)。
[0021 ] 在本技術(shù)方案中,所述陣列存儲裝置包括若干個(gè)三維存儲片,所述若干個(gè)三維存儲片以矩陣串連或并聯(lián),所述三維存儲片包括若干個(gè)憶阻器存儲單元,若干個(gè)憶阻器存儲單元以三維堆棧架構(gòu)。也就是說將若干個(gè)憶阻器以三維架構(gòu)堆棧,這樣,當(dāng)數(shù)據(jù)寫入時(shí),數(shù)據(jù)以三維的方式存儲至三維存儲片;如當(dāng)前的三維存儲片數(shù)據(jù)存滿后,在控制電路的作用下,數(shù)據(jù)繼續(xù)寫入至另一三維存儲片中。
[0022]現(xiàn)有的晶體管最新制程工藝在45nm x 45nm,而在本技術(shù)方案中,所述憶阻器存儲單元的尺寸為30nm X 30nm ;該尺寸為平面長寬尺寸,這種憶阻器存儲單元相對于晶體管來說具有更尚的集成度。
[0023]進(jìn)一步的說,所述地址緩沖裝置包括X向地址緩沖器、Y向地址緩沖器和Z向地址緩沖器,所述X向地址緩沖器、Y向地址緩沖器和Z