相關(guān)申請的交叉引用

本申請要求2016年2月17日提交給韓國知識產(chǎn)權(quán)局的申請?zhí)枮?0-2016-0018497的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用整體合并于此。

各個實施例總體而言可以涉及一種半導體器件，更具體而言可以涉及一種時鐘發(fā)生電路、接口電路和使用其的半導體系統(tǒng)。

背景技術(shù)：

常規(guī)的半導體系統(tǒng)可以包括主設(shè)備和從設(shè)備。從設(shè)備可以由主設(shè)備來操作。主設(shè)備和從設(shè)備可以在發(fā)送和接收數(shù)據(jù)時執(zhí)行數(shù)據(jù)通信。半導體系統(tǒng)可以使用時鐘信號來發(fā)送和接收數(shù)據(jù)。當主設(shè)備和從設(shè)備發(fā)送數(shù)據(jù)時，主設(shè)備和從設(shè)備可以與時鐘信號同步地發(fā)送數(shù)據(jù)。

一般而言，時鐘信號可以從pll(鎖相環(huán))或dll(延遲鎖相環(huán))電路產(chǎn)生。半導體系統(tǒng)可以經(jīng)由pll或dll電路產(chǎn)生具有與數(shù)據(jù)同步的相位的時鐘信號。

技術(shù)實現(xiàn)要素：

在一個實施例中，可以提供一種時鐘發(fā)生電路。時鐘發(fā)生電路可以包括主dll(延遲鎖相環(huán))電路，主dll電路被配置成產(chǎn)生具有與時鐘信號的一個周期相對應的脈沖寬度的相位脈沖信號，以及可以產(chǎn)生與相位脈沖信號相對應的延遲控制碼。時鐘發(fā)生電路可以包括碼劃分器，碼劃分器被配置成通過對延遲控制碼進行劃分來產(chǎn)生與預定時間相對應的分延遲控制碼。時鐘發(fā)生電路可以包括從dll電路，從dll電路被配置成通過根據(jù)分延遲控制碼將選通信號延遲來產(chǎn)生延遲的選通信號。

在一個實施例中，可以提供一種接口電路。接口電路可以包括：時鐘發(fā)生電路，被配置成產(chǎn)生具有與時鐘信號的一個周期相對應的脈沖寬度的相位脈沖信號，且可以通過基于相位脈沖信號將選通信號延遲預定時間來產(chǎn)生延遲的選通信號。接口電路可以包括鎖存器，鎖存器被配置成同步于延遲的選通信號來鎖存數(shù)據(jù)。接口電路可以包括數(shù)據(jù)串行化器/并行化器(serdes)，數(shù)據(jù)串行化器/并行化器(serdes)被配置成對鎖存器的輸出進行分類并輸出。

在一個實施例中，可以提供一種半導體系統(tǒng)。半導體系統(tǒng)可以包括主設(shè)備和從設(shè)備。半導體系統(tǒng)可以包括接口電路，接口電路被配置成接收從從設(shè)備輸出的選通信號和數(shù)據(jù)，以及將選通信號和數(shù)據(jù)提供給主設(shè)備。接口電路可以基于復位信號來產(chǎn)生具有與時鐘信號的一個周期相對應的脈沖寬度的相位脈沖信號，以及可以基于相位脈沖信號來設(shè)置與時鐘信號的1/4個周期相對應的延遲量。

附圖說明

圖1是說明根據(jù)一個實施例的時鐘發(fā)生電路的配置的例子的代表的圖。

圖2是說明圖1的主dll電路的配置的例子的代表的圖。

圖3是說明圖2的快檢測器的配置和操作的例子的代表的圖。

圖4是說明根據(jù)一個實施例的半導體系統(tǒng)的配置的例子的代表的圖。

圖5是示意性地說明圖4的時鐘發(fā)生電路、輸入/輸出電路和數(shù)據(jù)serdes的配置的例子的代表的圖。

圖6是說明根據(jù)一個實施例的半導體系統(tǒng)的操作的例子的代表的圖。

圖7示出根據(jù)一個實施例的數(shù)據(jù)處理系統(tǒng)的例子的代表。以及

圖8是說明根據(jù)一個實施例的存儲系統(tǒng)的配置的例子的代表的圖。

具體實施方式

在下文中，下面將參照附圖經(jīng)由實施例的例子來描述根據(jù)本公開的時鐘發(fā)生電路、接口電路和使用其的半導體系統(tǒng)。

圖1是說明根據(jù)一個實施例的時鐘發(fā)生電路100的配置的例子的代表的圖。參見圖1，時鐘發(fā)生電路100可以接收時鐘信號clk和選通信號rdqs。時鐘發(fā)生電路100可以從時鐘信號clk產(chǎn)生具有與時鐘信號clk的一個周期相對應的脈沖寬度的脈沖信號，以及基于該脈沖信號來設(shè)置與預定時間相對應的延遲量。該預定時間可以對應于時鐘信號clk的1/4周期。時鐘發(fā)生電路100可以包括用于產(chǎn)生多個時鐘信號的一個或更多個dll電路。在包括時鐘發(fā)生電路100的半導體系統(tǒng)中，時鐘發(fā)生電路100可以響應于復位信號rst，基于時鐘信號clk來設(shè)置與預定時間相對應的延遲量。時鐘發(fā)生電路100可以通過將選通信號rdqs延遲預定時間，來產(chǎn)生延遲的選通信號rdqsd。

參見圖1，時鐘發(fā)生電路100可以包括主dll電路110、碼劃分器120以及從dll電路130。主dll電路110可以接收時鐘信號clk，以及從時鐘信號clk產(chǎn)生與時鐘信號clk的一個周期相對應的脈沖信號。主dll電路110可以產(chǎn)生與該脈沖信號相對應的延遲控制碼dlc<0:n>。主dll電路110可以響應于復位信號rst來產(chǎn)生脈沖信號和延遲控制碼dlc<0:n>。主dll電路110可以接收時鐘信號clk并產(chǎn)生延遲的時鐘信號clkd。主dll電路110可以比較延遲的時鐘信號clkd與時鐘信號clk，以及改變延遲的時鐘信號clkd的延遲量。當復位信號rst被使能時，主dll電路110可以不比較延遲的時鐘信號clkd與時鐘信號clk，而是從時鐘信號clk產(chǎn)生脈沖信號和延遲控制碼dlc<0:n>。稍后將描述該脈沖信號。

碼劃分器120可以接收延遲控制碼dlc<0:n>，且可以產(chǎn)生分延遲控制碼qdlc<0:n>。碼劃分器120可以產(chǎn)生與預定時間相對應的分延遲控制碼qdlc<0:n>。該預定時間可以對應于時鐘信號clk的1/4周期或90度相位。碼劃分器120可以產(chǎn)生具有與延遲控制碼dlc<0:n>的值的1/4相對應的值的分延遲控制碼qdlc<0:n>。延遲控制碼dlc<0:n>可以包括例如溫度計碼。在一個實施例中，碼劃分器120可以劃分溫度計碼型的延遲控制碼dlc<0:n>。在一個實施例中，碼劃分器120可以將溫度計碼型的延遲控制碼dlc<0:n>轉(zhuǎn)換成二進制碼，且可以通過對二進制碼進行劃分來產(chǎn)生分延遲控制碼qdlc<0:n>。

從dll電路130可以接收選通信號rdqs并且產(chǎn)生延遲的選通信號rdqsd。從dll電路130可以通過根據(jù)分延遲控制碼qdlc<0:n>將選通信號rdqs延遲，來產(chǎn)生延遲的選通信號rdqsd。從dll電路130可以通過將選通信號rdqs延遲與時鐘信號clk的1/4周期或90度相位相對應的時間，來產(chǎn)生延遲的選通信號rdqsd。

當復位信號rst被使能時，主dll電路110可以不比較時鐘信號clk與延遲的時鐘信號clkd，而是從時鐘信號clk產(chǎn)生脈沖信號和延遲控制碼dlc<0:n>。主dll電路110和碼劃分器120可以基于該脈沖信號和延遲控制碼dlc<0:n>產(chǎn)生分延遲控制碼qdlc<0:n>，且從dll電路130可以根據(jù)分延遲控制碼qdlc<0:n>來設(shè)置與預定時間相對應的延遲量。因此，從dll電路130可以通過將選通信號rdqs延遲該預定時間來產(chǎn)生延遲的選通信號rdqsd。

圖2是說明圖1的主dll電路110的配置的例子的代表的圖。參見圖2，主dll電路110可以包括快檢測器210。快檢測器210可以接收時鐘信號clk和復位信號rst，并且產(chǎn)生相位脈沖信號perr。相位脈沖信號perr可以對應于參照圖1描述的脈沖信號?？鞕z測器210可以基于時鐘信號clk產(chǎn)生相位脈沖信號perr。當復位信號rst被使能時，快檢測器210可以在不需要單獨的相位比較操作的情況下從時鐘信號clk產(chǎn)生具有與時鐘信號clk的一個周期相對應的脈沖寬度的相位脈沖信號perr。

參見圖2，主dll電路110還可以包括延遲線220、反饋檢測器230、延遲線控制器240以及移位寄存器250。延遲線220可以通過將時鐘信號clk延遲來產(chǎn)生延遲的時鐘信號clkd。

反饋檢測器230可以接收時鐘信號clk和延遲的時鐘信號clkd。反饋檢測器230可以接收從延遲線220輸出的延遲的時鐘信號clkd，并且比較延遲的時鐘信號clkd與時鐘信號clk。反饋檢測器230可以通過將時鐘信號clk的相位與延遲的時鐘信號clkd的相位進行比較來產(chǎn)生相位檢測信號up/dn。例如，當時鐘信號clk的相位領(lǐng)先于延遲的時鐘信號clkd的相位時，反饋檢測器230可以產(chǎn)生相位檢測信號的上信號up，而當時鐘信號clk的相位滯后于延遲的時鐘信號clkd的相位時，反饋檢測器230可以產(chǎn)生相位檢測信號的下信號dn。

延遲線控制器240可以接收相位脈沖信號perr和相位檢測信號up/dn，并且產(chǎn)生延遲線控制信號inc/dec。延遲線控制器240可以響應于相位檢測信號up/dn來增加或減小移位寄存器250的碼值。例如，當從反饋檢測器230產(chǎn)生上信號up時，延遲線控制器240可以產(chǎn)生增信號inc來增加移位寄存器250的碼值。例如，當從反饋檢測器230產(chǎn)生下信號dn時，延遲線控制器240可以產(chǎn)生減信號dec來減小移位寄存器250的碼值。當從快檢測器210接收到相位脈沖信號perr時，延遲線控制器240可以在相位脈沖信號perr被使能時產(chǎn)生延遲線控制信號inc/dec。例如，延遲線控制器240可以在相位脈沖信號perr被使能時持續(xù)地產(chǎn)生增信號inc。因此，移位寄存器250的碼值可以增加。

移位寄存器250的碼值可以響應于延遲線控制信號inc/dec來調(diào)節(jié)，且經(jīng)調(diào)節(jié)的碼值可以被產(chǎn)生作為延遲控制碼dlc<0:n>。移位寄存器250可以根據(jù)延遲控制碼dlc<0:n>來設(shè)置延遲線220的延遲量。當相位脈沖信號perr被使能時，移位寄存器250可以響應于延遲線控制信號inc/dec來將延遲控制碼dlc<0:n>的值增加到與相位脈沖信號perr的脈沖寬度相對應的值。移位寄存器250可以根據(jù)基于相位檢測信號up/dn而產(chǎn)生的延遲線控制信號inc/dec來增加或減小延遲控制碼dlc<0:n>的值。移位寄存器250可以根據(jù)延遲控制碼dlc<0:n>來增加或減小延遲線220的延遲量?？梢越?jīng)由第2012-0139627號韓國專利公開文本中所公開的方法來設(shè)置移位寄存器250的延遲控制碼dlc<0:n>的值和延遲線220的延遲量，但是本公開不限于此。安裝在常規(guī)的dll電路中的任何移位寄存器和延遲線可以應用于本公開。

主dll電路110可以通過將時鐘信號clk延遲與時鐘信號clk的一個周期或360度相位相對應的時間來產(chǎn)生延遲的時鐘信號clkd。主dll電路110可以比較時鐘信號clk與延遲的時鐘信號clkd，以及設(shè)置延遲線220的延遲量。當復位信號rst被使能時，主dll電路110可以經(jīng)由快檢測器210產(chǎn)生相位脈沖信號perr，并且在無反饋和比較操作的情況下快速設(shè)置延遲線220的延遲量。因此，主dll電路110的鎖定操作可以被快檢測器210快速地結(jié)束或迅速地結(jié)束。

圖3是說明圖2的快檢測器210的配置和操作的例子的代表的圖。參見圖3，快檢測器210可以包括第一觸發(fā)器310、第二觸發(fā)器320以及邏輯門(例如但不限于，與門330)。第一觸發(fā)器310和第二觸發(fā)器320可以包括例如d觸發(fā)器。第一觸發(fā)器310可以響應于復位信號rst來復位，以及同步于時鐘信號clk來輸出電源電壓vdd。第二觸發(fā)器320可以響應于復位信號rst來復位，以及同步于時鐘信號clk來輸出第一觸發(fā)器310的輸出a。與門330可以通過對第一觸發(fā)器的輸出a和第二觸發(fā)器的輸出b執(zhí)行與運算來產(chǎn)生相位脈沖信號perr。

當復位信號rst被使能到低電平時，第一觸發(fā)器310和第二觸發(fā)器320可以被復位。在復位信號rst被使能之后的時鐘信號clk的第一上升沿處，第一觸發(fā)器310可以輸出電源電壓vdd，且第一觸發(fā)器的輸出a可以轉(zhuǎn)變?yōu)楦唠娖?。第二觸發(fā)器320可以在時鐘信號clk的下一上升沿處輸出第一觸發(fā)器的輸出a，且第二觸發(fā)器的輸出b可以轉(zhuǎn)變?yōu)楦唠娖?。第一觸發(fā)器的輸出a與第二觸發(fā)器的輸出b之間的相位差可以對應于時鐘信號clk的一個周期。與門330可以對第一觸發(fā)器的輸出a和第二觸發(fā)器的輸出b執(zhí)行與運算，并且可以產(chǎn)生具有與時鐘信號clk的一個周期相對應的脈沖寬度的相位脈沖信號perr。

圖4是說明根據(jù)一個實施例的半導體系統(tǒng)1的配置的例子的代表的圖。參見圖4，半導體系統(tǒng)1可以包括主設(shè)備410、從設(shè)備420和接口電路430。主設(shè)備410可以執(zhí)行與從設(shè)備420的數(shù)據(jù)通信。為了發(fā)送和接收數(shù)據(jù)，主設(shè)備410可以控制從設(shè)備420的操作。接口電路430可以轉(zhuǎn)送主設(shè)備410與從設(shè)備420之間的數(shù)據(jù)通信。接口電路430可以將從主設(shè)備410發(fā)送的信號提供給從設(shè)備420，以及將從從設(shè)備420發(fā)送的信號提供給主設(shè)備410。參見圖4，接口電路430可以從從設(shè)備420接收數(shù)據(jù)和選通信號，以及將接收的數(shù)據(jù)和選通信號提供給主設(shè)備410。

主設(shè)備410可以包括，例如但不限于處理器，且處理器可以包括cpu(中央處理單元)、gpu(圖像處理單元)、mmp(多媒體處理器)以及數(shù)字信號處理器。可以采用片上系統(tǒng)的形式來組合和實施具有各種功能的處理器芯片(諸如應用處理器(ap))。

從設(shè)備420可以包括能執(zhí)行各種功能的模塊，諸如系統(tǒng)存儲器、電力控制器、通信模塊、多媒體模塊以及輸入/輸出模塊。例如，從設(shè)備420可以包括存儲器件。存儲器件可以包括,例如但不限于，諸如sram(靜態(tài)ram)、dram(動態(tài)ram)或sdram(同步dram)的易失性存儲器件。另外，存儲器件可以包括非易失性存儲器中的一種或更多種，諸如rom(只讀存儲器)、prom(可編程rom)、eeprom(電擦除可編程rom)、eprom(電可編程rom)、閃存、pram(相變ram)、mram(磁ram)、rram(電阻式ram)以及fram(鐵電ram)。

接口電路430可以包括，例如但不限于，數(shù)據(jù)串行化器/并行化器(serdes)431、命令地址(c/a)控制電路432、接口控制器433、時鐘發(fā)生電路434以及輸入/輸出電路435。數(shù)據(jù)serdes531可以對接收的數(shù)據(jù)進行分類。數(shù)據(jù)serdes531可以將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)或者將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。例如，主設(shè)備410與接口電路430可以執(zhí)行串行數(shù)據(jù)通信，而接口電路430與從設(shè)備420可以執(zhí)行并行數(shù)據(jù)通信。數(shù)據(jù)serdes431可以將從主設(shè)備410發(fā)送來的數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，以及將從從設(shè)備420發(fā)送來的并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。

c/a控制電路432可以基于從主設(shè)備410發(fā)送來的請求來產(chǎn)生用于訪問從設(shè)備420的命令信號和地址信號。接口控制器433可以控制接口電路430的總體操作。時鐘發(fā)生電路434可以從系統(tǒng)時鐘信號產(chǎn)生延遲的時鐘信號。時鐘發(fā)生電路434可以通過將選通信號延遲來產(chǎn)生延遲的選通信號。可以采用圖1的時鐘發(fā)生電路100作為時鐘發(fā)生電路434。

輸入/輸出電路435可以包括多個焊盤，以及將數(shù)據(jù)serdes431的輸出、c/a控制電路432的輸出以及時鐘發(fā)生電路434的輸出發(fā)送到從設(shè)備420或者從從設(shè)備420接收信號。輸入/輸出電路435可以從從設(shè)備420接收數(shù)據(jù)和選通信號。輸入/輸出電路435可以基于選通信號鎖存從從設(shè)備420發(fā)送來的數(shù)據(jù)，并且將鎖存的數(shù)據(jù)提供給數(shù)據(jù)serdes431。輸入/輸出電路435可以同步于通過將選通信號延遲系統(tǒng)時鐘信號的1/4周期或90度相位而獲得的延遲的選通信號來鎖存數(shù)據(jù)。

圖5是示意性地說明圖4中的時鐘發(fā)生電路434、輸入/輸出電路435和數(shù)據(jù)serdes431的配置的例子的代表的圖。時鐘發(fā)生電路434可以接收系統(tǒng)時鐘信號sclk，以及從從設(shè)備420接收選通信號rdqsd。選通信號rdqs可以經(jīng)由緩沖器511來緩沖。從設(shè)備420可以在讀取操作期間將數(shù)據(jù)和選通信號提供給主設(shè)備。因此，選通信號rdqs可以對應于例如，讀取選通信號。時鐘發(fā)生電路434可以接收選通信號rdqs，以及通過將選通信號rdqs延遲與系統(tǒng)時鐘信號sclk的1/4周期或90度相位相對應的時間來產(chǎn)生延遲的選通信號。參見圖5，時鐘發(fā)生電路434可以產(chǎn)生第一延遲的選通信號rdqsd1和第二延遲的選通信號rdqsd2。第二延遲的選通信號rdqsd2可以對應于第一延遲的選通信號rdqsd1的差分信號。第一延遲的選通信號rdqsd1和第二延遲的選通信號rdqsd2可以用于半導體系統(tǒng)1的ddr(雙數(shù)據(jù)速率)操作。時鐘發(fā)生電路434可以從系統(tǒng)時鐘信號sclk產(chǎn)生多個多相位時鐘信號mclk<0:m>。

輸入/輸出電路435可以包括多個鎖存器520。多個鎖存器520可以從從設(shè)備420接收數(shù)據(jù)rdq。數(shù)據(jù)rdq可以經(jīng)由緩沖器512來緩沖。數(shù)據(jù)rdq可以包括例如，讀取數(shù)據(jù)。多個鎖存器520可以同步于第一延遲的選通信號rdqsd1和第二延遲的選通信號rdqsd2來鎖存數(shù)據(jù)rdq。數(shù)據(jù)serdes431可以接收多個鎖存器520的輸出，并且同步于多相位時鐘信號mclk<0:m>來將由鎖存器520鎖存的數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)data。

圖6是說明根據(jù)一個實施例的半導體系統(tǒng)1的操作的例子的代表的圖。參見圖1至圖6，根據(jù)本實施例的半導體系統(tǒng)1的操作將描述如下。當從設(shè)備420根據(jù)主設(shè)備410的控制來執(zhí)行讀取操作時，接口電路430可以從從設(shè)備420接收數(shù)據(jù)rdq和選通信號rdqs。選通信號rdqs可以與數(shù)據(jù)rdq同步地傳送。即，選通信號rdqs可以與數(shù)據(jù)rdq邊沿對齊。時鐘發(fā)生電路100或434可以接收選通信號rdqs，以及產(chǎn)生具有與系統(tǒng)時鐘信號sclk的一個周期相對應的脈沖寬度的相位脈沖信號perr，或者通過基于相位脈沖信號perr將選通信號rdsq延遲與系統(tǒng)時鐘信號sclk的1/4周期或90度相位相對應的時間來產(chǎn)生延遲的選通信號rdqsd。由于數(shù)據(jù)rdq的持續(xù)時間或有效窗口可以對應于系統(tǒng)時鐘信號sclk的1/2周期或180度相位，且延遲的選通信號rdqsd是從選通信號rdqs延遲了90度的信號，因此選通信號rdqsd的上升沿和下降沿可以與數(shù)據(jù)rdq中心對齊。多個鎖存器520可以同步于延遲的選通信號rdqsd來鎖存數(shù)據(jù)rdq。此時，由于延遲的選通信號rdqsd(即rdqsd1)是與數(shù)據(jù)rdq中心對齊的，因此多個鎖存器520可以正確地鎖存數(shù)據(jù)rdq的電平。

圖7示出根據(jù)一個實施例的數(shù)據(jù)處理系統(tǒng)7的例子的代表。在一個實施例中，在不脫離本公開的范圍的情況下可以使用數(shù)據(jù)處理系統(tǒng)7的配置。參見圖7，數(shù)據(jù)處理系統(tǒng)7可以包括主機710和數(shù)據(jù)儲存設(shè)備720。主機710可以包括諸如但不限于移動電話、mp3播放器或膝上型電腦的便攜式電子設(shè)備或者諸如但不限于臺式電腦、游戲機、電視或投影儀的電子設(shè)備。

數(shù)據(jù)儲存設(shè)備720可以響應于來自主機710的請求而操作，并且儲存由主機710訪問的數(shù)據(jù)。數(shù)據(jù)儲存設(shè)備720可以用作主機710的主存儲系統(tǒng)或二級存儲系統(tǒng)。數(shù)據(jù)儲存設(shè)備720可以根據(jù)電耦接到主機710的主機接口的協(xié)議而實施為各種類型的儲存設(shè)備中的任何一種。數(shù)據(jù)儲存設(shè)備720可以實現(xiàn)為以下設(shè)備的任何一種：例如但不限于，ssd(固態(tài)驅(qū)動器)、mmc(多媒體卡)、emmc(嵌入式mmc)、rs-mmc(尺寸減小的mmc)、微型mmc、sd(數(shù)字安全)卡、迷你sd卡、微型sd卡、usb(通用串行總線)儲存設(shè)備、ufs(通用閃存)設(shè)備、cf(緊湊型閃存)卡、sm(智能多媒體)卡和記憶棒。

數(shù)據(jù)儲存設(shè)備720可以實現(xiàn)為諸如但不限于，dram(動態(tài)隨機存取存儲器)和sram(靜態(tài)ram)的易失性存儲器，或者實現(xiàn)為諸如rom(只讀存儲器)、mrom(掩模rom)、prom(可編程rom)、eprom(可擦除可編程rom)、eeprom(電可擦除可編程rom)、鐵電ram(fram)、pram(相變ram)、mram(磁ram)以及rram(電阻式ram)的非易失性存儲器件。

數(shù)據(jù)儲存設(shè)備720可以包括用于儲存由主機710訪問的數(shù)據(jù)的存儲器件750和用于控制存儲器件750中的數(shù)據(jù)的儲存的控制器730?？刂破?30和存儲器件750可以集成到一個半導體器件中。例如，控制器730和存儲器件750可以集成在一個半導體器件中而構(gòu)成ssd(固態(tài)驅(qū)動器)。

控制器730和存儲器件750可以集成在一個半導體器件中而構(gòu)成存儲卡?？刂破?30和存儲器件750可以集成在一個半導體器件中而構(gòu)成諸如但不限于，pcmcia(個人計算機存儲卡國際協(xié)會)卡、cf卡、sm卡、記憶棒、mmc、rs-mmc、微型mmc、sd卡、迷你sd卡、微型sd卡、sdhc或usf設(shè)備的存儲卡。

在一個實施例中，數(shù)據(jù)儲存設(shè)備720可以構(gòu)成例如但不限于，計算機、umpc(超移動pc)、工作站、上網(wǎng)本、個人數(shù)字助理(pda)、便攜式計算機、網(wǎng)絡(luò)平板、平板電腦、移動電話、便攜式電話、智能電話、電子書、個人多媒體播放器(pmp)、便攜式游戲機、導航儀、黑匣子、數(shù)字照相機、數(shù)字多媒體廣播(dmb)播放器、3d(三維)電視、智能電視、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字錄像機、數(shù)字視頻播放器、形成數(shù)據(jù)中心的儲存設(shè)備、能在無線環(huán)境下收發(fā)信息的設(shè)備、形成家庭網(wǎng)絡(luò)的各種電子設(shè)備中的一種、形成計算機網(wǎng)絡(luò)的各種電子設(shè)備中的一種、形成遠程信息處理網(wǎng)絡(luò)的各種電子設(shè)備中的一種、rfid(射頻識別)設(shè)備、或者形成計算系統(tǒng)的各種部件中的一種。

當電源切斷時，數(shù)據(jù)儲存設(shè)備720的存儲器件750可以保留其中儲存的數(shù)據(jù)。具體地，存儲器件750可以在寫入期間儲存從主機710提供的數(shù)據(jù)，以及在讀取操作期間將其中儲存的數(shù)據(jù)提供給主機710。存儲器件750可以包括多個存儲塊751至753。存儲塊751至753中的每個可以包括多個頁。每個頁可以包括與多個字線wl電耦接的多個存儲單元。存儲器件750可以包括非易失性存儲器件，例如，閃存。閃存可以具有例如但不限于，3d層疊結(jié)構(gòu)。

數(shù)據(jù)儲存設(shè)備720的控制器730可以響應于來自主機710的請求，來控制存儲器件750?？刂破?30可以將從存儲器件750讀取的數(shù)據(jù)提供給主機710，以及將從主機710提供的數(shù)據(jù)儲存在存儲器件750中。針對此操作，控制器730可以控制存儲器件750的總體操作，諸如讀取操作、寫入操作、編程操作和擦除操作。

例如，控制器730可以包括主機接口(i/f)731、處理器732、存儲器接口733以及存儲器734。主機接口731可以處理從主機710提供的命令和數(shù)據(jù)，并且經(jīng)由各種接口協(xié)議中的一種或更多種來與主機710通信，所述各種接口協(xié)議諸如但不限于usb、mmc、pci-e(外圍部件互聯(lián)-快速)、sas(串行連接scsi)、sata(串行連接技術(shù)附件)、pata(并行高級技術(shù)附件)、scsi(小型計算機系統(tǒng)接口)、esdi(增強型小盤接口)以及ide(集成電子驅(qū)動器)。

處理器732可以響應于來自主機710的寫入請求或讀取請求，來控制針對存儲器件750的寫入或讀取操作以及數(shù)據(jù)儲存設(shè)備720的總體操作。處理器732可以驅(qū)動諸如但不限于ftl(閃存轉(zhuǎn)換層)的固件，以便控制數(shù)據(jù)儲存設(shè)備720的總體操作。處理器732可以實現(xiàn)為微處理器或cpu。處理器732可以包括用于檢測在讀取操作期間從存儲器件750讀取的數(shù)據(jù)中的錯誤的ecc單元，或者執(zhí)行ecc功能。處理器732可以包括能管理給控制器730中所包括的部件的電力供應的電力管理單元，或者執(zhí)行電力管理功能。

存儲器接口733可以用作控制器730與存儲器件750之間的接口，使得控制器730能響應于來自主機710的請求來控制存儲器件750。存儲器接口733可以產(chǎn)生針對存儲器件750的控制信號，并且在處理器732的控制下處理數(shù)據(jù)。存儲器件750可以包括諸如nand閃存的閃存，且存儲器接口733可以產(chǎn)生針對nand閃存的控制信號或者在處理器732的控制下處理數(shù)據(jù)。存儲器接口733可以包括圖1和圖4示出的時鐘發(fā)生電路100或434以及輸入/輸出電路435，以便執(zhí)行控制器730與存儲器件750之間的數(shù)據(jù)通信。

存儲器734可以用作控制器730和數(shù)據(jù)儲存設(shè)備720的工作存儲器，并且儲存用于驅(qū)動控制器730和數(shù)據(jù)儲存設(shè)備720的數(shù)據(jù)。當控制器730控制存儲器件750的操作時，存儲器734可以儲存由存儲器件750和控制器730所使用的數(shù)據(jù)，以便執(zhí)行讀取操作、寫入操作、編程操作或擦除操作。

存儲器734可以用易失性存儲器來實現(xiàn)。存儲器734可以用sram或dram來實現(xiàn)。存儲器734可以儲存在讀取或?qū)懭氩僮髌陂g由主機710和存儲器件750使用的數(shù)據(jù)。為了儲存數(shù)據(jù)，存儲器734可以包括程序存儲器、數(shù)據(jù)存儲器、寫入緩沖器、讀取緩沖器和映射緩沖器。

圖8是說明根據(jù)一個實施例的存儲系統(tǒng)8的配置的例子的代表的圖。存儲系統(tǒng)8可以包括存儲器控制器810和存儲模塊820。存儲模塊820可以包括nvdimm(非易失性雙列直插存儲模塊)。存儲模塊820可以包括易失性存儲器和非易失性存儲器兩者。易失性存儲器可以包括dram和sram。非易失性存儲器可以包括rom、mrom、prom、eprom、eeprom、fram、pram、mram和rram。具體地，非易失性存儲器可以包括閃存，且閃存可以具有3d層疊結(jié)構(gòu)。存儲模塊820可以既包括易失性存儲器的具有高的數(shù)據(jù)儲存和輸出速度的優(yōu)點又包括非易失性存儲器的即使在電源突然切斷時仍不丟失數(shù)據(jù)的優(yōu)點。存儲模塊820可以在存儲系統(tǒng)8的電力供應未平滑執(zhí)行時，執(zhí)行將儲存在易失性存儲器中的數(shù)據(jù)備份到非易失性存儲器的操作。

參見圖8，存儲模塊820可以包括模塊控制器830、易失性存儲器841、842和843、非易失性存儲器控制器850、非易失性存儲器861至863以及電力管理單元870。當存儲系統(tǒng)8的電力供應正常地執(zhí)行時，模塊控制器830可以從存儲器控制器810接收諸如命令信號、地址信號、時鐘信號或數(shù)據(jù)的控制信號，并且將控制信號提供給易失性存儲器841至843。模塊控制器830可以緩沖從易失性存儲器841至843輸出的數(shù)據(jù)，并且將緩沖的數(shù)據(jù)傳送到存儲器控制器810。存儲器控制器810可以包括用于將數(shù)據(jù)傳送給模塊控制器830以及從模塊控制器830接收數(shù)據(jù)的接口電路，且該接口電路可以包括圖1和圖4示出的時鐘發(fā)生電路100或434以及輸入/輸出電路435。模塊控制器830可以包括用于將數(shù)據(jù)傳送給存儲器控制器810以及從存儲器控制器810接收數(shù)據(jù)的接口電路，且該接口電路可以包括圖1和圖4所示的時鐘發(fā)生電路100或434以及輸入/輸出電路435。

當在存儲系統(tǒng)8的電力供應中發(fā)生異常，例如，當電力供應減弱或切斷時，電力管理單元870可以檢測電力供應的異常，并且提供應急電力給存儲模塊820的部件。電力管理單元870可以包括用于供應應急電力的具有大容量的電容器，例如，超級電容器(suppercap)。

當電力管理單元870檢測到電力供應的異常時，模塊控制器830可以控制易失性存儲器841至843和非易失性存儲器控制器850來將易失性存儲器841至843的數(shù)據(jù)備份到非易失性存儲器861至863中。模塊控制器830可以將從易失性存儲器841至843輸出的數(shù)據(jù)提供給非易失性存儲器控制器850，而非易失性存儲器控制器850可以將從模塊控制器830提供的數(shù)據(jù)儲存在非易失性存儲器861至863中。然后，當電力供應正常時，備份在非易失性存儲器861至863中的數(shù)據(jù)可以被儲存在易失性存儲器841至843中以恢復數(shù)據(jù)。非易失性存儲器控制器850可以包括用于將數(shù)據(jù)傳送給非易失性存儲器861至863以及從非易失性存儲器861至863接收數(shù)據(jù)的接口電路，且該接口電路可以包括圖1和圖4所示的時鐘發(fā)生電路100或434以及輸入/輸出電路435。

盡管上面已描述了特定的實施例，但本領(lǐng)域技術(shù)人員將會理解，描述的實施例僅作為示例。相應地，本文描述的半導體器件不應基于描述的實施例來限定。確切地說，本文描述的半導體器件應該僅僅根據(jù)所附權(quán)利要求結(jié)合上述描述和附圖來限定。