本發(fā)明涉及電子信息技術(shù)領(lǐng)域，尤其涉及一種并行數(shù)據(jù)的產(chǎn)生電路、方法及電子設(shè)備。

背景技術(shù)：

隨著現(xiàn)代電子信息技術(shù)的發(fā)展，數(shù)據(jù)通信逐步走向高帶寬、高速率，對高速并行數(shù)據(jù)的需求量增加。傳統(tǒng)的并行數(shù)據(jù)的產(chǎn)生方式大多采用存儲器輸出、串并轉(zhuǎn)換器或者并串轉(zhuǎn)換器來實現(xiàn)。

本發(fā)明發(fā)明人在實際操作過程中發(fā)現(xiàn)現(xiàn)有技術(shù)中存在如下缺陷：

通過存儲器直接輸出并行數(shù)據(jù)受限于存儲器的傳輸速度和數(shù)據(jù)寬度的限制。通過串并轉(zhuǎn)換器輸出并行數(shù)據(jù)依賴于電路設(shè)計中使用器件的性能參數(shù)和時序收斂性。通過并串轉(zhuǎn)換器實現(xiàn)并行數(shù)據(jù)只能將數(shù)據(jù)寬度較大的并行數(shù)據(jù)轉(zhuǎn)換為數(shù)據(jù)寬度較小的并行數(shù)據(jù)，即受到并行數(shù)據(jù)寬度的限制?？梢?，現(xiàn)有技術(shù)中的并行數(shù)據(jù)產(chǎn)生方式都具有一定的局限性。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種并行數(shù)據(jù)的產(chǎn)生電路、方法及電子設(shè)備，用以提供一種新的并行數(shù)據(jù)的產(chǎn)生電路。

本發(fā)明第一方面提供了一種并行數(shù)據(jù)的產(chǎn)生電路，包括：

n個存儲電路，所述n個存儲電路中的每個存儲電路產(chǎn)生m位并行數(shù)據(jù)；所述m位并行數(shù)據(jù)中的每位并行數(shù)據(jù)均具有通道標(biāo)識，所述通道標(biāo)識用于表示所述每位并行數(shù)據(jù)從所述每個存儲電路輸出時對應(yīng)的輸出通道；n為大于等于1的整數(shù)；m為大于等于2的整數(shù)；

n個并串轉(zhuǎn)換電路，所述n個并串轉(zhuǎn)換電路中的第i個并串轉(zhuǎn)換電路與所述n個存儲電路中的第i個存儲電路一一對應(yīng)連接，i為從1到n的整數(shù)；所述第i個并串轉(zhuǎn)換電路接收所述第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將所述m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)；

合成電路，與所述n個并串轉(zhuǎn)換電路均連接，用于接收所述n個并串轉(zhuǎn)換電路共產(chǎn)生的n路串行數(shù)據(jù)，并根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

可選的，所述合成電路具體用于：

將所述n路串行數(shù)據(jù)中所述通道標(biāo)識相同的數(shù)據(jù)合成為數(shù)據(jù)寬度為n的并行數(shù)據(jù)，最終合成m個數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

可選的，所述電路還包括；

第一控制電路，與所述n個并串轉(zhuǎn)換電路均連接；所述第一控制電路用于控制所述n個并串轉(zhuǎn)換電路中任意兩個并串轉(zhuǎn)換電路在接收到與各自對應(yīng)的存儲電路產(chǎn)生的m位并行數(shù)據(jù)時的第一時間差不超過第一預(yù)設(shè)值。

可選的，所述電路還包括：

n個延時電路，所述n個延時電路中第i個延時電路的一端與所述第i個并串轉(zhuǎn)換電路一一對應(yīng)連接，所述第i個延時電路的另一端與所述合成電路連接；

所述第i個延時電路用于控制所述第i個并串轉(zhuǎn)換電路產(chǎn)生的第i路串行數(shù)據(jù)到達(dá)所述合成電路時間，使得所述n路串行數(shù)據(jù)到達(dá)所述合成電路的時間相同。

可選的，所述n個存儲電路中至少有一個存儲電路為高速存儲器和/或，所述n個并串轉(zhuǎn)換電路中至少有一個并串轉(zhuǎn)換電路為高速并串轉(zhuǎn)換電路。

本發(fā)明第二方面提供一種并行數(shù)據(jù)的產(chǎn)生方法，應(yīng)用于一并行數(shù)據(jù)的產(chǎn)生電路中，所述電路包括n個存儲電路、n個并串轉(zhuǎn)換電路和合成電路，所述n個并串轉(zhuǎn)換電路中的第i個并串轉(zhuǎn)換電路與所述n個存儲電路中的第i個存儲電路一一對應(yīng)連接，所述合成電路與所述n個并串轉(zhuǎn)換電路均連接，n為大于等于1的整數(shù)，i為從1到n的整數(shù)；所述方法包括：

所述n個存儲電路中的每個存儲電路產(chǎn)生m位并行數(shù)據(jù)；所述m位并行數(shù)據(jù)中的每位并行數(shù)據(jù)均具有通道標(biāo)識，所述通道標(biāo)識用于表示所述每位并行數(shù)據(jù)從所述每個存儲電路輸出時對應(yīng)的輸出通道；m為大于等于2的整數(shù)；

所述第i個并串轉(zhuǎn)換電路接收所述第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將所述m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)；

所述合成電路接收所述n個并串轉(zhuǎn)換電路共產(chǎn)生的n路串行數(shù)據(jù)，并根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

可選的，所述合成電路根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)，包括：

所述合成電路將所述n路串行數(shù)據(jù)中所述通道標(biāo)識相同的數(shù)據(jù)合成為數(shù)據(jù)寬度為n的并行數(shù)據(jù)，最終合成m個數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

可選的，所述電路還包括：與所述n個并串轉(zhuǎn)換電路連接的第一控制電路，在所述第i個并串轉(zhuǎn)換電路將所述m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)之前，所述方法還包括：

所述第一控制電路控制所述n個并串轉(zhuǎn)換電路中任意兩個并串轉(zhuǎn)換電路在接收到與各自對應(yīng)的存儲電路產(chǎn)生的m位并行數(shù)據(jù)時的第一時間差不超過第一預(yù)設(shè)值。

可選的，所述電路還包括：n個延時電路，所述n個延時電路中第i個延時電路的一端與所述第i個并串轉(zhuǎn)換電路一一對應(yīng)連接，所述第i和延時電路的另一端與所述合成電路連接；在所述合成電路根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)之前，所述方法還包括：

所述第i個延時電路控制所述第i個并串轉(zhuǎn)換電路產(chǎn)生的第i路串行數(shù)據(jù)到達(dá)所述合成電路時間，使得所述n路串行數(shù)據(jù)到達(dá)所述合成電路的時間相同。

可選的，所述n個存儲電路中至少有一個存儲電路為高速存儲器和/或，所述n個并串轉(zhuǎn)換電路中至少有一個并串轉(zhuǎn)換電路為高速并串轉(zhuǎn)換電路。

本發(fā)明第三方面提供一種電子設(shè)備，包括：

電路板；

如本發(fā)明第一方面提供的電路，設(shè)置在所述電路板上。

本發(fā)明實施例中的技術(shù)方案具有如下有益效果：

在本發(fā)明實施例提供的技術(shù)方案中，提供一種新的并行數(shù)據(jù)的產(chǎn)生電路，該電路包括：n個存儲電路、n個并串轉(zhuǎn)換電路和合成電路，n個并串轉(zhuǎn)換電路中的第i個并串轉(zhuǎn)換電路與第i個存儲電路一一對應(yīng)連接，合成電路與n個并串轉(zhuǎn)換電路均連接。n為大于等于1的整數(shù)；i為從1到n的整數(shù)；

其中，每個存儲電路產(chǎn)生m位并行數(shù)據(jù)；m位并行數(shù)據(jù)中的每位數(shù)據(jù)均具有通道標(biāo)識，通道標(biāo)識用于表示每位數(shù)據(jù)從所述每個存儲電路輸出時對應(yīng)的輸出通道；用戶可以根據(jù)實際需求設(shè)置存儲電路的個數(shù)即n的值。

第i個并串轉(zhuǎn)換電路接收第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)；最終，n個并串轉(zhuǎn)換電路共產(chǎn)生n路串行數(shù)據(jù)并發(fā)送于合成電路。

合成電路根據(jù)n路串行數(shù)據(jù)中每個數(shù)據(jù)的通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)。由此可見，本發(fā)明提供的新的并行數(shù)據(jù)的產(chǎn)生電路可以保證用戶能夠根據(jù)實際需求設(shè)置所需的并行數(shù)據(jù)的數(shù)據(jù)寬度。

附圖說明

圖1為本發(fā)明一實施例提供的一種并行數(shù)據(jù)的產(chǎn)生電路的結(jié)構(gòu)圖；

圖2為本發(fā)明一實施例提供的一種并行數(shù)據(jù)的產(chǎn)生方法的流程圖；

圖3為本發(fā)明一實施例提供的一種存儲電路的結(jié)構(gòu)圖；

圖4為本發(fā)明一實施例提供的一種并行數(shù)據(jù)的產(chǎn)生電路的實例結(jié)構(gòu)圖；

圖5為本發(fā)明一實施例提供的一種電子設(shè)備的結(jié)構(gòu)圖。

具體實施方式

本發(fā)明提供一種并行數(shù)據(jù)的產(chǎn)生電路、方法以及電子設(shè)備，用以提供一種新的并行數(shù)據(jù)的產(chǎn)生電路。

為了解決上述問題，本發(fā)明總體思路如下：

在本發(fā)明實施例提供的技術(shù)方案中提供了一種新的并行數(shù)據(jù)的產(chǎn)生電路。該電路包括：n個存儲電路、n個并串轉(zhuǎn)換電路和合成電路。所述n個并串轉(zhuǎn)換電路中的第i個并串轉(zhuǎn)換電路與所述n個存儲電路中的第i個存儲電路一一對應(yīng)連接，所述合成電路與所述n個并串轉(zhuǎn)換電路均連接，n為大于等于1的整數(shù)，i為從1到n的整數(shù)；所述n個存儲電路中的每個存儲電路產(chǎn)生m位并行數(shù)據(jù)；所述m位并行數(shù)據(jù)中的每位數(shù)據(jù)均具有通道標(biāo)識，所述通道標(biāo)識用于表示所述每位數(shù)據(jù)從所述每個存儲電路輸出時對應(yīng)的輸出通道；所述第i個并串轉(zhuǎn)換電路接收所述第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將所述m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)；所述合成電路接收所述n個并串轉(zhuǎn)換電路共產(chǎn)生的n路串行數(shù)據(jù)，并根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

為了更好的了解上述技術(shù)方案，下面通過附圖以及具體實施例對本發(fā)明技術(shù)方案進(jìn)行詳細(xì)的說明，應(yīng)當(dāng)理解本發(fā)明實施例以及實施例中的具體特征是對本發(fā)明技術(shù)方案的詳細(xì)的說明，而不是對本發(fā)明技術(shù)方案的限定，在不沖突的情況下，本發(fā)明實施例以及實施例中的技術(shù)特征可以相互組合。

本發(fā)明實施例第一方面提供一種并行數(shù)據(jù)的產(chǎn)生電路，請參考圖1所示，為本發(fā)明實施例提供的并行數(shù)據(jù)的產(chǎn)生電路的結(jié)構(gòu)圖。如圖1所示，該電路包括：n個存儲電路、n個并串轉(zhuǎn)換電路、以及合成電路，n為大于等于1的整數(shù)。其中，n個并串轉(zhuǎn)換電路中的第i個并串轉(zhuǎn)換電路與所述n個存儲電路中的第i個存儲電路一一對應(yīng)連接，i為從1到n的整數(shù)；合成電路與n個并串轉(zhuǎn)換電路均連接。本發(fā)明實施例提供的并行數(shù)據(jù)產(chǎn)生電路可以應(yīng)用于射頻收發(fā)器等任何需要產(chǎn)生并行數(shù)據(jù)的電子設(shè)備中。

請同時參考圖2所示，為本發(fā)明實施例提供的一種并行數(shù)據(jù)的產(chǎn)生方法的流程圖，該方法可以應(yīng)用于上述的電路或者類似的用于產(chǎn)生并行數(shù)據(jù)的電路中。以下將結(jié)合圖1和圖2說明通過本發(fā)明實施例提供的并行數(shù)據(jù)的產(chǎn)生電路產(chǎn)生并行數(shù)據(jù)的過程。如圖2所示，所述方法包括：

步驟101：n個存儲電路中的每個存儲電路產(chǎn)生m位并行數(shù)據(jù)；所述m位并行數(shù)據(jù)中的每位并行數(shù)據(jù)均具有通道標(biāo)識，所述通道標(biāo)識用于表示所述每位并行數(shù)據(jù)從所述每個存儲電路輸出時對應(yīng)的輸出通道；m為大于等于2的整數(shù)；

步驟102：所述第i個并串轉(zhuǎn)換電路接收所述第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將所述m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)；

步驟103：所述合成電路接收所述n個并串轉(zhuǎn)換電路共產(chǎn)生的n路串行數(shù)據(jù)，并根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

在步驟101之前，所述方法還包括：每個存儲電路將所需的數(shù)據(jù)編碼并存儲。以存儲電路為靜態(tài)隨機存儲器(staticrandomaccessmemory，sram)為例，單個存儲電路的結(jié)構(gòu)圖請參考圖3所示。主要包括：數(shù)據(jù)編碼電路，sram寫電路、sram存儲電路及sram讀電路。其中，數(shù)據(jù)編碼電路對所需的數(shù)據(jù)進(jìn)行編碼，該編碼過程可以理解為將所需的每個數(shù)據(jù)與該存儲電路中的輸出通道對應(yīng)編號。例如第一個數(shù)據(jù)對應(yīng)第一輸出通道，則為第一數(shù)據(jù)編號為0。第二數(shù)據(jù)對應(yīng)第二輸出通道，則為第二數(shù)據(jù)編號為1。在數(shù)據(jù)編碼電路對數(shù)據(jù)進(jìn)行編碼后，通過sram寫電路將所述數(shù)據(jù)寫入到sram存儲電路中，當(dāng)需要所述數(shù)據(jù)時，通過sram讀電路從所述sram存儲電路中讀取出所述數(shù)據(jù)即步驟101的實現(xiàn)過程。在讀取過程中，編號為0的第一數(shù)據(jù)通過第一輸出通道輸出從而形成第1位并行數(shù)據(jù)，可用d0表示，編號為1的第二數(shù)據(jù)通過第二輸出通道輸出從而形成第2位并行數(shù)據(jù)，可用d1表示。最終單個存儲電路產(chǎn)生的兩位并行數(shù)據(jù)為

可選的，為了實現(xiàn)數(shù)據(jù)傳輸?shù)母咝?，n個存儲電路可以全部是高速存儲器，或者部分是高速存儲器。

可選的，n個存儲電路的結(jié)構(gòu)可以全部相同，或者部分相同。當(dāng)然為了更好的保證電路的同步性，電路開發(fā)人員可以選擇n個存儲電路全部相同，同時為了提高最終產(chǎn)生的并行數(shù)據(jù)的速率，可以選擇n存儲電路全部是高速存儲電路。

在步驟101之后，執(zhí)行步驟102，即所述第i個并串轉(zhuǎn)換電路接收所述第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將所述m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)。繼續(xù)以圖3所示的單個存儲器產(chǎn)生的兩位并行數(shù)據(jù)為例，與該存儲器對應(yīng)的并串轉(zhuǎn)換電路接收這兩位并行數(shù)據(jù)并轉(zhuǎn)換為一路串行數(shù)據(jù)，即d0、d1。

可選的，為了實現(xiàn)數(shù)據(jù)傳輸?shù)母咝剩琻個并串轉(zhuǎn)換電路可以全部是高速并串轉(zhuǎn)換器，或者部分是高速并串轉(zhuǎn)換器。

可選的，n個并串轉(zhuǎn)換電路的結(jié)構(gòu)可以全部相同，或者部分相同。同樣的，為了更好的保證電路的同步性，電路開發(fā)人員可以選擇n個并串轉(zhuǎn)換電路全部相同，同時為了提高最終產(chǎn)生的并行數(shù)據(jù)的速率，可以選擇n個并串轉(zhuǎn)換電路全部是高速并串轉(zhuǎn)化電路。

在步驟102之后，執(zhí)行步驟103，即所述合成電路接收所述n個并串轉(zhuǎn)換電路共產(chǎn)生的n路串行數(shù)據(jù)，并根據(jù)所述n路串行數(shù)據(jù)中每個數(shù)據(jù)的所述通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)。具體的實現(xiàn)方式可以是，將所述n路串行數(shù)據(jù)中所述通道標(biāo)識相同的數(shù)據(jù)合成為數(shù)據(jù)寬度為n的并行數(shù)據(jù)。

以下將以n個存儲電路具體為2個相同的存儲電路，n個并串轉(zhuǎn)換電路具體為2個相同的并串轉(zhuǎn)換電路為例來說明步驟103的執(zhí)行過程。

請參考圖4所示，為本發(fā)明實施例提供的一種并行數(shù)據(jù)產(chǎn)生電路的實例結(jié)構(gòu)圖。n個存儲電路中第1個存儲電路產(chǎn)生3位并行數(shù)據(jù)并將所述3位并行數(shù)據(jù)發(fā)送給第1個并串轉(zhuǎn)換電路。所述3位并行數(shù)據(jù)可以分別標(biāo)記為d0[1]、d1[1]和d2[1]。其中，d0[1]表示通過第1存儲電路中的第1個輸出通道輸出的，d1[1]表示通過第1存儲電路中的第2個輸出通道輸出的，d2[1]表示通過第1存儲電路中的第3個輸出通道輸出的。類似的，第2個存儲電路產(chǎn)生標(biāo)記依次為d0[2]，d1[2]，d2[2]的3位并行數(shù)據(jù)，并將所述3位并行數(shù)據(jù)發(fā)送給第2個并串轉(zhuǎn)換電路。對應(yīng)的，第1個并串轉(zhuǎn)換電路將3位并行數(shù)據(jù)轉(zhuǎn)換為第1路串行數(shù)據(jù)并發(fā)送給合成電路。第2個并串轉(zhuǎn)換電路將3位并行數(shù)據(jù)轉(zhuǎn)換為第2路串行數(shù)據(jù)并發(fā)送給合成電路。

合成電路接收到第1路串行數(shù)據(jù)和第2路串行數(shù)據(jù)后。將第1路串行數(shù)據(jù)和第2路串行數(shù)據(jù)中通道標(biāo)識相同的d0[1]和d0[2]合成為數(shù)據(jù)位寬為2的并行數(shù)據(jù)即d0[2:1]；將通道標(biāo)識相同的d1[1]和d1[2]合成為數(shù)據(jù)位寬為2的并行數(shù)據(jù)即d1[2:1]，將通道標(biāo)識相同的d2[1]和d2[2]合成為數(shù)據(jù)位寬為2的并行數(shù)據(jù)即d2[2:1]。最終產(chǎn)生的并行數(shù)據(jù)流為d0[2:1]、d1[2:1]、d2[2:1]。

通過以上的描述可知，本發(fā)明提供的并行數(shù)據(jù)的產(chǎn)生電路可以將每個存儲電路產(chǎn)生m位并行數(shù)據(jù)轉(zhuǎn)換成一路串行數(shù)據(jù)，最終n個并串轉(zhuǎn)換電路共產(chǎn)生n路串行數(shù)據(jù)并發(fā)送于合成電路，合成電路根據(jù)n路串行數(shù)據(jù)合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)?？梢姡景l(fā)明提供的并行數(shù)據(jù)的產(chǎn)生電路可以保證用戶能夠根據(jù)實際需求設(shè)置所需的并行數(shù)據(jù)的數(shù)據(jù)寬度。

在實際操作過程中，電路開發(fā)者可以根據(jù)需要產(chǎn)生的并行數(shù)據(jù)的數(shù)據(jù)寬度來設(shè)置電路的具體結(jié)構(gòu)，例如假設(shè)需要的并行數(shù)據(jù)的數(shù)據(jù)寬度為n，那么可以設(shè)置電路的具體結(jié)構(gòu)為，n個存儲電路(每個存儲電路產(chǎn)生m位并行數(shù)據(jù))、n路并串轉(zhuǎn)換電路和合成電路。m與n可以相同或者不同。

舉例來說，如需產(chǎn)生數(shù)據(jù)寬度為8的并行數(shù)據(jù)，則可在電路中設(shè)計8個存儲器，分別為sram7～sram0。在每個存儲器中經(jīng)過編碼存儲的數(shù)據(jù)依次為：d0[7]～d7[7]、d0[6]～d7[6]、d0[5]～d7[5]、d0[4]～d7[4]、d0[3]～d7[3]、d0[2]～d7[2]、d0[1]～d7[1]、d0[0]～d7[0]。對應(yīng)的，在所述電路中可以設(shè)計8個并串轉(zhuǎn)換器與8個存儲電路對應(yīng)連接。且所述8個并串轉(zhuǎn)換器為8轉(zhuǎn)1的并串轉(zhuǎn)換器。并串轉(zhuǎn)換器7輸出串行數(shù)據(jù)為d0[7],d1[7],……d6[7],d7[7]；并串轉(zhuǎn)換器6輸出串行數(shù)據(jù)為d0[6],d1[6],……d6[6],d7[6]；并串轉(zhuǎn)換器5輸出串行數(shù)據(jù)為d0[5],d1[5],……d6[5],d7[5]；并串轉(zhuǎn)換器4輸出串行數(shù)據(jù)為d0[4],d1[4],……d6[4],d7[4]；并串轉(zhuǎn)換器3輸出串行數(shù)據(jù)為d0[3],d1[3],……d6[3],d7[3]；并串轉(zhuǎn)換器2輸出串行數(shù)據(jù)為d0[2],d1[2],……d6[2],d7[2]；并串轉(zhuǎn)換器1輸出串行數(shù)據(jù)為d0[1],d1[1],……d6[1],d7[1]；并串轉(zhuǎn)換器0輸出串行數(shù)據(jù)為d0[0],d1[0],……d6[0],d7[0]。最終經(jīng)過8個并串轉(zhuǎn)換器可得到8路串行數(shù)據(jù)，合成電路將這8路串行數(shù)據(jù)合并可產(chǎn)生8個數(shù)據(jù)寬度為8的并行數(shù)據(jù)，例如：d0[7:0]、d1[7:0]、d2[7:0]、d3[7:0]、d4[7:0]、d5[7:0]、d6[7:0]、d7[7:0]。

上述只是舉例說明一種較為對稱的設(shè)計并行數(shù)據(jù)的產(chǎn)生電路的方式，即需要的并行數(shù)據(jù)的數(shù)據(jù)寬度為n，那么設(shè)置電路的具體結(jié)構(gòu)為，n個存儲電路(每個存儲電路產(chǎn)生n位并行數(shù)據(jù))、n路并串轉(zhuǎn)換電路和合成電路。但是在實際操作中，可以不限于上述方式，可靈活的設(shè)置，例如需要產(chǎn)生數(shù)據(jù)寬度為8的并行數(shù)據(jù)，可以設(shè)置8個存儲器，但是每個存儲器可以產(chǎn)生3位并行數(shù)據(jù)，對應(yīng)的可以設(shè)置8個并串轉(zhuǎn)換電路，每個并串轉(zhuǎn)換電路將對應(yīng)的3位并行數(shù)據(jù)轉(zhuǎn)換為一路并行數(shù)據(jù)，最終合成電路將8路串行數(shù)據(jù)合成為8位并行數(shù)據(jù)。

可選的，在并行數(shù)據(jù)的產(chǎn)生電路中對電路的時序收斂性即數(shù)據(jù)傳輸過程的同步性具有較高的要求，以下說明幾種控制電路時序收斂性的可能的實現(xiàn)方式。

第一種可能的實現(xiàn)方式為，所述電路中還包括第一控制電路，所述第一控制電路與所述n個并串轉(zhuǎn)換電路均連接；所述第一控制電路用于控制所述n個并串轉(zhuǎn)換電路中任意兩個并串轉(zhuǎn)換電路在接收到與各自對應(yīng)的存儲電路產(chǎn)生的m位并行數(shù)據(jù)時的第一時間差不超過第一預(yù)設(shè)值。

第二種可能的實現(xiàn)方式為，所述電路中還包括第二控制電路，所述第二控制電路與所述合成電路連接，所述第二控制電路用于控制所述n路串行數(shù)據(jù)中任意兩路串行數(shù)據(jù)到達(dá)所述合成電路的第二時間差不超過第二預(yù)設(shè)值。

對應(yīng)第一種或者第二種實現(xiàn)方式，在實際操作過程中，第一控制電路或者第二控制電路可以是同步時鐘電路，以防止某一路數(shù)據(jù)傳輸超前或者滯后。具體的，第一控制電路或者第二控制電路可以是一個同步時鐘也可以是多個同步時鐘。若為多個同步時鐘，則每個存儲電路與對應(yīng)的并串轉(zhuǎn)換電路之間都設(shè)置一個同步時鐘，每個并串轉(zhuǎn)換電路與合成電路之間每個數(shù)據(jù)傳輸過程都設(shè)置一個同步時鐘。在工程應(yīng)用中可以在印刷電路板(printedcircuitboard，pcb)布線時，控制各路同步時鐘走線嚴(yán)格等長以及采用差分時鐘來限制各路時鐘的相位差，從而保證數(shù)據(jù)傳輸?shù)耐叫浴?/p>

第三種可能的實現(xiàn)方式為，所述電路還包括：n個延時電路，所述n個延時電路中第i個延時電路的一端與所述第i個并串轉(zhuǎn)換電路一一對應(yīng)連接，所述第i個延時電路的另一端與所述合成電路連接；所述第i個延時電路用于控制所述第i個并串轉(zhuǎn)換電路產(chǎn)生的第i路串行數(shù)據(jù)到達(dá)所述合成電路時間，使得所述n路串行數(shù)據(jù)到達(dá)所述合成電路的時間相同。

n個延時電路的實現(xiàn)方法可以根據(jù)需要的延時分辨率的不同而采取不同的方式，例如第一種可以是可編程延時線，可編程延時線的延時調(diào)整分辨率大于等于10ps，另一種可以是電壓控制延時電路。電壓控制延時電路的延時分辨率約為1ps。無論哪種方式都可以保證n路串行信號到達(dá)合成電路的過程中的傳輸延時相同。本領(lǐng)域技術(shù)人員可以根據(jù)實際情況采取不同的延時電路的實現(xiàn)方法，若電路中對信號的同步性要求非常高，而且已經(jīng)設(shè)計好布線延時，可以采用電壓控制延時線路來實現(xiàn)皮秒級延時以更好地保證n路串行信號的同步性。

可選的，前述的三種方式可以結(jié)合使用，例如第一種和第三種結(jié)合，第二種和第三種結(jié)合等，本發(fā)明不作具體的限定。

通過以上的描述可知，在本發(fā)明實施例提供的技術(shù)方案中，提供一種新的并行數(shù)據(jù)的產(chǎn)生電路，該電路包括：n個存儲電路、n個并串轉(zhuǎn)換電路和合成電路，n個并串轉(zhuǎn)換電路中的第i個并串轉(zhuǎn)換電路與第i個存儲電路一一對應(yīng)連接，合成電路與n個并串轉(zhuǎn)換電路均連接。n為大于等于1的整數(shù)；i為從1到n的整數(shù)；其中，每個存儲電路產(chǎn)生m位并行數(shù)據(jù)；m位并行數(shù)據(jù)中的每位數(shù)據(jù)均具有通道標(biāo)識，通道標(biāo)識用于表示每位數(shù)據(jù)從所述每個存儲電路輸出時對應(yīng)的輸出通道。在實際操作過程中，用戶可以設(shè)置存儲電路的個數(shù)例如n。第i個并串轉(zhuǎn)換電路接收第i個存儲電路產(chǎn)生的m位并行數(shù)據(jù)，并將m位并行數(shù)據(jù)轉(zhuǎn)換為第i路串行數(shù)據(jù)；最終，n個并串轉(zhuǎn)換電路共產(chǎn)生n路串行數(shù)據(jù)。合成電路根據(jù)n路串行數(shù)據(jù)中每個數(shù)據(jù)的通道標(biāo)識，合成數(shù)據(jù)寬度為n的并行數(shù)據(jù)?？梢?，本發(fā)明提供的并行數(shù)據(jù)的產(chǎn)生電路可以保證用戶能夠根據(jù)實際需求而設(shè)置并行數(shù)據(jù)的數(shù)據(jù)寬度。

基于同樣的發(fā)明構(gòu)思下，本發(fā)明第二方面提供了一種電子設(shè)備，請參考圖5所示，為本發(fā)明實施例提供的一種電子設(shè)備的結(jié)構(gòu)圖。所述電子設(shè)備可以是專門用來生成并行數(shù)據(jù)的通信設(shè)備，或者只是在工作過程中需要產(chǎn)生并行數(shù)據(jù)的通信設(shè)備。該電子設(shè)備包括：

電路板1和設(shè)置在電路板1上的本發(fā)明第一方面提供的并行數(shù)據(jù)的產(chǎn)生電路。

由于本發(fā)明第二方面提供的電子設(shè)備是在與本發(fā)明第一方面提供的并行數(shù)據(jù)的產(chǎn)生電路的相同構(gòu)思下提出的，因此前述圖1-4實施例中的并行數(shù)據(jù)產(chǎn)生電路的各種變化方式和具體實施例同樣適用于本實施例的電子設(shè)備，通過前述對并行數(shù)據(jù)產(chǎn)生電路的詳細(xì)描述，本領(lǐng)域技術(shù)人員可以清楚的指導(dǎo)本實施例中電子設(shè)備的實施過程，所以為了說明書的簡潔，在此不再詳述。

本領(lǐng)域內(nèi)的技術(shù)人員應(yīng)明白，本發(fā)明的實施例可提供為方法、系統(tǒng)、或計算機程序產(chǎn)品。因此，本發(fā)明可采用完全硬件實施例、完全軟件實施例、或結(jié)合軟件和硬件方面的實施例的形式。而且，本發(fā)明可采用在一個或多個其中包含有計算機可用程序代碼的計算機可用存儲介質(zhì)(包括但不限于磁盤存儲器和光學(xué)存儲器等)上實施的計算機程序產(chǎn)品的形式。

本發(fā)明是參照根據(jù)本發(fā)明實施例的方法、設(shè)備(系統(tǒng))、和計算機程序產(chǎn)品的流程圖和/或方框圖來描述的。應(yīng)理解可由計算機程序指令實現(xiàn)流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結(jié)合?？商峁┻@些計算機程序指令到通用計算機、專用計算機、嵌入式處理機或其他可編程數(shù)據(jù)處理設(shè)備的處理器以產(chǎn)生一個機器，使得通過計算機或其他可編程數(shù)據(jù)處理設(shè)備的處理器執(zhí)行的指令產(chǎn)生用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。

這些計算機程序指令也可存儲在能引導(dǎo)計算機或其他可編程數(shù)據(jù)處理設(shè)備以特定方式工作的計算機可讀存儲器中，使得存儲在該計算機可讀存儲器中的指令產(chǎn)生包括指令裝置的制造品，該指令裝置實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。

這些計算機程序指令也可裝載到計算機或其他可編程數(shù)據(jù)處理設(shè)備上，使得在計算機或其他可編程設(shè)備上執(zhí)行一系列操作步驟以產(chǎn)生計算機實現(xiàn)的處理，從而在計算機或其他可編程設(shè)備上執(zhí)行的指令提供用于實現(xiàn)在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的步驟。

顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。