閃存路徑中的耐高速、高電壓的電路的制作方法
相關申請
本申請是2015年9月18日提交的美國專利申請第14/859,134號的國際申請，該美國專利申請要求于2015年6月15日提交的美國臨時申請第62/175,974號的權益，這兩個申請通過引用以其整體并入本文。
背景
非易失性存儲器設備當前廣泛應用在當電力不可用時要求信息保留的電子組件中。非易失性存儲器設備可以包括只讀存儲器(rom)、可編程只讀存儲器(prom)、可擦除可編程只讀存儲器(eprom)和電可擦除可編程只讀存儲器(eeprom)設備。一些存儲器陣列利用可以包括存儲器元件或電荷儲存層的柵極結構和晶體管。電荷儲存層可以被編程為基于應用于存儲器陣列或被存儲器陣列接收的電壓來儲存數據。
一些存儲器系統(tǒng)使用硅-氧化物-氮化物-氧化物-硅(sonos)設備作為在nveeprom或閃存中的非易失性(nv)儲存元件。
附圖簡述
本公開在附圖的圖中通過示例而非通過限制的方式被說明。
圖1是示出根據實施例的第一非易失性存儲器系統(tǒng)的框圖。
圖2是示出根據實施例的第二非易失性存儲器系統(tǒng)的框圖。
圖3示出了根據一個實施例的非易失性存儲器陣列。
圖4示出了根據一個實施例的全局字線驅動器。
圖5示出了根據一個實施例的分布式字線驅動器。
圖6是示出根據一個實施例的被嵌入在低電壓信號路徑內的高電壓信號路徑的流程圖。
圖7a示出了根據一個實施例的在擦除操作期間非易失性存儲器陣列的選定扇區(qū)。
圖7b示出了根據一個實施例的在擦除操作期間非易失性存儲器陣列的取消選定扇區(qū)。
圖8a示出了根據一個實施例的在編程操作期間非易失性存儲器陣列的選定扇區(qū)。
圖8b示出了根據一個實施例的在編程操作期間非易失性存儲器陣列的取消選定扇區(qū)。
圖9a示出了根據一個實施例的在讀取操作期間非易失性存儲器陣列的選定扇區(qū)。
圖9b示出了根據另一實施例的在讀取操作期間非易失性存儲器陣列的取消選定扇區(qū)。
圖10是示出根據一個實施例的用于在非易失性存儲器設備上執(zhí)行的擦除、編程和讀取操作的電壓偏置的表格。
圖11是示出根據一個實施例的用于在非易失性存儲器設備上執(zhí)行的正余裕讀取、負余裕讀取和讀取操作的電壓偏置的表格。
圖12是根據實施例的共源極線(commonsourceline)驅動器的電路示意圖。
圖13是根據一個實施例的列驅動器電路的電路原理圖。
圖14是根據另一實施例的ns分布式驅動器和信號源的電路原理圖。
圖15是根據另一實施例的ssel偏置塊的電路原理圖。
詳細描述
高電壓(hv)信號和低電壓(lv)信號可在非易失性存儲器(nvm)設備(諸如閃存)的操作中使用。hv信號可以是高于nvm設備的電源的最高電壓或低于nvm設備的接地供應(groundsupply)的最低電壓的電壓信號。例如，當nvm設備的電源約為1.2v(例如，最高電壓)時，可能需要8.3伏(v)的hv信號來對nvm單元進行編程。lv信號可以是處于或低于nvm設備的電源的最高電壓或者處于或高于nvm設備的接地供應的最低電壓的電壓信號。換句話說，lv信號可以在電源的范圍內，并且在電源范圍之外的所有信號可以是hv信號。
一些nvm陣列可使用專用源極線(dsl)架構。dsl架構可以包括用于nvm陣列中的nvm單元的每列(或nvm陣列的nvm扇區(qū)中的nvm單元的每列)的專用源極線。dsl架構可以將第一路徑用于hv信號，并將第二路徑用于lv信號。路徑彼此分開，并且hv信號穿過與lv信號不同的單獨路徑。由于單獨的、不重疊的組件可專用于hv信號和lv信號，因此組件可占用nvm設備上的大量空間。
共源極線(csl)架構允許在nvm單元的多個行和/或列之間的共用的源極線。例如，csl架構可以在nvm單元的扇區(qū)中的基本上所有nvm單元之間共用csl。在其他示例中，csl架構可以在nvm陣列中的基本上所有nvm單元之間或在nvm扇區(qū)或陣列中的nvm單元的一個或更多個行和/或兩個或更多個列之間共用csl。csl架構的實現允許用于每個存儲器單元的硅面積的減少。
csl架構允許hv信號和lv信號共用組件的至少一部分。hv信號穿過至少部分被嵌入在lv信號穿過的路徑中的路徑。因此，hv和lv信號可能不會完全地穿過獨立路徑，并且在重疊的hv和lv信號路徑之間的至少一些組件的共用可以提供對于nvm的硅面積空間的進一步減少。
在存儲器設備中實現csl架構的設計人員可能需要特別注意控制高電壓信號的應用并保持晶體管的安全工作區(qū)(soa)。
本公開解決了可以利用nvm設備中的額外硅區(qū)域的單獨的hv和lv信號路徑的上述和其他缺陷。
在一個實施例中，nvm單元被耦合到與扇區(qū)的nvm單元共用的csl。nvm單元可以是能夠存儲單個數據值(例如，單個位，諸如邏輯“0”或邏輯“1”)的存儲器單元。扇區(qū)或nvm扇區(qū)可以是包含多個nvm單元(即，nvm單元的多個行和nvm單元的多個列)的nvm陣列的塊。存儲器陣列可以包括一個或更多個扇區(qū)。字線可被耦合到nvm單元?；趯⒃趎vm單元上執(zhí)行的操作來傳播字線。操作的示例包括讀取操作、編程操作或擦除操作。用于nvm單元的行的字線驅動器包括兩個路徑，一個用于快速lv信號，而另一個用于慢速hv信號。被耦合以接收第一輸入電壓信號(例如，用于讀取操作的快速lv信號)的第一路徑包括含有晶體管的各種組件。晶體管的其中一個被耦合到字線。被耦合以接收第二輸入電壓信號(例如，用于編程操作的快速hv信號)的第二路徑還包括含有晶體管的各種組件。第二路徑至少包括被耦合到字線的一個晶體管。因此，第二路徑的至少一部分被嵌入在第一路徑內。
被應用到nvm設備中的一些晶體管的hv信號可能導致那些晶體管在安全工作區(qū)(soa)之外操作，這又可能導致對晶體管和nvm設備的損壞?？梢杂稍试S晶體管滿足壽命可靠性規(guī)范的晶體管的不同端子(例如，柵極至漏極、柵極至源極、柵極至本體或源極到漏極)之間的一組電壓差和/或其中晶體管可被偏置而不損壞晶體管的晶體管的不同端子之間的一組電壓差來定義安全工作區(qū)。例如，為了留在soa中，某些晶體管的柵極至漏極電壓可能不會超過3.6v。電路設計人員必須非常小心以控制nvm設備中hv信號的應用，以使得晶體管保留在soa中，并避免晶體管損壞。
圖1是示出根據實施例的非易失性存儲器系統(tǒng)的框圖。nvm系統(tǒng)100可包括經由地址總線106、數據總線108和控制總線110耦合到nvm設備102的處理設備104。本領域技術人員將認識到，nvm系統(tǒng)100已經出于說明的目的被簡化并且不被認定是完整的描述。具體地，本文沒有詳細描述處理設備104、行解碼器114、列解碼器118、讀出放大器122以及命令和控制電路124的細節(jié)。應當認識到，nvm系統(tǒng)100可以包括圖1所示的全部、一些或更多個組件。
也稱為電源的外部電源150被耦合到nvm設備102。外部電源150可以是nvm設備102外部的電源，并且可被nvm設備102用于生成高于外部電源150的最高電壓或低于外部接地供應150的最低電壓的hv信號。例如，外部電源150可以供應大約1.2v的電壓。hv信號可以低于0v或高于1.2v。出于說明而非限制的目的，關于hv信號的以下附圖將被描述為具有1.2v的外部電源電壓和0v的外部接地供應，除非另有說明。應當認識到，也可以提供不同的電源電壓范圍，例如，0v至3v。
處理設備104可駐留在共同載體襯底上，諸如，例如集成電路(“ic”)管芯襯底、多芯片模塊襯底等。可選地，處理設備104的組件可以是一個或更多個獨立的集成電路和/或分立組件。在一個示例性實施例中，處理設備104是片上可編程系統(tǒng)
nvm設備102如下文所述地包括諸如nvm陣列的存儲器陣列112，其被組織成非易失性存儲器單元的行和列(未在此圖中顯示)。存儲器陣列112經由多條選擇線和讀取線(至少一條選擇線和一條讀取線對應存儲器陣列的每一行)被耦合到行解碼器114和/或命令和控制電路124。存儲器陣列112還經由多條位線120(每一條對應存儲器陣列的每一列)被耦合到列解碼器118。存儲器陣列112可以經由列解碼器118被耦合到多個讀出放大器122，以從其讀取多位字。nvm設備102還包括命令和控制電路124，以從處理設備104接收信號，并將信號發(fā)送到行解碼器114、控制列解碼器118、讀出放大器122，控制扇區(qū)選擇電路140，并控制被應用到存儲器陣列112的hv信號。命令和控制電路124包括高電壓控制電路126，以生成和控制用于nvm設備102的操作的hv信號，其可以通過高電壓控制電路126路由到列解碼器118、讀出放大器122和/或扇區(qū)選擇器電路140。高電壓控制電路126在讀取、擦除、預編程和編程操作期間運行以將適當的電壓(包括hv信號和lv信號)施加到存儲單元。
命令和控制電路124可以被配置為通過向第一行中的第一選擇線施加電壓來選擇存儲器陣列112的第一行以用于編程操作，并且通過向第二行中的第二選擇線施加另一電壓來取消選擇存儲器陣列的第二行。命令和控制電路124還可以被配置為通過向第一列中的第一位線施加電壓來控制列解碼器118選擇第一行中的存儲器單元以進行編程，并且通過向第二列中的第二位線施加另一電壓來禁止第一行中的另一個存儲器單元進行編程。命令和控制電路124(特別是高電壓控制電路126)可以進一步被配置為向一條或更多條共源極線施加電壓，如下文所述這些共源極線可以被耦合到被包括在存儲器單元陣列112中的存儲器單元。
nvm設備102可以是被配置為在各種低功率和非易失性環(huán)境中儲存數據值的儲存設備。例如，nvm設備102可以被包括于小面積閃存中，該閃存可以在諸如智能卡或銀行卡的設備或系統(tǒng)中實現。因此，在本文所公開的存儲設備(諸如nvm設備102)可以被實施以具有相對較小的面積，其可以使用先進的處理節(jié)點(諸如65nm的節(jié)點或更小的節(jié)點)進行制造。此外，如下面更詳細地討論的，nvm設備102可以包括被配置為存儲數據值的各種存儲器單元(未示出)。存儲器單元可以用共源極線來實現，以減小每一個存儲器單元的總占用面積。每個存儲器單元也可以與fowler-nordheim編程技術兼容。
存儲器陣列112可以包括一個或更多個nvm扇區(qū)，諸如扇區(qū)a131至扇區(qū)n132。每個扇區(qū)可以具有nvm單元的任何數量的行和列，例如4096列和256行。行可以包括水平布置的多個nvm單元。列可以包括垂直排列的多個nvm單元。存儲器陣列112可以使用由存儲器陣列112的所有扇區(qū)共用的全局位線(gbl)。存儲器陣列112的每列可以具有gbl。例如，由所有扇區(qū)(例如，扇區(qū)a131至扇區(qū)n132)共用的對于列0的特定gbl將通過扇區(qū)選擇電路被耦合到選定扇區(qū)的列0中的存儲器陣列112的每行。在編程操作和擦除操作期間，gbl被配置為向存儲器陣列112的扇區(qū)提供hv信號，而在讀操作期間，gbl被配置為提供lv信號。
存儲器陣列112可以使用扇區(qū)選擇電路140來將gbl耦合到特定扇區(qū)的列的相關聯(lián)的位線(bl)。扇區(qū)中的每列可以具有特定于該扇區(qū)的相關聯(lián)的bl，其不被其他扇區(qū)共用。扇區(qū)中的每列可以具有扇區(qū)選擇電路140，以選擇性地將gbl耦合到相關聯(lián)的bl。例如，用于扇區(qū)a131的列0的扇區(qū)選擇電路140可以被用作開關，以在擦除操作和編程操作期間將存儲器陣列112的列0的gbl上的電壓信號耦合到用于扇區(qū)a131的列0的bl。對于扇區(qū)a131到扇區(qū)n132中的每一個可以存在扇區(qū)選擇電路140。
在讀取操作期間，存儲器陣列112還可以使用列解碼器118將扇區(qū)中的nvm單元的列耦合到讀出放大器122。例如，在讀取操作期間，用于扇區(qū)a131的列0的列解碼器118可以被用作開關，以將扇區(qū)a的列0的nvm單元耦合到讀出放大器122。讀出放大器122可以附接到每個扇區(qū)，或者為了節(jié)省面積，它們可以被兩個相鄰扇區(qū)共用。
應當認識到，存儲器陣列的術語“行”和“列”出于說明而不是限制的目的被使用。在一個實施例中，行通常被水平布置，并且列通常被垂直布置。在另一個實施例中，可以以任何取向布置存儲器陣列112的行和列。
在一個實施例中，nvm單元可以是雙晶體管(2t)存儲器單元。在2t存儲器單元中，一個晶體管可以是存儲晶體管，而另一個晶體管可以是傳輸晶體管。在其他實現中，nvm單元可以包括另一數量的晶體管，諸如單個存儲晶體管(1t)。以下將關于至少圖7a-9b討論nvm單元，諸如圖7a的nvm單元701和704。
可以使用電荷俘獲存儲晶體管來實現存儲器陣列112。可以實現電荷俘獲存儲晶體管，以利用包括電荷俘獲層的晶體管和柵極結構。電荷俘獲層可以是用于俘獲電荷的絕緣體。電荷俘獲層可以被編程為基于施加至存儲器陣列112或被存儲器陣列112接收的電壓來儲存數據。以此方式，存儲器陣列112可以包括按行和列布置的各種不同的存nvm單元，并且每一個nvm單元可以能夠儲存至少一個數據值(例如，位)。電壓可以被施加到nvm單元的每個，以對nvm單元編程(例如，編程操作)、擦除nvm單元(例如，擦除操作)或讀取nvm單元(例如，讀取操作)。
在一個實施例中，可以使用不同的材料來實現電荷俘獲存儲晶體管。電荷俘獲存儲晶體管的一個示例是硅-氧化物-氮化物-氧化物-硅(sonos)型晶體管。在sonos型晶體管中，存儲晶體管的電荷俘獲層可以是氮化物層，諸如氮化硅層。此外，電荷俘獲層還可以包括其他電荷俘獲材料，諸如氮氧化硅、氧化鋁、氧化鉿、氧化鉿鋁、氧化鋯、硅酸鉿、硅酸鋯、氮氧化鉿、氧化鉿鋯、氧化鑭和高k層。電荷俘獲層可以被配置為可逆地俘獲或保留從存儲晶體管的通道注入的載流子或空穴，并且可以具有基于施加到nvm單元的電壓可逆地變化、修改或改變的一個或更多個電特性。在另一個實施例中，可以使用不同類型的電荷俘獲存儲晶體管。出于說明而非限制的目的，將關于sonos型晶體管描述本公開中的nvm單元的操作。應當認識到，可以使用本文的公開內容來實現其他類型的nvm晶體管。
圖2是示出根據另一個實施例的非易失性存儲器系統(tǒng)的框圖。電路200是其中當前公開可以操作的另一個nvm系統(tǒng)。
圖3示出了根據一個實施例的非易失性存儲器陣列。非易失性存儲器陣列300包括各種功能塊和功能塊的相應(物理)位置。第一扇區(qū)301-a包括全局字線驅動器(gwldrv)302、八個256×512陣列304、四個分布式字線驅動器(wldrv)306和高電壓行驅動器(hvrdrv)308。每個陣列304的尺寸是256行×512列。所提供的陣列尺寸用于示例性目的，并且可以使用其他陣列尺寸。對于第一扇區(qū)301-a，組合的總陣列共有4096個列。對于每個扇區(qū)，一個gwldrv302向所有其它組件提供信號。每個wldrv306對相鄰的256×512陣列304執(zhí)行操作。在實現中，通過對相鄰陣列執(zhí)行操作，wldrv306中的每一個可以減少它們的負載，而不是一個wldrv306對所有陣列執(zhí)行操作。wldrv306中的每一個的負載可被減少，并因此信號可能會更快地傳播(因為陣列可被分段)。wldrv306中的每一個可以具有公共輸入，然而，每個wldrv306的輸出彼此獨立。gwldrv302因此被耦合到扇區(qū)中的wldrv306中的每一個并且控制每個wldrv306。
第一脊303-a包括一組扇區(qū)選擇控制(sscont)314和314。第一脊303-a還包括總共八個扇區(qū)選擇(ssel312)、四個讀出放大器(sa)318、兩個列驅動器(cdrv)310和一個sec2con316。sec2con316是扇區(qū)x2控制。sec2con316對于兩個相鄰扇區(qū)可能是共用的，如圖3中所示。用于存儲器陣列的控制信號可以位于sec2con316中。圖14(下面描述)中的信號源可以位于sec2con316中。此外，生成rng414信號的lv邏輯408塊和vneg_c_s514(在圖4和圖5中)被放置在sec2con316中。sscont314生成控制信號，并向ssel312提供控制信號。
附加扇區(qū)301-b、301-c、...、301-n和脊303-n被包括在存儲器陣列300中。在實現中，可以將總共八個扇區(qū)包括在存儲器陣列300中。然而，可以將額外的或更少的扇區(qū)和/或脊包括在存儲器陣列300中。在存儲器陣列300中，脊分隔一組扇區(qū)。在該實施例中，sa318可以在一對扇區(qū)301之間共用。
在實現中，hv信號由hv控制器(未示出)發(fā)送。hv控制器從v正和v負電荷泵(未示出)接收hv信號，且hv控制器分配hv信號。hv控制器可以位于非易失性存儲器陣列300的最上面的、最右面的角上。hv控制器可以將hv信號傳送到扇區(qū)301-a中的hvrdrv308。hv信號從扇區(qū)301-a中的hvrdrv308被發(fā)送到脊303a中的sscont314。信號然后從脊303-a中的sscont314傳播到ssel312，并且繼續(xù)在陣列內從右向左傳播。
由lv控制器(未示出)發(fā)送lv信號。lv控制器可以位于非易失性存儲器陣列300的最下面的、最左面的角處。lv控制器可以向扇區(qū)301-a、301-b、...、301-n中的gwldrv302和cdrv310傳送lv信號。lv信號從扇區(qū)301-a中的gwldrv302被發(fā)送到扇區(qū)301a中的wldrv306。其他lv信號在脊303-a中從cdrv310被發(fā)送到ssel312，并且繼續(xù)在陣列內從左向右傳播。在實現中，脊303也稱為扇形脊
在實現中，當組合在一起時，gwldrv302和wldrv306中的一個或更多個可以形成用于傳輸晶體管的字線驅動器。
在實現中，同時讀取圖3中的最多128個讀出放大器。
關于gwldrv302的細節(jié)在圖4中描述。關于wldrv306的細節(jié)在圖5中描述。關于ssel312的細節(jié)在圖7a-9b中描述。關于cdrv310的細節(jié)在圖13中描述。
圖4示出了根據一個實施例的全局字線驅動器。gwldrv302可以是圖3中所描繪的全局字線驅動器(gwldrv)302之一。
gwldrv302包括行邏輯解碼器402、電平移位器404、高電壓信號控制電路406、低電壓(lv)邏輯408和高電壓(hv)邏輯410。lv邏輯408生成稱為gwlb412的信號。hv邏輯410生成稱為行n-柵極控制信號(rng)414的信號。如所示，信號gwlb412和rng414中的每一個可以被傳輸到圖5。圖4中的雙線指示其他組件可以在物理上位于圖5中所示的gwldrv302和wldrv306之間。返回參考圖3，諸如陣列304或wldrv306的一個或更多個組件可以在物理上位于圖4中的gwldrv302和圖5中的wldrv306之間。即使其他組件可以放置在圖4和圖5之間，但是信號gwlb412和rng414由gwldrv302輸出并輸入到wldrv306。
lv信號被輸入到行邏輯解碼器402中，并且lv和hv信號被輸入到高電壓信號控制電路406中。如果lv路徑是有效的，則圖1中的命令和控制電路124以及高電壓控制電路126將lv信號作為輸入提供給圖4中的行邏輯解碼器402。如果hv路徑是有效的，則圖1中的命令和控制電路124以及高電壓控制電路126將hv信號作為輸入提供給圖4中的高電壓信號控制電路406。對于lv信號路徑，信號在輸出到圖5中的電路之前行進通過行邏輯解碼器402、電平移位器404和lv邏輯408。電平移位器404被耦合到lv邏輯408和行邏輯解碼器402。對于hv信號路徑，信號在輸出到圖5中的電路之前行進通過高電壓信號控制電路406和hv邏輯410。高電壓信號控制電路406被耦合到hv邏輯410。行邏輯解碼器402被配置為經由電平移位器404將lv信號輸出到lv邏輯408。高電壓信號控制電路406被配置為向hv邏輯410輸出hv信號。在實現中，在行邏輯解碼器402和高電壓控制電路406之間示出了公共線。在實現中，公共線可以是可選的。行邏輯解碼器402和高電壓信號控制電路406的輸入可以具有共同性，但是共同性可以在輸入端處。公共線處的輸入將通過lv信號路徑或hv信號路徑傳播。輸入可以具有兩種不同的狀態(tài)，且當lv信號狀態(tài)有效時，信號傳播lv信號路徑，而當hv信號狀態(tài)有效時，信號傳播hv信號路徑。圖1中的命令和控制電路124以及高電壓控制電路126確定哪個路徑是有效的(基于傳送到行邏輯解碼器402或高電壓控制電路406的信號，hv路徑或lv路徑)。行邏輯解碼器402或高電壓控制電路406的輸入的狀態(tài)可以確定hv路徑還是lv路徑是有效的。
如果信號是高于nvm設備102的電源的最高電壓或低于nvm設備102的接地供應的最低電壓的電壓信號，則圖1中的命令和控制電路124以及高電壓控制電路126可以確定信號是hv。然后，命令和控制電路124以及高電壓控制電路126將hv信號提供給圖4中的高電壓信號控制電路406。hv邏輯410可以在適當的hv信號路徑上傳播hv信號。如果信號是處于或低于nvm設備102的電源的最高電壓或者處于或高于nvm設備102的電源的最低電壓的電壓信號，則命令和控制電路124以及高電壓控制電路126可以確定信號是lv。命令和控制電路124以及高電壓控制電路126然后將lv信號提供給圖4中的行邏輯解碼器402。電平移位器404經由lv邏輯408可以在適當的lv信號路徑上傳播lv信號。
如果行邏輯解碼器402將lv信號提供給電平移位器404，則電平移位器將lv信號從vcc升壓到vboost范圍。電平移位器404然后將升壓信號提供給lv邏輯408。lv邏輯408的輸出是升壓信號，其被稱為gwlb。lv邏輯408準備gwlb信號以用于提交給圖5中的wldrv306。
如果hv信號由高電壓控制電路406提供給hv邏輯410，則hv邏輯410輸出被稱為rng414的hv信號。hv邏輯410準備rng414信號以用于提交給圖5中的wldrv306。
圖5示出了根據一個實施例的分布式字線驅動器。圖5包括可以是包含柵極、源極、漏極和本體(bulk)的4端子晶體管的晶體管。晶體管可以是n通道金屬氧化物半導體場效應晶體管(nmosfet或“nmos”)或p通道金屬氧化物半導體場效應晶體管(pmosfet或“pmos”)。
圖5中的分布式字線驅動器電路可以與實現csl架構的nvm設備102結合使用。在圖4中，lv邏輯408部分地解碼低電壓(lv)信號(即，在接地和電源的范圍內，例如0v至1.2v)，并且hv邏輯410部分地解碼高電壓(hv)信號(電源范圍之外)。
wldrv306在第一輸入端處接收gwlb412信號，并在第二輸入端處接收rng414信號。第一路徑(例如，快速lv路徑)被耦合到第一輸入端，并且第二路徑(例如，慢速hv路徑)被耦合到第二輸入端。第一輸入端被配置為接收通過第一路徑傳播的快速lv信號以讀取nvm設備102的單元。第二輸入端被配置為接收通過第二路徑傳播的慢速hv信號以對單元編程。
在圖5中，wldrv306可以是圖3中描繪的分布式字線驅動器(wldrv)306之一。wldrv306包括逆變器504、逆變器512和nmosi126。wldrv306還包括輸出字線(wl)524。逆變器504和512的每個包括互補的一對mosfet。逆變器504包括pmosi127和nmosi120。逆變器512包括pmosi125和nmosi121。在逆變器504和512的每個中，每組nmos和pmos的漏極相互耦合。逆變器512中的nmos和pmos的漏極也被耦合到pmosi127的源極和nmosi126的源極。逆變器504和逆變器512也可以被稱為具有nmos和pmos的互補金屬氧化物半導體(cmos)。
在逆變器504中，nmosi120的源極被耦合到vgnd506。pmosi127的源極被耦合到vbst510信號。因此，逆變器504被vbst510信號和vgnd506信號偏置。nmosi120的柵極以及pmosi127的柵極被耦合到gwlb412信號。兩個柵極也相互耦合。nmosi120的阱由vgnd506偏置。pmosi127的阱由耦合到vbst510信號的pmosi127的源極偏置。
在實現中，vbst510信號可以是內部電源。
在逆變器512中，nmosi121的源極被耦合到vneg_c_s514。pmosi125的源極被耦合到節(jié)點row_out522，其也被耦合到nmosi120的漏極、pmosi127的漏極和nmosi126的漏極。逆變器512由vneg_c_s514和row_out522偏置。
nmosi121和pmosi125的兩個柵極被耦合到vgnd506。柵極也可以彼此耦合。pmosi125的漏極可以被耦合到wl524。nmosi121的漏極被耦合到wl524。nmosi121的源極被耦合到vneg_c_s514。nmosi121的阱由vneg_c_s514偏置。pmosi125的阱由vbst510偏置。
nmosi126的柵極被耦合到rng414信號。nmosi126的源極被耦合到wl524。nmosi126的阱由vneg_c_s514偏置。
wldrv306提供一個驅動器(wldrv306)，用于處理由hv信號以及l(fā)v信號采取的路徑。
在實現中，lv信號路徑包括圖4中的lv邏輯408和圖5中的逆變器504、逆變器512和nmosi126，其中在wl524上傳播輸出。hv信號路徑包括圖4中的hv邏輯410、圖5中的逆變器512和nmosi126，其中在wl524上提供輸出。
對于lv信號路徑，對于將在具有有效字線的選定扇區(qū)上執(zhí)行的操作(諸如，讀取操作)，gwlb412信號可以為低。在取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)上不執(zhí)行任何操作。因此，gwlb412信號可以為高。對于在選定扇區(qū)、有效字線或取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)上執(zhí)行的操作，rng414信號可以為高。nmosi126也可以導通，因為rng414信號為高。然而，對于在選定扇區(qū)、有效字線上執(zhí)行的操作，vds處于零伏。對于在選定扇區(qū)、有效字線上執(zhí)行的操作，pmosi127導通，nmosi120截止，pmosi125導通，且nmosi121截止。對于在取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)上進行的操作，pmosi127截止，nmosi120導通，pmosi125截止，且nmosi121截止。在這兩個操作中，row_out522傳播到wl524上。在下文中描述了關于對于在選定扇區(qū)、有效字線上執(zhí)行的操作以及在取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)上執(zhí)行的操作的row_out522到wl524上的傳播的細節(jié)。
用于lv信號的wldrv306中的lv信號路徑如下。lv信號通過包括逆變器504、逆變器512和nmosi126的lv信號路徑傳播。lv信號路徑的輸出被耦合到wl524。
對于hv信號路徑，rng414信號對于要在選定扇區(qū)上執(zhí)行的操作(諸如編程操作)可以為低。對于要在取消選定扇區(qū)上執(zhí)行的操作，rng414信號可以為高。gwlb412信號對于在選定扇區(qū)或取消選定扇區(qū)上執(zhí)行的操作可以為高。nmosi126對于在選定扇區(qū)上執(zhí)行的操作截止，而nmosi126對于在取消選定扇區(qū)上執(zhí)行的操作導通。對于在選定扇區(qū)或取消選定扇區(qū)上執(zhí)行的編程操作，pmosi127截止，nmosi120導通，pmosi125截止，且nmosi121導通。在選定扇區(qū)中，vneg_c_s514傳播到wl524上。在取消選定扇區(qū)中，row_out522傳播到wl524上。下文描述了關于對于在選定扇區(qū)或取消選定扇區(qū)上執(zhí)行的操作的row_out522或vneg_c_s514到wl524上的傳播的細節(jié)。
用于hv信號的wldrv306中的hv信號路徑如下。hv信號通過包括至少逆變器512和nmosi126的hv信號路徑傳播。因此，嵌入在lv信號路徑內的hv信號路徑的部分至少包括逆變器512和nmosi126。然而，當hv信號通過hv信號路徑傳播時，對于選定扇區(qū)和取消選定扇區(qū)上的操作，row_out522(其位于pmosi127和nmosi120的漏極處)都為零伏。hv信號路徑的輸出經由nmosi121被耦合到wl524。
本文描述的是關于由wldrv306接收的操作和作為操作結果在wl524上傳播的輸出的細節(jié)。操作可以是對于讀取操作的用于具有有效字線的選定扇區(qū)的lv信號、對于讀取操作的用于取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)的lv信號、對于編程操作的用于選定扇區(qū)的hv信號，且對于編程操作的用于取消選定扇區(qū)的hv信號。
在示例中，如果要對具有有效字線的選定扇區(qū)實現讀取操作，則快速lv信號可以在快速lv信號路徑上傳播。lv信號可以被輸入到wldrv306中。由wldrv306從圖4中的lv邏輯408接收低的gwlb412信號。rng414信號為高。當rng414信號為高時，nmosi126導通。gwlb412信號被耦合到pmosi127和nmosi120的柵極的每一個。pmosi127導通，而nmosi120截止。因此，位于pmosi127的源極處的vbst510信號被耦合到pmosi127的漏極。因此，逆變器504的輸出是vbst510信號。row_out522為高/選定的(并被耦合到vbst510信號)。在逆變器512中，pmosi125導通，而nmosi121截止。因此，pmosi125的漏極被耦合到row_out522，其從pmosi125的源極傳播。因此，逆變器512的輸出為row_out522。因此，row_out522被傳播到用于lv信號路徑的wl524上。因此，wl524是vbst510信號。在實現中，vbst510信號可以是2.5v。在本文中參照圖10、表1001描述了關于傳播到wl524上的輸出的細節(jié)。本文參照圖10、表1003描述了信號的電壓范圍。
在示例中，如果要對取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)實現讀取操作，則快速lv信號可以如下在快速lv信號路徑上傳播。lv信號可以被輸入到wldrv306中。由wldrv306從圖4中的lv邏輯408接收高的gwlb412信號。gwlb412信號被耦合到逆變器504。rng414信號為高，并且因此glwb412和rng414信號都為高。因此，pmosi127被關斷，而逆變器504中的nmosi120被導通。因此，傳播到row_out522的逆變器504的輸出為零伏。因此，row_out522為零伏。在逆變器512中，vneg_c_s514接地。pmosi125截止，且nmosi121截止。pmosi125截止，因為其柵極為零伏，其源極也為零伏。nmosi121截止，因為其柵極為零伏，其源極也為零伏。因此，逆變器512的輸出為三態(tài)。然而，nmosi126導通，因為i126的柵極處的rng414信號為高。row_out522(其為零伏，如由逆變器504的輸出確定的)被傳播到用于取消選定扇區(qū)或其中字線未被選擇的選定扇區(qū)的hv信號路徑的wl524上。因此，wl524由為零伏的row_out522傳播。
在示例中，如果要對選定扇區(qū)實現編程操作，則慢速hv信號可以如下在慢速hv信號路徑上傳播。hv信號可以被輸入到wldrv306中。由wldrv306從圖4中的hv邏輯410接收低的rng414信號。在hv信號路徑中，glwb412信號為高并因此未被選擇，而rng414信號為低。rng414信號被耦合到nmosi126的柵極。pmosi127截止，而nmosi120導通。因此，位于nmosi120的源極的vgnd506被耦合到nmosi120的漏極。因此，逆變器504的輸出為vgnd506或接地(即，零伏)。逆變器504的輸出row_out522為低(并被耦合到vgnd506或處于零伏)。因此，row_out522為零伏。在逆變器512中，pmosi125截止，且nmosi121導通。pmosi125截止，因為其柵極到源極為零伏。nmosi121導通，因為其柵極為零伏，且其源極為負值。例如，源極vneg_c_s514可以是-3.6v。因此，逆變器512的輸出為vneg_c_s514。因此，nmosi121的漏極被耦合到位于nmosi121的源極處的vneg_c_s514。vneg_c_s514將在wl524上傳播。nmosi126截止，因為在i126的柵極處的rng414信號處于-3.6v(即，在vneg_c_s514處)。位于nmosi126的源極處的vneg_c_s514被耦合到nmosi126的漏極。因此，vneg_c_s514被傳播到用于選定扇區(qū)的hv信號路徑的wl524上。在實現中，vneg_c_s514可以是-3.6v。
在使用csl架構的nvm設備的實現中，在選定扇區(qū)的編程操作期間，vneg_c_s514大約處于vneg電平(例如，-3.6v至-2.4v)處，這可以幫助消除通過傳輸晶體管的泄漏。本文關于圖7a-9b描述了傳輸晶體管702的示例。
在實現中，在編程期間，pmosi125的源極被拉到接地，因為來自前一個逆變器504的row_out522被拉到接地。這可能在編程期間提供從soa的保護，因此hv信號路徑可以是soa無差錯的。第一和第二路徑中的晶體管符合對于晶體管的soa要求。
在示例中，如果要對取消選定扇區(qū)實現編程操作，則慢速hv信號可以如下在慢速hv信號路徑上傳播。hv信號可以被輸入到wldrv306中。由wldrv306從圖4中的hv邏輯410接收高的rng414信號。在hv信號路徑中，glwb412信號也為高并因此未被選擇，而rng414信號也為高。rng414信號被耦合到nmosi126的柵極。由于glwb412信號為高并因此未被選擇，因此pmosi127被關斷，而逆變器504中的nmosi120被導通。因此，逆變器504的輸出為零伏。因此，row_out522為零伏。在逆變器512中，vneg_c_s514在取消選定扇區(qū)中處于接地電壓。pmosi125截止，且nmosi121截止。pmosi125截止，因為其柵極為零伏，且其源極為零伏。nmosi121的漏極處于vgnd電平或零伏處。因此，逆變器512的輸出為三態(tài)。nmosi126導通，因為在i126的柵極處的rng414信號為高。row_out522(其為零伏，如由逆變器504的輸出確定的)被傳播到用于取消選定扇區(qū)的hv信號路徑的wl524上。在實現中，row_out522可以是零伏。
在實現中，當信號被稱為“高”時，信號可以具有邏輯“1”的值。當信號被稱為“低”時，信號可以具有邏輯“0”的值。例如，gwlb412信號和rng414信號可以被稱為“高”或“低”?！案摺毙盘柡汀暗汀毙盘柨梢员硎緸槎M制數，并且與上文定義的高電壓(hv)信號和低(lv)信號不同。
在實現中，通過將hv信號的路徑的至少一部分嵌入wldrv306中的lv信號的路徑，wldrv306可以獲得對于讀取和編程路徑都是最佳的速度。例如，wldrv306可以在讀取期間獲得小于兩納秒的速度。在lv路徑中，wldrv306可以包括適當大小的設備，以在逆變器504中在vbst510信號和vgnd506信號之間切換gwlb412信號。在讀取期間，切換可能小于兩納秒。因此，快速lv信號讀取nvm單元，慢速hv信號對nvm單元進行編程。
在實現中，對于hv信號路徑，在編程操作期間，wldrv306在wl524、vneg_c_s514上傳播，使得對于選定扇區(qū)，可以減少或消除來自傳輸晶體管的泄漏。
在擦除操作期間，對于選定扇區(qū)、選定行和取消選定行以及對于取消選定扇區(qū)，vpwr被傳播到wl524。在本文中關于圖10示出了關于對于wl524傳播的各種操作和電壓的細節(jié)。
如上關于圖3所述，gwldrv302控制多個wldrv306。在所描繪的實施例中，gwldrv302控制四個wldrv306。wldrv306中的每一個可以具有公共輸入，然而，每個wldrv306的輸出彼此獨立。gwldrv302因此被耦合到用于每個扇區(qū)的第一wldrv306、第二wldrv306、第三wldrv306和第四wldrv306，并且gwldrv302控制每個(第一、第二、第三和第四)wldrv306。在圖5中，示出了一個wldrv306。然而，第二wldrv306可以包括與圖5中描繪的第一wldrv306類似的組件。
圖6是示出根據一個實施例的被嵌入在低電壓(lv)信號路徑內的高電壓(hv)信號路徑的流程圖。hv或lv信號中的每一個可以被生成(通過圖4中的lv邏輯408或hv邏輯410)以執(zhí)行操作。操作可以包括例如擦除操作、編程操作或讀取操作。應當認識到，對讀取和編程操作僅描述了電壓信號中的一些。關于圖10和圖11描述了用于每個操作的附加電壓信號。方法600可以由存儲器陣列112中的wldrv306執(zhí)行，如圖1、圖2、圖3和/或圖5中所示，并且wldrv306可以執(zhí)行本文所述的操作中的一些或全部。
方法600開始于塊610，其中wldrv306接收用于第一路徑的第一輸入信號和用于第二路徑的第二輸入信號，其中第一和第二輸入信號將對nvm設備102的nvm單元執(zhí)行操作。該操作可以是擦除操作、編程操作或讀操作之一。
方法600繼續(xù)到塊620，其中wldrv306將第一輸入信號傳播到第一路徑。wldrv306可以將第一輸入信號(gwlb412)傳播到第一路徑(lv路徑)。
方法600繼續(xù)到塊630，其中wldrv306將第二輸入信號傳播到第二路徑，其中第二路徑的至少一部分被嵌入在第一路徑內。wldrv306可以將第二輸入信號(rng414)傳播到第二路徑(hv路徑)。
第一路徑(例如，lv路徑)包括逆變器504、逆變器512和nmosi126。第二路徑(例如，hv路徑)包括逆變器512。嵌入在第一路徑內的第二路徑的至少一部分包括nmosi126和/或逆變器512。
方法600繼續(xù)到塊640，其中wldrv306將基于在第一路徑上傳播的第一輸入信號而生成的第一輸出信號輸出到字線。wldrv306將基于在lv路徑上傳播的gwlb412信號而生成的row_out522輸出到wl524。
方法600繼續(xù)到塊650，其中wldrv306將基于在第二路徑上傳播的第二輸入信號而生成的第二輸出信號輸出到字線。wldrv306將基于在hv路徑上傳播的rng414而生成的vneg_c_s514輸出到wl524。
在實現中，第一路徑和第二路徑中的晶體管符合對于晶體管的安全工作區(qū)(soa)要求。
圖7a示出了根據一個實施例的在擦除操作期間非易失性存儲器陣列的選定扇區(qū)。nvm扇區(qū)700示出了在擦除操作期間施加到選定扇區(qū)的各種偏置電壓電平。選定扇區(qū)可以是為特定操作選擇的存儲器陣列的扇區(qū)，在本案例中用于擦除操作。在擦除操作期間，可以擦除扇區(qū)的nvm單元的一行或更多行以讀取邏輯“0”。同樣在擦除操作期間，可以不擦除選定扇區(qū)的nvm單元的一行或更多行(例如，選定扇區(qū)的取消選定行)。
nvm扇區(qū)700包含兩行，第一行包含nvm單元701，且第二行包含nvm單元704。nvm扇區(qū)700包含一列。nvm扇區(qū)700還包含用于列的扇區(qū)選擇電路140。多列nvm扇區(qū)的每列可以具有扇區(qū)選擇電路。扇區(qū)選擇電路140包括三個晶體管741、742、743。應當認識到，為了說明而非限制的目的，nvm扇區(qū)700被示為具有兩行和一列。nvm扇區(qū)可以包括與圖7a所示相同、更多或更少的列和相同或更多的列。還應當認識到，為了說明而非限制的目的，扇區(qū)選擇電路140被示出為nvm扇區(qū)700的一部分。在另一示例中，扇區(qū)選擇電路140可以不是nvm扇區(qū)700的一部分。
nvm扇區(qū)700示出了多個水平(行)信號線和多個垂直(列)信號線。水平信號線包括線730(psb)、731(wls)、732(wl)、733(wls)、734(wl)、735(ns)、736(cl)和737(y)。垂直信號線包括738(bl)和739(gbl)。nvm扇區(qū)700中的所有nvm單元(包括nvm單元701和nvm704)以及nvm扇區(qū)700的nvm單元的附加列和行(未示出)共用另一信號線-共源極線(csl)740。應當認識到，如圖7a至圖9b所示，施加到信號線的電壓可以被電耦合到圖1的高電壓控制電路126、由其應用、由其控制和/或源于其。
為了說明而非限制的目的，nvm扇區(qū)700的外部電源為0v至1.2v。在某些條件下，高電壓軌(即，1.2v)可以從0.9v至1.32v變化。應當認識到，nvm扇區(qū)700的外部電源150可以是任何電壓范圍，或者可以取決于特定技術節(jié)點。同樣如圖所示，可以向nvm扇區(qū)700應用多個hv信號以執(zhí)行擦除操作。例如，wls731處于-3.6v，csl740處于4.7v，bl處于4.7v，spw處于4.7v等。應當認識到，高電壓控制電路126控制各種hv信號(和lv信號)的應用，以便將nvm扇區(qū)700的晶體管保持在soa中。
nvm扇區(qū)700包括多個晶體管。nvm扇區(qū)700的晶體管可以是包括柵極、源極、漏極和本體的4端子晶體管。nvm單元701和nvm單元704是包括傳輸晶體管(即，702和705)和存儲晶體管(703和706)的2t存儲器單元。傳輸晶體管702和705可以是n通道金屬氧化物半導體場效應晶體管(nmosfet)，其中傳輸晶體管的源極被耦合到csl740。
存儲晶體管703和706可以是nvm晶體管，諸如電荷俘獲存儲晶體管。示出了具有作為柵極的陰影氧化物層的存儲晶體管703和706。存儲晶體管703和706的漏極被耦合到bl738。諸如傳輸晶體管702和705的傳輸晶體管和扇區(qū)選擇電路140的晶體管通常具有比存儲晶體管低的soa。用于存儲晶體管的操作的hv信號可能超過用于至少上述晶體管的soa。
扇區(qū)選擇電路140包括三個晶體管。晶體管741是p通道金屬氧化物半導體場效應晶體管(pmosfet)，其中漏極被耦合到gbl739，且其中源極被耦合到bl738。晶體管742是nmosfet，其中漏極被耦合到gbl739，并且其中源極被耦合到bl738。晶體管743是nmosfet，其中漏極被耦合到bl738，柵極被耦合到y(tǒng)737，并且其中源極被耦合到cl736。在選定扇區(qū)的擦除操作期間，扇區(qū)選擇電路140的晶體管741被切換為導通，使得gbl739上的電壓信號被耦合到bl738。
在一個實施例中，扇區(qū)選擇電路140的晶體管是擴展漏極晶體管。擴展漏極晶體管在漏極中具有額外的注入(用于nmosfet的n型摻雜物或用于pmosfet的p型摻雜物)，使得漏極更長并使得晶體管不再對稱?？梢酝ㄟ^使矩形位于晶體管的漏極中來示出擴展漏極晶體管，如圖7a所示。當晶體管截止時，擴展漏極晶體管可能能夠承受在擴展漏極晶體管的端子之間的較高電壓差(不同于非擴展漏極晶體管)。例如，擴展漏極5v晶體管(de5)或擴展漏極9v晶體管(de9)可分別承受在漏極和源極、柵極和漏極之間(而不是柵極和源極之間)的5v或9v的電壓。例如，諸如傳輸晶體管702和705的沒有擴展漏極的mosfet可能只能承受晶體管中任一個的端子之間的大約3.6v的電壓差。如上所述，擴展漏極晶體管可以在截止時具有較高的soa，這是因為擴展漏極晶體管可能能夠承受在特定端子兩端的更高的電壓差。然而，當導通時，擴展漏極晶體管可能有具有較低電壓差(例如3.6v)的soa。
在另一個實施例中，可以使用被偏置以在維持soa的同時對于過電壓應力保護電路的級聯(lián)晶體管來實現扇區(qū)選擇電路140的晶體管中的一個或更多個晶體管。在另一個實施例中，可以用使用能夠支持高直流電壓(諸如，4.7v)的較厚柵極氧化物的晶體管來實現扇區(qū)選擇電路140的晶體管?？梢酝ㄟ^使用第三柵極氧化物的工藝來實現使用較厚柵極氧化物的晶體管。然而，這將需要更復雜的技術，其將允許第三柵極氧化物層。
在擦除選定扇區(qū)的行的存儲器單元的擦除操作期間，由高電壓控制電路126將4.7v的hv信號應用到csl740。4.7v的hv信號高于電源(諸如外部電源150)的1.2v高壓軌。此外，在擦除操作期間，存儲晶體管703的柵極被耦合到wls和-3.6v的電壓電位，其低于接地供應的0v低壓軌。存儲晶體管703的柵極相對于本體之間的電壓差為-8.3v，這導致將空穴從通道注入到存儲晶體管703的電荷俘獲層中。存儲晶體管703的擦除使存儲器單元701讀取邏輯“0”。在擦除操作期間，當行被取消選擇并且存儲晶體管706的柵極和本體之間的電壓為0v時，nvm單元704不被擦除。
應當認識到，圖7a至圖9b中所示的不同電壓電平和電連接中的一些可能在本文中不作描述。鑒于本文的附圖，特別是圖7a至圖9b，本領域技術人員將能夠確定不同的電壓電平和電連接。此外，還應當認識到，除了不同信號線的相對電壓電平之外，除非另有描述，否則參照圖7a的描述適用于圖7b至圖9b。
圖7b示出了根據一個實施例的在擦除操作期間非易失性存儲器陣列的取消選定扇區(qū)。在取消選定扇區(qū)的擦除操作期間，取消選定扇區(qū)的nvm存儲器單元不被擦除。如圖所示，用于存儲晶體管703和706的柵極到本體、柵極到漏極和柵極到源極之間的電壓差為0v，其不會實質上改變存儲晶體管703和706的電荷俘獲層中的電荷分布。
圖8a示出了根據一個實施例的在編程操作期間非易失性存儲器陣列的選定扇區(qū)。在選定扇區(qū)800上的編程操作期間，選定行的一個或更多個nvm單元可被編程為邏輯“1”，同時選定行上的剩余nvm單元可以被禁止被編程并保持擦除。可以防止取消選定行的nvm單元改變先前存儲的數據值。寫入操作可以包括擦除操作和編程操作兩者。
在nvm扇區(qū)800中，nvm單元701被示為選定行，并且在編程操作期間被編程或禁止。在編程模式期間，為了對nvm單元701進行編程，扇區(qū)選擇電路140將bl738上的電壓控制為-3.6v。在編程模式期間，為了禁止nvm單元701，扇區(qū)選擇電路140將bl738的電壓控制為1.2v。禁止是指在編程操作期間防止擦除的nvm單元(例如，邏輯“0”)被編程(例如，邏輯“1”)。在編程操作期間，nvm單元704被示出為取消選定行。
在對nvm單元701進行編程的編程操作期間，將4.7v的hv信號應用到被耦合到存儲晶體管703的柵極的wls731。gbl739被耦合到-3.6v的hv信號，且扇區(qū)選擇電路140的晶體管742導通以將glb739上的-3.6v耦合到bl738。存儲晶體管703的柵極相對本體和漏極上的電壓為8.3v。8.3v的差將電子從存儲晶體管703的通道注入到電荷俘獲層中，這使存儲晶體管703被編程為邏輯“1”。也在對nvm單元701進行編程的編程操作期間，將-3.6v的hv信號應用到被耦合到傳輸晶體管702的柵極的wl732。將-2.4v的hv信號應用到被耦合到傳輸晶體管702的源極的csl740。
在編程操作期間，可以禁止nvm單元701，而不是對其編程。為了在編程操作期間禁止nvm單元701，扇區(qū)選擇電路140斷開(即，晶體管741導通)，其將1.2v的電壓信號從gbl739耦合到bl738。應當認識到，高電壓控制電路126根據對nvm單元701進行編程還是禁止的確定，將-3.6v或1.2v應用于gbl739。
圖8b示出了根據一個實施例的在編程操作期間非易失性存儲器陣列的取消選定扇區(qū)。在取消選定扇區(qū)上的編程操作期間，取消選定扇區(qū)的nmv存儲器單元未被編程，且數據值保持不變。如圖所示，存儲晶體管703和706的柵極和本體之間的電壓差為零伏，其不會實質上改變存儲晶體管703和706的電荷俘獲層中的電荷分布。
圖9a示出了根據一個實施例的在讀取操作期間非易失性存儲器陣列的選定扇區(qū)。在選定扇區(qū)的讀取操作期間，可以讀取一個或更多個nvm單元的邏輯值。在選定扇區(qū)的讀取操作期間，存儲晶體管703和706的柵極可被接地。擦除的存儲晶體管可以在讀取操作期間具有電流流動。讀出放大器122感測電流，其為特定的nvm單元記錄邏輯“0”。編程晶體管在讀取操作期間基本上沒有電流流動。讀出放大器122將基本上不會感測來自編程nvm單元的電流并且為特定nvm單元記錄邏輯“1”。
在nvm單元701的讀取操作期間，2.5v的hv信號可以被應用到wl732，并且被耦合到傳輸晶體管702的柵極，而0v可被應用到csl740。0v也可以被應用到被耦合到存儲晶體管703的柵極的wls731。扇區(qū)選擇電路140通過向信號線y737應用2.5v的hv信號來導通晶體管743。晶體管743斷開，其允許電流流向cl736并由讀出放大器122感測。根據讀nvm單元是邏輯“0”還是“1”，bl738上的電壓可能從0v波動到0.6v。
圖9b示出了根據另一實施例的讀取操作期間非易失性存儲器陣列的取消選定扇區(qū)。在讀取操作期間，沒有從取消選定扇區(qū)讀取nvm單元。
圖10是示出根據一個實施例的在非易失性存儲器設備上執(zhí)行擦除、編程和讀取操作的電壓偏差的表。表1001示出了基于行的電壓信號和用于使用csl架構的存儲器陣列112的相關聯(lián)信號線。表1001提供用于不同操作(諸如，擦除操作、編程操作和讀取操作)的電壓信號，以將被提供給選定扇區(qū)的選定行、取消選定扇區(qū)的取消選定行和取消選定扇區(qū)的行。表1002示出了基于列的電壓信號和用于使用csl架構的存儲器陣列112的相關聯(lián)信號線。表1002提供用于不同操作(諸如，擦除操作、編程操作和讀取操作)的電壓信號。關于擦除操作，表1002證明了對于選定扇區(qū)和取消選定扇區(qū)的列的電壓信號。關于編程操作，表1002為將被編程或禁止的選定扇區(qū)的列和取消選定扇區(qū)的列提供電壓信號。關于讀取操作，表1002為選定扇區(qū)的選定列、選定扇區(qū)的取消選定列以及取消選定的扇區(qū)的列提供電壓信號。表1003示出了前述表格中提供的電壓信號的各種電壓范圍。應當認識到，提供電壓范圍以用于說明而不是限制，并且使用不同的電壓范圍。此外，表1001、1002、1003示出了相對于圖7a至圖9b所示的電壓信號的至少一些的表格形式。
圖11是示出根據一個實施例的在非易失性存儲器設備上執(zhí)行的正裕量讀取、負裕量讀取和讀取操作的電壓偏差的表。
表1101示出了基于行的電壓信號和用于使用csl架構的存儲器陣列112的相關聯(lián)信號線。表1101提供用于不同操作(諸如，正裕量讀取操作、負裕量讀取操作和讀取操作)的電壓信號，以將被提供給選定扇區(qū)的選定行、選定扇區(qū)的取消選定行和取消選定扇區(qū)的行。裕量模式讀取(例如，正或負)可以是在其期間在晶體管(例如，sonos晶體管)的柵極上應用vmarg值以測量晶體管設備的vte或vtp的讀取操作。表1102示出了基于列的電壓信號和用于使用csl架構的存儲器陣列112的相關聯(lián)信號線。表1102提供用于不同操作(諸如，正裕量讀取、負裕量讀取和讀取操作)的電壓信號，以將被提供給選定扇區(qū)的選定列、選定扇區(qū)的取消選定列和取消選定扇區(qū)的列。表1103示出了前述表中提供的電壓信號的各種電壓范圍。應當認識到，提供電壓范圍以用于說明而不是限制，并且使用不同的電壓范圍。此外，表1101、1102和1103示出了相對于圖5示出的電壓信號的至少一些的表格形式。
圖12是根據實施例的共源極線驅動器的電路示意圖。本文相對于圖10中的表描述了電路1200。基于圖10中表1001所示的偏置電平，信號csl在擦除期間需要處于vpos(高達4.7v)。電路1200中的設備n2可以是滿足soa要求的de5設備。在實現中，如果設備n2由基于vpwr的信號(例如，0.9-1.32v)驅動，則其寬度可以是十倍大，以便在0.5ma電流下實現小于20mv的vds下降。因此，n2設備可以由vdd信號驅動。n2設備的柵極(標記為ng2的信號)可以在讀取操作期間處于vdd電平(例如，1.6-3.6v)，在擦除期間為vgnd，或者在編程期間為csl(例如，約-2.4v)。
其他正hv電平移位器可以將基于vpwr的控制信號(例如，在0/1.2v范圍內)轉換為vlo/vpos(例如，在1.2/4.7v范圍內)。正hv電平移位器可以將基于vpwr的控制信號(例如，在0/1.2v范圍內)在讀取期間轉換到第一電壓(例如，在0/1.6-3.6v范圍內)或在擦除期間轉換到vgnd(例如，0v)或在編程操作期間轉換到csl＝vneg3(-2.8v-2.1v)。
圖13是根據一個實施例的列驅動器電路的電路原理圖。在電路1300中，列選擇信號y可能需要在讀取操作期間迅速(快速)地切換，以便選擇/取消選擇適當的列。通過將列選擇信號的極性改變?yōu)閥，可以消除對負升壓電路的需要。列選擇可以使用與字線驅動器相同的正升壓電平：vbst，因此可以驅動逆變器p1ra/i8的ngate和pgate信號是在vbst電平處電平移位，以用于在讀取期間快速訪問(<2ns)。
在實現中，輔助訪問路徑可以通過i7實現，對于其信號ngy以vhi電平偏置，允許在編程期間傳輸vneg_c_s。
在實現中，在擦除操作期間，對于取消選定扇區(qū)，信號vplus_s獲得vpos電平，并且可以允許將所需的vpos(在圖10中的表1001中)帶到y(tǒng)線上。
在實現中，hv電平移位器可以使用鎖存結構，并且可以使鎖存的兩個分支不對稱，以便在保持面積小的同時提高速度。用于進一步驅動信號y的右分支驅動pgate和ngate是左分支的三倍。在實現中，左側和中部的電路可以被稱為電平移位器。在圖13的實現中，可能不需要分布式驅動器。
圖14是根據另一實施例的ns分布式驅動器和信號源的電路原理圖。在電路1400中，ns分布式驅動器(在右側)是為其將hv路徑嵌入到lv路徑中的另一個單元。由信號ns偏置的設備對于取消選定扇區(qū)為導通，以便經由gbl信號將bl保持在vgnd電平。當訪問扇區(qū)以用于讀取時，ns需要被取消選擇，從而存儲器單元可被連接到位線(見圖11中的表1102)。
對于ns，描繪了一種分割架構，其中源扇區(qū)部分地解碼lv和hv信號，隨后是分布式驅動器實現特定速度(在該單元處從ssel切換到ns<2ns)。
在實現中，lv路徑可以使用適當大小的設備，以便能夠少于2ns地切換ns_in，其中ns信號可以在vcc和vgnd電平之間?？尚枰齻€不同的信號(ns_in_vsp、vdn和ns_ng1)來提供用于hv路徑(慢速)的偏置：在編程操作期間的vhi或vneg以及擦除操作期間的vlo。
ns_in、ns_in_vsp、vdn和ns_ng1信號可以驅動放置在與wldrv塊306(在圖2中)相同的間距上的存儲器陣列內的分布式ns驅動器。在實現中，通過減少由每個分布式驅動器驅動的負載，當與單點放置的驅動器相比時，可以獲得速度改善。
圖15是根據另一實施例的用于ssel偏置塊的電路原理圖。與其他設備相比，電路1500可以使用更大的等效設備來在bl和cl之間連接以改善讀取時間，并且可以使用較長的等效設備來減少用于未選擇的塊的gbl-bl泄漏。這可有助于最小化可被負泵(vneg)遞送的電流，從而導致用于閃存宏的面積更小。在實現中，較大的寬度提供更多的驅動能力和更低的電壓降。
在實現中，電路1500可以共用由wl(vbst)使用的相同的正升壓信號。hv(慢速)路徑到讀取(快速)路徑中的混合可被用在其他hv應用中。因此，路徑不綁定到nv型存儲器。
在實現中，通過在lv(快速)讀取路徑內嵌入hv(慢速)路徑，同時保持soa可靠性要求，可以使用cslsonos存儲器單元。對于相同或相似的技術節(jié)點，cslsonos存儲器單元比dsl版本小32％。
本發(fā)明的實施例包括本文所述的各種操作。這些操作可由硬件組件、軟件、固件或其組合執(zhí)行。
某些實施例可被實現為可包括存儲在非臨時機器可讀介質上的指令的計算機程序產品。這些指令可被用于對通用或專用處理器進行編程以執(zhí)行所描述的操作。機器可讀介質包括用于以機器(例如，計算機)可讀的形式(例如，諸如軟件、處理應用)存儲或傳送信息的任何機制。機器可讀介質可以包括但不限于磁存儲介質(例如，軟盤)；光學存儲介質(例如，cd-rom)、磁光存儲介質；只讀存儲器(rom)；隨機存取存儲器(ram)；可擦除可編程存儲器(例如，eprom和eeprom)；閃存；或適用于存儲電子指令的另一種類型的介質。
另外，一些實施例可以在其中機器可讀介質被存儲在多于一個計算機系統(tǒng)上和/或由多于一個計算機系統(tǒng)執(zhí)行的分布式計算環(huán)境中實踐。此外，可以在連接計算機系統(tǒng)的通信介質上拉動或推送在計算機系統(tǒng)之間傳送的信息。
雖然本文中的方法的操作以特定次序示出和描述，但是每種方法的操作次序可以被改變，使得特定操作可以以相反次序執(zhí)行，或使得特定操作可與其他操作至少部分并行執(zhí)行。在另一個實施例中，指令或不同操作的子操作可以呈間歇和/或交替的方式。如本文使用的術語“第一”、“第二”、“第三”、“第四”等是指在不同元素之間區(qū)分的標簽，并且可能不一定具有根據其數字指定的順序含義。
以上描述闡述了諸如特定系統(tǒng)、組件、方法等的示例的許多特定細節(jié)，以便提供對本發(fā)明的若干實施例的理解。然而，對于本領域的技術人員可能明顯的是，本發(fā)明的至少一些實施例可在沒有這些特定細節(jié)的情況下進行實踐。在其他實例中，眾所周知的組件或方法沒有具體描述或者是以簡單的框圖的形式來呈現，以避免不必要地使本發(fā)明模糊。因此，闡述的特定細節(jié)僅僅是示例性的。特定的實施例可以與這些示例性細節(jié)不同并且仍然被視為在本發(fā)明的范圍內。
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