[相關申請案]

本申請享有以日本專利申請2016-25096號(申請日：2016年2月12日)為基礎申請的優(yōu)先權(quán)。本申請通過參照該基礎申請而包括基礎申請的全部內(nèi)容。

實施方式涉及一種半導體存儲裝置。

背景技術：

作為半導體存儲裝置，已知有nand型閃速存儲器。

技術實現(xiàn)要素：

本發(fā)明的實施方式提供一種可提升處理能力的半導體存儲裝置。

實施方式的半導體存儲裝置包含可設定為至少4個閾值電壓中的任一個閾值電壓的第1存儲單元、連接于第1存儲單元的第1位線、連接于第1存儲單元的柵極的字線、及連接于第1位線的第1感應放大器。在將數(shù)據(jù)寫入至第1存儲單元的程序操作之后，進行確認第1存儲單元的閾值電壓的驗證操作。在對字線施加第1電壓的第1驗證操作中，第1感應放大器對第1位線施加充電電壓。在對字線施加比第1電壓高的第2電壓的第2驗證操作中，第1感應放大器不對第1位線施加充電電壓。在對字線施加比第2電壓高的第3電壓的第3驗證操作中，第1感應放大器對第1位線施加充電電壓。

可提供一種能夠通過適用所述實施方式而提升處理能力的半導體存儲裝置。另外，實施方式并非限定于所述說明的方式，而可進行各種變化。

附圖說明

圖1是第1實施方式的半導體存儲裝置的框圖。

圖2是第1實施方式的半導體存儲裝置所具備的存儲單元陣列的電路圖。

圖3是第1實施方式的半導體存儲裝置所具備的存儲單元陣列的剖視圖。

圖4是第1實施方式的半導體存儲裝置所具備的感應放大器的框圖。

圖5是第1實施方式的半導體存儲裝置所具備的感應放大器單元的電路圖。

圖6(a)及(b)是第1實施方式的半導體存儲裝置所具備的存儲單元晶體管的閾值分布圖。

圖7(a)～(d)是第1實施方式的半導體存儲裝置所具備的感應放大器單元中的and運算的流程圖。

圖8(a)～(d)是第1實施方式的半導體存儲裝置所具備的感應放大器單元中的or運算的流程圖。

圖9是表示第1實施方式的半導體存儲裝置的寫入操作的流程圖。

圖10是表示第1實施方式的半導體存儲裝置的寫入操作中的各布線的電位的時序圖。

圖11是表示第1實施方式的半導體存儲裝置的驗證操作中的鎖存電路所保持的數(shù)據(jù)的圖。

圖12是表示第1實施方式的半導體存儲裝置的驗證操作時的各布線的電位的時序圖。

圖13是表示一實施方式的半導體存儲裝置的寫入操作中的循環(huán)次數(shù)與驗證操作的關系的圖表。

圖14是表示第1實施方式的半導體存儲裝置的寫入操作中的循環(huán)次數(shù)與位線電壓的關系的圖表。

圖15是表示第1實施方式的半導體存儲裝置的寫入操作中的選擇字線、位線、信號stb的電壓的時序圖。

圖16(a)、圖16(b)、圖17(c)、圖17(d)、圖18(e)、圖18(f)是表示第1實施方式的半導體存儲裝置的寫入操作中的鎖存電路的保持數(shù)據(jù)的圖。

圖19是表示第2實施方式的半導體存儲裝置的驗證操作中的鎖存電路所保持的數(shù)據(jù)的圖。

圖20是表示第1實施方式的半導體存儲裝置的寫入操作中的選擇字線、位線、信號stb的電壓的時序圖。

具體實施方式

以下，對于實施方式，一面參照附圖一面進行說明。在進行該說明時，遍及所有圖，對共同的部分標注共同的參照符號。

1.第1實施方式

對第1實施方式的半導體存儲裝置進行說明。以下，作為半導體存儲裝置，列舉在半導體襯底上三維地堆疊存儲單元晶體管而成的三維堆疊型nand閃速存儲器為例進行說明。

1.1關于構(gòu)成

1.1.1關于半導體存儲裝置的整體構(gòu)成

首先，對于本實施方式的半導體存儲裝置的整體構(gòu)成，使用圖1進行說明。圖1是本實施方式的nand型閃速存儲器的框圖。

如圖所示，nand型閃速存儲器1具備存儲單元陣列2、行解碼器3、感應放大器4、及控制電路5。

存儲單元陣列2包含具備與行及列相對應的非易失性存儲單元晶體管的多個塊blk(blk0、blk1、blk2、……)。各個塊blk含有例如4個字符串單元su(su0～su3)。而且，各個字符串單元su包含多個nand字符串6。存儲單元陣列2中的塊數(shù)及塊中的字符串單元數(shù)為任意。關于存儲單元陣列2的詳情隨后記述。

行解碼器3是將行地址解碼，且基于該解碼結(jié)果，選擇塊blk中的任一個，進而，選擇任一個字符串單元su。接著，將所需之電壓輸出至塊blk。行地址是例如由控制nand型閃速存儲器1的控制器所賦予。

感應放大器4是在數(shù)據(jù)讀出操作時感應自存儲單元陣列2讀出的數(shù)據(jù)。接著，將讀出數(shù)據(jù)輸出至控制器。在數(shù)據(jù)寫入操作時，將自外部控制器接收的寫入數(shù)據(jù)傳輸至存儲單元陣列2。

控制電路5是控制nand型閃速存儲器1整體的操作。

1.1.2關于塊blk的構(gòu)成

其次，對于所述塊blk的構(gòu)成，使用圖2進行說明。如上所述，塊blk包含例如4個字符串單元su，且各個字符串單元su包含多個nand字符串6。

如圖所示，nand字符串6各自包含例如8個存儲單元晶體管mt(mt0～mt7)及選擇晶體管st1、st2。存儲單元晶體管mt具備控制柵極與電荷存儲層，且非易失性地保持數(shù)據(jù)。而且，存儲單元晶體管mt是串聯(lián)地連接于選擇晶體管st1的源極與選擇晶體管st2的漏極之間。

字符串單元su0～su3各自中的選擇晶體管st1的柵極是分別連接于選擇柵極線sgd0～sgd3。與之相對地，字符串單元su0～su3各自中的選擇晶體管st2的柵極共通地連接于例如選擇柵極線sgs。當然，也可以連接于每一字符串單元中不同的選擇柵極線sgs0～sgs3。而且，位于同一塊blk內(nèi)的存儲單元晶體管mt0～mt7的控制柵極分別共通連接于字線wl0～wl7。

而且，位于字符串單元su內(nèi)的各nand字符串6的選擇晶體管st1的漏極分別連接于不同的位線bl(bl0～bl(l－1)，其中l(wèi)為2以上的自然數(shù))。而且，位線bl共通地連接于在多個塊blk間位于各字符串單元su內(nèi)的1個nand字符串6。進而，多個選擇晶體管st2的源極是共通地連接于源極線sl。

即，字符串單元su是連接于不同的位線bl且連接于同一選擇柵極線sgd的nand字符串6的集合體。而且，塊blk是使字線wl共通的多個字符串單元su的集合體。而且，存儲單元陣列2是使位線bl共通的多個塊blk的集合體。

圖3是塊blk的一部分區(qū)域的剖視圖。如圖所示，在p型阱區(qū)域10上，形成有多個nand字符串6。即，在阱區(qū)域10上依次地堆疊有作為選擇柵極線sgs發(fā)揮功能的例如4層的布線層11、作為字線wl0～wl7發(fā)揮功能的8層的布線層12、及作為選擇柵極線sgd發(fā)揮功能的例如4層的布線層13。在堆疊而成的布線層間形成有未圖示的絕緣膜。

接著，形成將這些布線層13、12、11貫通而到達阱區(qū)域10的柱狀導電體14。在導電體14的側(cè)面依次地形成有柵極絕緣膜15、電荷存儲層(絕緣膜或?qū)щ娔?16、及阻擋絕緣膜17，通過這些而形成存儲單元晶體管mt、及選擇晶體管st1及st2。導電體14是作為nand字符串6的電流路徑發(fā)揮功能，且成為形成各晶體管的溝道的區(qū)域。而且，導電體14的上端是連接于作為位線bl發(fā)揮功能的金屬布線層18。

在阱區(qū)域10的表面區(qū)域內(nèi)形成有n+型雜質(zhì)擴散層19。在擴散層19上形成有接點插塞20，且接點插塞20連接于作為源極線sl發(fā)揮功能的金屬布線層21。進而，在阱區(qū)域10的表面區(qū)域內(nèi)形成有p+型雜質(zhì)擴散層22。在擴散層22上形成有接點插塞23，且接點插塞23連接于作為阱布線cpwell發(fā)揮功能的金屬布線層24。阱布線cpwell是用以經(jīng)由阱區(qū)域10對導電體14施加電位的布線。

將以上的構(gòu)成在記載圖3的紙面的縱深方向排列多個，且通過在縱深方向上排列多個nand字符串6的集合而形成字符串單元su。

另外，數(shù)據(jù)擦除能夠以塊blk單位、或比塊blk小的單位進行。關于擦除方法，例如記載于名稱為“nonvolatilesemiconductormemorydevice”在2011年9月18日申請的美國專利申請13/235,389號。而且，記載于名稱為“non-volatilesemiconductorstoragedevice”在2010年1月27日申請的美國專利申請12/694,690號。進而，記載于名稱為“nonvolatilesemiconductormemorydeviceanddataerasemethodthereof”在2012年5月30日申請的美國專利申請13/483,610號。這些專利申請是其整體在本申請說明書中通過參照而被引用。

進而，關于存儲單元陣列2的構(gòu)成也可為其他的構(gòu)成。即，關于存儲單元陣列2的構(gòu)成，例如記載于名稱為“三維堆疊非易失性半導體存儲器(threedimensionalstackednonvolatilesemiconductormemory)”在2009年3月19日申請的美國專利申請12/407,403號。而且，記載于名稱為“三維堆疊非易失性半導體存儲器(threedimensionalstackednonvolatilesemiconductormemory)”在2009年3月18日申請的美國專利申請12/406,524號、名稱為“非易失性半導體存儲裝置及其制造方法(non-volatilesemiconductorstoragedeviceandmethodofmanufacturingthesame)”在2010年3月25日申請的美國專利申請12/679,991號及名稱為“半導體存儲器及其制造方法(semiconductormemoryandmethodformanufacturingsame)”在2009年3月23日申請的美國專利申請12/532,030號。這些專利申請是其整體在本申請說明書中通過參照而被引用。

1.1.3關于感應放大器的構(gòu)成

接著，對于感應放大器4的構(gòu)成，使用圖4進行說明。

如圖所示，感應放大器4包括多個感應放大器單元sau、及多個鎖存電路xdl。

感應放大器單元sau是例如設置在每一個位線bl，感應在對應的位線bl中被讀出的數(shù)據(jù)，而且，將寫入數(shù)據(jù)傳輸至對應的位線bl。例如，16個感應放大器單元sau是共通地連接于1個總線dbus。另外，連接于1個總線dbus的感應放大器單元sau的個數(shù)為任意。在以下的說明中，在將共通地連接于1個總線dbus的16個感應放大器單元sau進行區(qū)別時，分別表述為sau＜0＞～sau＜15＞。

鎖存電路xdl是設置在每一個感應放大器單元sau中，且暫時地保持與對應的位線bl相關的數(shù)據(jù)。與感應放大器單元sau＜0＞～sau＜15＞分別對應的16個鎖存電路xdl＜15：0＞是共通地連接于1個總線dbus。而且，各鎖存電路xdl是連接于數(shù)據(jù)線io。鎖存電路xdl是經(jīng)由總線dbus及數(shù)據(jù)線io用于感應放大器單元sau與外部之間的數(shù)據(jù)收發(fā)。即，例如自外部控制器等接收的數(shù)據(jù)首先經(jīng)由數(shù)據(jù)線io保持在鎖存電路xdl，然后，經(jīng)由總線dbus傳輸至感應放大器單元。反過來情況也相同。

1.1.4關于感應放大器單元的構(gòu)成

接著，對于感應放大器單元sau的構(gòu)成，使用圖5進行說明。另外，本實施方式是以感應在位線bl中流動的電流的電流感應方式的感應放大器單元sau為例進行說明，但也可以使用電壓感應方式的感應放大器單元sau。

如圖5所示，感應放大器單元sau包括感應放大器部sa、4個鎖存電路(sdl、adl、bdl、及cdl)、預充電電路30、及總線開關32。

感應放大器部sa是感應位線bl中讀出的數(shù)據(jù)，而且，根據(jù)程序數(shù)據(jù)對位線bl施加電壓。即，感應放大器部sa是直接地控制位線bl的模塊。進而，該感應放大器部sa是進行使用鎖存電路sdl、adl、bdl、及cdl中的數(shù)據(jù)的and運算或or運算的模塊。

接著，對感應放大器部sa的電路的詳情進行說明。在以下的說明中，將晶體管的源極或漏極的其中一個稱為「電流路徑的一端」，將源極或漏極的另一個稱為「電流路徑的另一端」。

如圖所示，感應放大器部sa具備高耐壓n溝道m(xù)os晶體管40、低耐壓n溝道m(xù)os晶體管41～50、低耐壓p溝道m(xù)os晶體管51、及電容器元件52。

晶體管40是對柵極輸入信號bls，且電流路徑的一端連接于對應的位線bl，電流路徑的另一端連接于節(jié)點bli。

晶體管41是對柵極輸入信號blc，且電流路徑的一端連接于節(jié)點bli，電流路徑的另一端連接于節(jié)點scom。晶體管41是用以將對應的位線bl箝位至與信號blc相應的電位。

晶體管42是對柵極輸入信號blx，且電流路徑的一端連接于節(jié)點scom，電流路徑的另一端連接于節(jié)點ssrc。

晶體管43是柵極連接于節(jié)點lat_s，且電流路徑的一端連接于節(jié)點ssrc，電流路徑的另一端連接于節(jié)點srcgnd。節(jié)點srcgnd被施加例如接地電壓vss。

晶體管51是柵極連接于節(jié)點lat_s，且對電流路徑的一端施加電源電壓vddsa，電流路徑的另一端連接于節(jié)點ssrc。

晶體管44是對柵極輸入信號xxl，且電流路徑的一端連接于節(jié)點scom，電流路徑的另一端連接于節(jié)點sen。

晶體管45是對柵極輸入信號hll，且對電流路徑的一端施加電壓vsenp，電流路徑的另一端連接于節(jié)點sen。

電容器元件52是一電極連接于節(jié)點sen，對另一電極輸入時鐘clk。

晶體管47是柵極連接于節(jié)點sen，且電流路徑的一端連接于晶體管48的電流路徑的一端，對電流路徑的另一端輸入時鐘clk。

晶體管48是對柵極輸入信號stb，電流路徑的另一端連接于總線lbus。

晶體管46是對柵極輸入信號blq，且電流路徑的一端連接于節(jié)點sen，電流路徑的另一端連接于總線lbus。

晶體管49是柵極連接于總線lbus，且電流路徑的一端連接于晶體管50的電流路徑的一端，對電流路徑的另一端施加電壓vlsa。電壓vlsa也可以是例如接地電壓vss。

晶體管50是對柵極輸入信號lsl，且電流路徑的另一端連接于節(jié)點sen。

鎖存電路sdl、adl、bdl、及cdl是暫時地保持數(shù)據(jù)。在數(shù)據(jù)的寫入操作中，感應放大器部sa根據(jù)鎖存電路sdl的保持數(shù)據(jù)，控制位線bl。其他的鎖存電路adl、bdl及cdl例如用于各個存儲單元晶體管保持2位以上的數(shù)據(jù)的多值操作用。另外，鎖存電路的個數(shù)可任意地設定，例如可根據(jù)存儲單元晶體管所能保持的數(shù)據(jù)量(位數(shù))而設定。

鎖存電路sdl具有低耐壓n溝道m(xù)os晶體管60～63及低耐壓的p溝道m(xù)os晶體管64～67。

晶體管60是對柵極輸入信號stl，且電流路徑的一端連接于總線lbus，電流路徑的另一端連接于節(jié)點lat_s。

晶體管61是對柵極輸入信號sti，且電流路徑的一端連接于總線lbus，電流路徑的另一端連接于節(jié)點inv_s。

晶體管62是柵極連接于節(jié)點inv_s，且電流路徑的一端接地，電流路徑的另一端連接于節(jié)點lat_s。

晶體管63是柵極連接于節(jié)點lat_s，且電流路徑的一端接地，電流路徑的另一端連接于節(jié)點inv_s。

晶體管64是柵極連接于節(jié)點inv_s，且電流路徑的一端連接于節(jié)點lat_s。

晶體管65是柵極連接于節(jié)點lat_s，且電流路徑的一端連接于節(jié)點inv_s。

晶體管66是對柵極輸入信號sll，且電流路徑的一端連接于晶體管64的電流路徑的另一端，對電流路徑的另一端施加電源電壓vddsa。

晶體管67是對柵極輸入信號sli，且電流路徑的一端連接于晶體管65的電流路徑的另一端，對電流路徑的另一端施加電源電壓vddsa。

在鎖存電路sdl中，第1反相器包括晶體管62、64，且第2反相器包括晶體管63、65。而且，第1反相器的輸出及第2反相器的輸入(節(jié)點lat_s)經(jīng)由數(shù)據(jù)傳輸用的晶體管60連接于總線lbus，第1反相器的輸入及第2反相器的輸出(節(jié)點inv_s)經(jīng)由數(shù)據(jù)傳輸用的晶體管61連接于總線lbus。鎖存電路sdl是利用節(jié)點lat_s保持數(shù)據(jù)，且利用節(jié)點inv_s保持其反演數(shù)據(jù)。

鎖存電路adl、bdl、及cdl因具有與鎖存電路sdl相同的構(gòu)成，而將說明省略，但各晶體管的參照編號及信號名如圖5所述地與鎖存電路sdl的情況加以區(qū)別，以下進行說明。接著，在各感應放大器單元sau中，感應放大器部sa、及4個鎖存電路sdl、adl、bdl、及cdl以可相互收發(fā)數(shù)據(jù)的方式由總線lbus連接。

預充電電路30是將總線lbus進行預充電。預充電電路30包括例如低耐壓n溝道m(xù)os晶體管31。晶體管31是對柵極輸入信號lpc，且電流路徑的一端連接于總線lbus，對電流路徑的另一端施加電壓vhlb。接著，預充電電路30通過對總線lbus傳輸電壓vhlb，而將總線lbus進行預充電。

總線開關32是將總線lbus與總線dbus連接。即，總線開關32將感應放大器部sa與鎖存電路xdl連接?？偩€開關32包括例如低耐壓n溝道m(xù)os晶體管33。晶體管33是對柵極輸入信號dsw，且電流路徑的一端連接于總線lbus，電流路徑的另一端連接于總線dbus。

另外，所述構(gòu)成的感應放大器單元sau中的各種信號是由例如控制電路5賦予。

1.2關于存儲單元晶體管的閾值分布

接著，對于本實施方式的存儲單元晶體管mt可取得的閾值分布，使用圖6進行說明。以下，本實施方式中對于存儲單元晶體管mt可保持8值數(shù)據(jù)的情形時進行說明，但可保持的數(shù)據(jù)不僅限于8值。在本實施方式中，存儲單元晶體管mt可保持4值以上數(shù)據(jù)(2位以上的數(shù)據(jù))即可。

如圖所示，各個存儲單元晶體管mt的閾值電壓取離散性的例如8個分布的任一個分布中所含的值。將該8個分布以閾值由低向高的順序稱為“er”電平、“a”電平、“b”電平、“c”電平、“d”電平、“e”電平、“f”電平、及“g”電平。

如圖6(b)所示，“er”電平相當于例如數(shù)據(jù)的擦除狀態(tài)。而且，“er”電平中所含的閾值電壓小于電壓vfya且具有正或負的值。

“a”～“g”電平相當于將電荷注入至電荷存儲層而將數(shù)據(jù)寫入的狀態(tài)，且各分布中所含的閾值電壓具有例如正的值?！癮”電平中所含的閾值電壓為電壓vfya以上，且未達電壓vfyb(其中，vfyb＞vfya)?！癰”電平中所含的閾電壓值為電壓vfyb以上，且未達電壓vfyc(其中，vfyc＞vfyb)?！癱”電平中所含的閾值電壓為電壓vfyc以上，且未達電壓vfyd(其中，vfyd＞vfyc)?！癲”電平中所含的閾值電壓為電壓vfyd以上，且未達電壓vfye(其中，vfye＞vfyd)?！癳”電平中所含的閾值電壓為電壓vfye以上，且未達電壓vfyf(其中，vfyf＞vfye)。“f”電平中所含的閾值電壓為電壓vfyf以上，且未達電壓vfyg(其中，vfyg＞vfyf)。接著，“g”電平中所含的閾值電壓為電壓vfyg以上，且未達電壓vread及vpass(其中，vread＞vfyg)。另外，vread及vpass分別是數(shù)據(jù)讀出操作時及寫入操作時施加至非選擇字線wl的電壓。

如上所述，各存儲單元晶體管mt因具有8個閾值分布中的任一個分布，故可獲得8種狀態(tài)。通過將這些狀態(tài)以2進制記數(shù)分配到“000”～“111”，各存儲單元晶體管mt便可保持3位的數(shù)據(jù)。存在將該3位數(shù)據(jù)的各位分別稱為高位、中位、及低位的情況。

如圖6(a)所示，在本實施方式中“，將對er”～“g”電平的數(shù)據(jù)分配設定為“er”電平的數(shù)據(jù)為“111”、“a”電平的數(shù)據(jù)為“011”、“b”電平的數(shù)據(jù)為“101”、“c”電平的數(shù)據(jù)為“001”、“d”電平的數(shù)據(jù)為“000”、“e”電平的數(shù)據(jù)為“100”、“f”電平的數(shù)據(jù)為“010”、“g”電平的數(shù)據(jù)為“110”。另外，對各電平的數(shù)據(jù)分配可任意地設定。

而且，詳情下文描述，但數(shù)據(jù)是對于連接于任一個字線wl的多個存儲單元晶體管mt(例如連接于所有位線的l個存儲單元晶體管mt)一次性地寫入。將其單位稱作頁面。接著，存在將一次性地寫入的高位的集合稱為快頁(upperpage)，將中位的集合稱為中頁(middlepage)，將低位的集合稱為慢頁(lowerpage)的情形。

另外，圖6是以8個電平離散地分布的情形為例進行了說明，但此情形是例如數(shù)據(jù)剛寫入后的理想狀態(tài)。因此，現(xiàn)實中可能引起相鄰的電平重合的情形。例如數(shù)據(jù)寫入后，存在因干擾等，“er”電平的上端與“a”電平的下端重合的情形。在如此的情形時，例如采用ecc(errorcheckingandcorrecting，錯誤檢查和糾正)技術等，將數(shù)據(jù)糾正。

1.3關于使用感應放大器部的運算操作

接著對使用感應放大器部sa的and運算及or運算進行說明。

1.3.1關于and運算操作

首先，對and運算進行說明。以下，作為and運算例，對進行鎖存電路bdl所保持的數(shù)據(jù)與cdl所保持的數(shù)據(jù)的and運算，且將其結(jié)果保持在鎖存電路sdl的情形進行說明。圖7是表示對于and運算的各處理，鎖存電路bdl、cdl、及sdl、節(jié)點sen、總線lbus所保持的數(shù)據(jù)。圖7的表格(a)是表示鎖存電路bdl及cdl保持“1”數(shù)據(jù)的情形時的運算過程。表格(b)是表示鎖存電路bdl保持“1”數(shù)據(jù)，且鎖存電路cdl保持“0”數(shù)據(jù)的情形時的運算過程。表格(c)是表示鎖存電路bdl保持“0”數(shù)據(jù)，且鎖存電路cdl保持“1”數(shù)據(jù)的情形時的運算過程。表格(d)是表示鎖存電路bdl及cdl保持“0”數(shù)據(jù)的情形時的運算過程。而且，在圖7中，成為“1”的記數(shù)表示“h”電平的信號(電壓)，成為“0”的記數(shù)表示“l(fā)”電平的信號(電壓)。而且，在圖7的表格中，以斜線表示的欄表示各步驟中的運算結(jié)果。

首先，控制電路5將信號lpc及blq設為“h”電平，使晶體管31及46成為接通狀態(tài)(步驟0)。由此，總線lbus及節(jié)點sen被預充電為“h”電平(“1”數(shù)據(jù))?？刂齐娐?在預充電后，將信號lpc及blq設為“l(fā)”電平。

接著，控制電路5將信號btl設為“h”電平，使晶體管80成為接通狀態(tài)(步驟1)。由此，在節(jié)點lat_b保持“1”數(shù)據(jù)(鎖存電路bdl為“1”數(shù)據(jù))的情形時，總線lbus保持“1”數(shù)據(jù)(圖7(a)及(b))。在節(jié)點lat_b保持“0”數(shù)據(jù)(鎖存電路bdl為“0”數(shù)據(jù))的情形時，總線lbus保持“0”數(shù)據(jù)(圖7(c)及(d))。

接著，控制電路5將信號lsl設為“h”電平，使晶體管50成為接通狀態(tài)(步驟2)。如此一來，在總線lbus保持“1”數(shù)據(jù)的情形時，晶體管49成為接通狀態(tài)，因此，節(jié)點sen保持“0”數(shù)據(jù)(圖7(a)及(b))。在總線lbus保持“0”數(shù)據(jù)的情形時，晶體管49成為斷開狀態(tài)，從而節(jié)點sen保持“1”數(shù)據(jù)(圖7(c)及(d))。即，在鎖存電路bdl保持“1”數(shù)據(jù)的情形時，節(jié)點sen保持“0”數(shù)據(jù)，在鎖存電路bdl保持“0”數(shù)據(jù)的情形時，節(jié)點sen保持“1”數(shù)據(jù)。

接著，控制電路5在將總線lbus進行預充電后，將信號ctl設為“h”電平，使晶體管90成為接通狀態(tài)(步驟3)。由此，在節(jié)點lat_c保持“1”數(shù)據(jù)(鎖存電路cdl為“1”數(shù)據(jù))的情形時，總線lbus保持“1”數(shù)據(jù)(圖7(a)及(c))。在節(jié)點lat_c保持“0”數(shù)據(jù)(鎖存電路cdl為“0”數(shù)據(jù))的情形時，總線lbus保持“0”數(shù)據(jù)(圖7(b)及(d))。

接著，控制電路5將信號cll設為“h”電平，使晶體管96成為斷開狀態(tài)(步驟4)。即，控制電路5使對節(jié)點lat_c的電壓供給停止。

接著，控制電路5將信號stb設為“h”電平，使晶體管48成為接通狀態(tài)(步驟5)。如此一來，在節(jié)點sen保持“1”數(shù)據(jù)的情形時(圖7(c)及(d))，晶體管47成為接通狀態(tài)，因此，總線lbus保持“0”數(shù)據(jù)。在節(jié)點sen保持“0”數(shù)據(jù)的情形時(圖7(a)及(b))，晶體管47成為斷開狀態(tài)，從而總線lbus維持“0”或“1”數(shù)據(jù)的狀態(tài)。因此，總線lbus在節(jié)點sen保持“0”，及總線lbus保持“1”數(shù)據(jù)的情形時(鎖存電路bdl及cdl均保持“1”數(shù)據(jù)的情形時(圖7(a)))，保持“1”數(shù)據(jù)，且在此外的情形時(圖7(b)～(d))保持“0”數(shù)據(jù)。即，總線lbus保持鎖存電路bdl及cdl的數(shù)據(jù)的and運算的結(jié)果。

接著，控制電路5將信號sll及stl設為“h”電平，使晶體管66成為斷開狀態(tài)，且使晶體管60成為接通狀態(tài)，將總線lbus的數(shù)據(jù)存儲在鎖存電路sdl(步驟6)。

1.3.2關于or運算操作

接著，對于or運算，使用圖8進行說明。以下僅對與and運算不同的方面進行說明。

首先，控制電路5是與and運算的情形同樣地，將總線lbus及節(jié)點sen預充電至“h”電平(“1”數(shù)據(jù))(步驟0)。

接著，控制電路5將信號bti設為“h”電平，使晶體管81成為接通狀態(tài)(步驟1)。由此，在節(jié)點inv_b保持“0”數(shù)據(jù)的情形時，總線lbus保持“0”數(shù)據(jù)。在節(jié)點inv_b保持“1”數(shù)據(jù)的情形時，總線lbus保持“1”數(shù)據(jù)。即，在鎖存電路bdl的數(shù)據(jù)為“1”的情形時(圖8(a)及(b))，總線lbus保持“0”數(shù)據(jù)，在鎖存電路bdl的數(shù)據(jù)為“0”的情形時(圖8(c)及(d))，總線lbus保持“1”數(shù)據(jù)。

接著，控制電路5與and運算的情形同樣地，將信號lsl設為“h”電平，使晶體管50成為接通狀態(tài)(步驟2)。or運算是在鎖存電路bdl的數(shù)據(jù)為“1”的情形時(圖8(a)及(b))，節(jié)點sen保持“1”數(shù)據(jù)。在鎖存電路bdl的數(shù)據(jù)為“0”的情形時(圖8(c)及(d))，節(jié)點sen保持“0”數(shù)據(jù)。

接著，控制電路5在將總線lbus進行預充電后，將信號cti設為“h”電平，使晶體管91成為接通狀態(tài)(步驟3)。由此，在節(jié)點inv_c為“0”數(shù)據(jù)的情形時，總線lbus保持“0”數(shù)據(jù)，在節(jié)點inv_c為“1”數(shù)據(jù)的情形時，總線lbus保持“1”數(shù)據(jù)。即，在鎖存電路cdl的數(shù)據(jù)為“1”的情形時(圖8(a)及(c))，總線lbus保持“0”數(shù)據(jù)，在鎖存電路cdl的數(shù)據(jù)為“0”的情形時(圖8(b)及(d))，總線lbus保持“1”數(shù)據(jù)。

接著，控制電路5將信號cli設為“h”電平，使晶體管97成為斷開狀態(tài)(步驟4)。即，控制電路5使對節(jié)點inv_c的電壓供給停止。

接著，控制電路5與and運算的情形同樣地，將信號stb設為“h”電平，使晶體管48成為接通狀態(tài)(步驟5)。在節(jié)點sen保持“1”數(shù)據(jù)的情形時(圖8(a)及(b))，晶體管47成為接通狀態(tài)，因此，總線lbus保持“0”數(shù)據(jù)。在節(jié)點sen保持“0”數(shù)據(jù)的情形時(圖8(c)及(d))，晶體管47成為斷開狀態(tài)，總線lbus維持“0”或“1”數(shù)據(jù)的狀態(tài)。因此，總線lbus在節(jié)點sen保持“1”數(shù)據(jù)，且總線lbus保持“0”數(shù)據(jù)的情形時，即鎖存電路bdl及cdl均保持“0”數(shù)據(jù)的情形時(圖8(d))，保持“1”數(shù)據(jù)，且在此外的情形時(圖8(a)～(c))保持“0”數(shù)據(jù)。即，總線lbus保持鎖存電路bdl及cdl的數(shù)據(jù)的or運算的反演數(shù)據(jù)。

接著，控制電路5將信號sli及sti設為“h”電平，使晶體管67成為斷開狀態(tài)，且使晶體管61成為接通狀態(tài)，將總線lbus的反演數(shù)據(jù)存儲在鎖存電路sdl(步驟6)。

1.4關于寫入操作

接著，對本實施方式的數(shù)據(jù)的寫入操作，簡單地進行說明。寫入操作大致上包含程序操作與驗證操作。

程序操作是通過將電子注入至電荷存儲層而使閾值電壓上升(或者，通過禁止注入而維持閾值電壓)的操作。以下，將使閾值電壓上升的操作稱為「“0”程序」或「“0”寫入」，且對設為“0”程序?qū)ο蟮奈痪€bl賦予“0”數(shù)據(jù)。另一方面，將維持閾值電壓的操作稱為「“1”程序」、「“1”寫入」、或「寫入禁止」，且對設為“1”程序?qū)ο蟮奈痪€bl賦予“1”數(shù)據(jù)。

驗證操作是在程序操作之后，通過將數(shù)據(jù)讀出，而判定存儲單元晶體管mt的閾值電壓是否達到目標電平的操作。達到目標電平的存儲單元晶體管mt此后被設為禁止寫入。

通過重復進行以上的程序操作與驗證操作的組合，而使存儲單元晶體管mt的閾值電壓上升至目標電平。

1.4.1關于寫入操作的整體流程

首先，對寫入操作的整體流程，使用圖9進行說明。圖9是表示寫入操作的流程的流程圖。

如圖所示，首先將自外部控制器所接收的數(shù)據(jù)存儲在鎖存電路xdl、bdl、及cdl(步驟s10)。更具體而言，例如對于寫入至存儲單元晶體管mt的3位數(shù)據(jù)，鎖存電路xdl保持低位的數(shù)據(jù)，鎖存電路bdl保持中位的數(shù)據(jù)，鎖存電路cdl保持高位的數(shù)據(jù)。

接著，控制電路5在感應放大器單元sau中進行鎖存電路xdl、bdl、及cdl的數(shù)據(jù)的and運算，且將其結(jié)果存儲在鎖存電路adl(步驟s11)。例如，在與“er”電平對應的鎖存電路adl中存儲“1”數(shù)據(jù)，在與“a”～“g”電平對應的鎖存電路adl存儲“0”數(shù)據(jù)。

接著，控制電路5將鎖存電路adl的反演數(shù)據(jù)存儲在鎖存電路sdl(步驟s12)。例如，在與“er”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)，在與“a”～“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。程序操作是根據(jù)此時的鎖存電路sdl的數(shù)據(jù)，選擇“0”程序或“1”程序。

接著，控制電路執(zhí)行程序操作(步驟s13)。更具體而言，例如在鎖存電路sdl中存儲“0”數(shù)據(jù)的情形時(“er”電平)，對于對應的存儲單元晶體管mt執(zhí)行“1”程序，且在鎖存電路sdl中存儲有“1”數(shù)據(jù)的情形時(“a”～“g”電平)，執(zhí)行“0”程序。

接著，控制電路5使用與成為驗證操作對象的寫入電平相應的運算式(詳情下文描述)，進行鎖存電路bdl及cdl的數(shù)據(jù)(中位及高位數(shù)據(jù))的運算，且將其結(jié)果存儲在鎖存電路sdl(步驟s14)。驗證操作是根據(jù)此時的鎖存電路sdl的數(shù)據(jù)，選擇是否對位線bl施加預充電電壓。所謂驗證操作中的預充電電壓是指在讀出存儲單元晶體管mt的數(shù)據(jù)時施加至位線bl的電壓、例如高于接地電壓vss的電壓。

接著，執(zhí)行驗證操作(步驟s15)。更具體而言，例如在鎖存電路sdl存儲有“0”數(shù)據(jù)的情形時，對于對應的位線bl施加預充電電壓，在鎖存電路sdl存儲有“1”數(shù)據(jù)的情形時，對于對應的位線bl施加例如電壓vss而不施加預充電電壓。

驗證操作的結(jié)果是存儲在鎖存電路sdl。例如，在已通過驗證操作的情形時，在鎖存電路sdl中存儲“0”數(shù)據(jù)，在驗證操作失敗的情形時，在鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，也在并非驗證對象的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。

接著，控制電路5進行鎖存電路sdl的反演數(shù)據(jù)與鎖存電路adl的數(shù)據(jù)的or運算，且將其結(jié)果存儲在鎖存電路adl(步驟s16)。由此，將鎖存電路adl的數(shù)據(jù)更新。更具體而言，例如，在執(zhí)行對于“a”電平的驗證操作的情形時，與“a”電平對應的鎖存電路adl在已通過驗證操作的情形時，將“0”數(shù)據(jù)更新為“1”數(shù)據(jù)，在驗證操作失敗的情形時，維持“0”數(shù)據(jù)。而且，不與“a”電平對應的鎖存電路adl維持所保持的數(shù)據(jù)。

在繼續(xù)執(zhí)行另外的寫入電平的驗證操作的情形時(步驟s17_是)，控制電路5返回到步驟s14，執(zhí)行與作為驗證操作對象的寫入電平相應的運算。

在不繼續(xù)執(zhí)行另外的寫入電平的驗證操作的情形時(步驟s17_否)，控制電路5判斷使寫入操作結(jié)束，抑或是再次返回到步驟s13執(zhí)行程序。

具體而言，在被執(zhí)行的驗證操作對應于最高階的寫入電平(例如“g”電平)的情形時(步驟s18_是)，若已通過驗證操作(步驟s19_是)，則寫入操作結(jié)束。

在并非對于最高階寫入電平的驗證操作的情形時(步驟s18_否)、或即便是對于最高階寫入電平的驗證操作但驗證操作失敗的情形時(步驟s19_否)，控制電路5判定程序的次數(shù)是否達到預先設定的次數(shù)(步驟s20)。

接著，在程序的次數(shù)達到預先設定的次數(shù)的情形時(步驟s20_是)，控制電路5使寫入操作結(jié)束。

在程序的次數(shù)未達到預先設定的次數(shù)的情形時(步驟s20_否)，控制電路5返回到步驟s12，將鎖存電路adl的反演數(shù)據(jù)存儲在鎖存電路sdl之后，執(zhí)行程序操作(步驟s13)。

1.4.2關于程序操作中的各布線的電壓

接著，對于程序操作中的各布線的電壓，使用圖10進行說明。

圖10是表示程序操作中的各布線的電位變化。如圖所示，首先感應放大器4將程序數(shù)據(jù)傳輸至各位線bl。對于被賦予“0”數(shù)據(jù)的位線bl施加接地電壓vss(例如0v)作為“l(fā)”電平。對于被賦予“1”數(shù)據(jù)的位線bl，施加例如2.5v作為“h”電平。

而且，行解碼器3選擇任一個塊blk，進而選擇任一個字符串單元su。接著，對被選擇的字符串單元su中的選擇柵極線sgd施加例如5v，使選擇晶體管st1成為接通狀態(tài)。另一方面，通過對選擇柵極線sgs施加電壓vss，而使選擇晶體管st2成為斷開狀態(tài)。

進而，行解碼器3對選擇塊blk中的非選擇字符串單元su及非選擇塊blk中的非選擇字符串單元su的選擇柵極線sgd及sgs施加電壓vss，使選擇晶體管st1及st2成為斷開狀態(tài)。

而且，源極線sl被設為例如1v(比選擇柵極線sgs的電位高的電位)。

然后，行解碼器3將選擇塊blk中的選擇字符串單元su中的選擇柵極線sgd的電位設為例如2.5v。該電位是使與被賦予“0”數(shù)據(jù)(例如0v)的位線bl對應的選擇晶體管st1接通，但使與被賦予“1”數(shù)據(jù)(例如2.5v)的位線bl對應的選擇晶體管st1截止的電壓。

接著，行解碼器3在選擇塊blk中選擇任一個字線wl，對選擇字線施加電壓vpgm，且對其他的非選擇字線wl施加電壓vpass。電壓vpgm是用以利用隧道現(xiàn)象將電子注入至電荷存儲層的高電壓，且vpgm＞vpass。

在與“0”寫入對象的位線bl對應的nand字符串中，選擇晶體管st1成為接通狀態(tài)。因此，與選擇字線wl連接的存儲單元晶體管mt的溝道電位vch成為0v。即，控制柵極與溝道之間的電位差變大，最終，電子被注入至電荷存儲層，使得存儲單元晶體管mt的閾值電壓上升。

在與“1”寫入對象的位線bl對應的nand字符串中，選擇晶體管st1成為截止狀態(tài)。因此，與選擇字線wl連接的存儲單元晶體管mt的溝道成為電性浮動，因與字線wl等的電容耦合，而使溝道電位vch上升至電壓vpgm附近為止。即，控制柵極與溝道之間的電位差變小，最終，電子未被注入至電荷存儲層，存儲單元晶體管mt的閾值電壓得以維持(越向閾值分布電平更高的分布躍遷，閾值電壓越不變動)。

1.4.3關于驗證操作

接著，對本實施方式中的驗證操作進行說明。本實施方式是在驗證操作時，根據(jù)鎖存電路sdl的數(shù)據(jù)，選擇施加預充電電壓的位線bl(以下，稱為「選擇預充電」)。更具體而言，例如感應放大器單元sau在“0”數(shù)據(jù)(“l(fā)”數(shù)據(jù))保持在鎖存電路sdl中的情形時，將預充電電壓施加至對應的位線bl。另一方面，感應放大器單元sau在“1”數(shù)據(jù)(“h”數(shù)據(jù))保持在鎖存電路sdl中的情形時，將例如接地電壓vss施加至對應的位線bl，而不施加預充電電壓。以下，將施加預充電電壓的位線bl記作(“pre-charge”)，將不施加預充電電壓的位線記作bl(“l(fā)ockout”)。

1.4.3.1關于驗證操作中的鎖存電路sdl的保持數(shù)據(jù)

接著，對于驗證操作時的鎖存電路sdl的保持數(shù)據(jù)，使用圖11進行說明。

如圖所示，在本實施方式中，對于寫入至存儲單元晶體管mt的3位數(shù)據(jù)，鎖存電路xdl保持低位數(shù)據(jù)，鎖存電路bdl保持中位數(shù)據(jù)，鎖存電路cdl保持高位數(shù)據(jù)。

鎖存電路adl保持驗證的通過(例如設為“1”數(shù)據(jù))/失敗(例如設為“0”數(shù)據(jù))信息。圖11之例是表示初始狀態(tài)(第1次程序操作時)下的鎖存電路adl的數(shù)據(jù)。更具體而言，在初始狀態(tài)中，與“er”電平對應的鎖存電路adl保持“1”數(shù)據(jù)，與“a”～“g”電平對應的鎖存電路adl保持“0”數(shù)據(jù)。

接著，鎖存電路adl根據(jù)驗證結(jié)果，不斷地更新所保持的數(shù)據(jù)。例如進行對于“a”電平的驗證操作，且在已通過驗證的情形時，將與“a”電平對應的鎖存電路adl的數(shù)據(jù)由“0”更新為“1”。另一方面，在驗證失敗的情形時，鎖存電路adl的數(shù)據(jù)保持“0”狀態(tài)。

在驗證操作時，在鎖存電路sdl中，存儲鎖存電路bdl的數(shù)據(jù)與鎖存電路cdl的數(shù)據(jù)的運算結(jié)果。因此，在本實施方式的情形時，“a”電平與“f”電平、“b”電平與“e”電平、“c”電平與“d”電平、及“er”電平與“g”電平是分別存儲在鎖存電路bdl及cdl中的數(shù)據(jù)相同，因此，運算結(jié)果相同。由此，在驗證操作中，對于成為驗證操作對象的電平的位線bl、以及成為驗證操作對象的電平與中位及高位的數(shù)據(jù)相同的電平的位線bl施加預充電電壓。例如在對于“a”電平的驗證操作中，對與“a”電平及“f”電平對應的位線bl施加預充電電壓，且即便對于“f”電平的驗證操作中，也對與“a”電平及“f”電平對應的位線bl施加預充電電壓。

更具體而言，在對于“a”電平或“f”電平的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/(bdl×(/cdl))的數(shù)據(jù)?！?”表示數(shù)據(jù)的反演，“×”表示and運算。因此，在對于“a”電平或“f”電平的驗證操作中，在與“er”、“b”～“e”、及“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“a”及“f”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

同樣地，在對于“b”電平或“e”電平的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/((/bdl)×cdl)的數(shù)據(jù)。因此，在對于“b”電平或“e”電平的驗證操作中，在與“er”、“a”、“c”、“d”、“f”及“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“b”及“e”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

在對于“c”電平或“d”電平的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/((/bdl)×(/cdl))的數(shù)據(jù)。因此，在對于“c”電平或“d”電平的驗證操作中，在與“er”～“b”、及“e”～“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“c”及“d”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

在對于“g”電平的驗證操作中，在鎖存電路sdl中存儲邏輯運算式成為sdl＝/(bdl×cdl)的數(shù)據(jù)。因此，在對于“g”電平的驗證操作中，在與“a”～“f”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“er”及“g”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

1.4.3.2關于驗證操作中的各布線的電壓

接著，對于驗證操作中的各布線的電壓，使用圖12進行說明。圖12是表示驗證操作中的存儲單元陣列2及感應放大器單元sau中的各布線的電壓的時序圖。

在時刻t1中，行解碼器3對與程序?qū)ο蟮拇鎯卧w管mt對應的選擇柵極線sgd及sgs施加電壓vsg，將選擇晶體管st1及st2設為接通狀態(tài)。行解碼器112對選擇字線wl施加電壓vcgrv，且對非選擇字線wl施加vread。電壓vcgrv是根據(jù)讀出數(shù)據(jù)(驗證操作時為驗證電平)設定的電壓。電壓vread是與存儲單元晶體管mt的閾值電壓無關，將存儲單元晶體管mt設為接通狀態(tài)的電壓，且vread＞vcgrv。

控制電路5是在感應放大器單元sau中，將信號bls設為“h”電平。即，對晶體管40的柵極施加電壓vbls(例如7v)，將晶體管40設為接通狀態(tài)，且將感應放大器單元sau與對應的位線bl連接。

在時刻t2中，控制電路5在感應放大器單元sau中，將信號blc及信號blx設為“h”電平。即，對晶體管41的柵極施加電壓vblc(例如0.5v+vtn)，將晶體管41設為接通狀態(tài)。電壓vtn是感應放大器單元sau中的低耐壓n溝道m(xù)os晶體管的閾值電壓。同樣地，對晶體管42施加電壓vblx(例如0.75v+vtn)，將晶體管42設為接通狀態(tài)。電壓vblx與電壓vblc的關系成為vblx≥vblc。

此時，在鎖存電路sdl保持有“0”數(shù)據(jù)即“l(fā)”數(shù)據(jù)的情形時，晶體管51成為接通狀態(tài)，從而對晶體管42施加電壓vddsa。由此，對位線bl(“pre-charge”)施加利用晶體管41箝位的預充電電壓vpch(例如0.5v)。接著，相應于驗證對象的存儲單元晶體管mt的閾值電壓vtc，單元電流icell自位線bl側(cè)流向源極線sl側(cè)。更具體而言，在閾值電壓vtc低于電壓vcgrv，存儲單元晶體管mt處于接通狀態(tài)的情形時，即，程序尚未結(jié)束的情形時，單元電流icell在對應的感應放大器單元sau中流動。相對于此，在閾值電壓vtc高于電壓vcgrv，存儲單元晶體管mt處于斷開狀態(tài)的情形時，即，程序已結(jié)束的情形時，存儲單元晶體管mt成為斷開狀態(tài)，單元電流icell不在對應的感應放大器單元sau中流動。

另一方面，在鎖存電路sdl中保持有“1”數(shù)據(jù)即“h”數(shù)據(jù)的情形時，晶體管43成為接通狀態(tài)，對晶體管42經(jīng)由節(jié)點srcgnd施加例如電壓vss。由此，對位線bl(“l(fā)ockout”)施加例如電壓vss。

在時刻t3中，控制電路5將信號hll設為“h”電平。更具體而言，對晶體管45的柵極施加電壓vhll(例如4v)，將晶體管45設為接通狀態(tài)。由此，對節(jié)點sen施加電壓vsenp(例如2.5v)。

接著，在節(jié)點sen充電結(jié)束后，控制電路5將信號hll設為“l(fā)”電平，將晶體管45設為斷開狀態(tài)。

在時刻t4中，控制電路5將信號lpc設為“h”電平，將預充電電路30的晶體管31設為接通狀態(tài)。由此，對總線lbus施加電壓vhlb(例如2.5v)。接著，在總線lbus充電結(jié)束后，控制電路5將信號lpc設為“l(fā)”電平，將晶體管31設為斷開狀態(tài)。

在時刻t5中，控制電路5在鎖存電路sdl中，將信號stl設為“h”電平，將晶體管60設為接通狀態(tài)。由此，鎖存電路sdl保持著“1”數(shù)據(jù)(“h”數(shù)據(jù))的感應放大器單元sau、即未施加預充電電壓vpch的感應放大器單元sau的總線lbus成為“h”電平。例如，在對于“a”電平的驗證操作中，與“er”、“b”～“e”、“g”電平對應的感應放大器單元sau的總線lbus成為“h”電平。

控制電路5是將總線開關32的信號dsw設為“h”電平，將晶體管33設為接通狀態(tài)。接著，根據(jù)驗證電平，將總線lbus、與保持鎖存電路xdl的數(shù)據(jù)的節(jié)點(例如節(jié)點lat_x)或保持反演數(shù)據(jù)的節(jié)點(例如節(jié)點inv_x)中的任一個節(jié)點連接。

由此，將并非驗證對象但施加預充電電壓vpch的感應放大器單元sau的總線lbus設為“h”電平。具體而言，在例如“a”電平的驗證操作中，與“a”電平對應的鎖存電路xdl保持著“1”數(shù)據(jù)，與“f”電平對應的鎖存電路xdl保持著“0”數(shù)據(jù)。因而，通過將總線lbus與保持鎖存電路xdl的反演數(shù)據(jù)的節(jié)點(例如節(jié)點inv_x)連接，與“a”電平對應的感應放大器單元sau的總線lbus成為“l(fā)”電平，且與“f”電平對應的感應放大器單元sau的總線lbus成為“h”電平。

而且，例如在“f”電平的驗證操作中，通過將總線lbus與保持鎖存電路xdl的數(shù)據(jù)的節(jié)點(例如節(jié)點lat_x)連接，與“a”電平對應的感應放大器單元sau的總線lbus成為“h”電平，且與“f”電平對應的感應放大器單元sau的總線lbus成為“l(fā)”電平。因此，驗證對象的感應放大器單元sau(圖12的參照符號(a1))的總線lbus成為“l(fā)”電平，并非驗證操作對象的感應放大器單元sau(圖12的參照符號(a2))的總線lbus成為“h”電平。

在時刻t6中，控制電路5將信號lsl設為“h”電平，將晶體管50設為接通狀態(tài)。在總線lbus為“l(fā)”電平的情形時，晶體管49成為斷開狀態(tài)。由此，成為驗證操作對象的感應放大器單元sau的節(jié)點sen維持“h”電平、即電壓vsenp(2.5v)(a1)。另一方面，在總線lbus為“h”電平的情形時，晶體管49成為接通狀態(tài)。由此，并非驗證操作對象的感應放大器單元sau的節(jié)點sen成為“l(fā)”電平(a2)。

在時刻t7中，控制電路5將信號xxl設為“h”電平。即，控制電路5對晶體管44的柵極施加電壓vxxl(例如1.0v+vtn)，將晶體管44設為接通狀態(tài)。最終，在成為驗證操作對象的感應放大器單元sau中，利用晶體管44箝位的電壓(例如1v)自節(jié)點sen施加至節(jié)點scom。而且，在并非驗證操作對象的感應放大器單元sau中，因節(jié)點sen為“l(fā)”電平，故未被施加電壓。

此時，在成為驗證操作對象的感應放大器單元sau、即與位線bl(“pre-charge”)對應的感應放大器單元sau中，當成為驗證操作對象的存儲單元晶體管mt處于接通狀態(tài)時，單元電流icell自感應放大器單元sau流向位線bl(“pre-charge”)。因此，節(jié)點sen的電壓較大地下降。另一方面，當成為驗證操作對象的存儲單元晶體管mt處于斷開狀態(tài)時，單元電流icell幾乎不自感應放大器單元sau流向位線bl(“pre-charge”)。因此，節(jié)點sen的電壓幾乎不下降。

在時刻t8中，控制電路5將信號xxl設為“l(fā)”電平，將晶體管44設為斷開狀態(tài)。

在時刻t9中，控制電路5將信號lpc設為“h”電平，將晶體管31設為接通狀態(tài)。由此，對總線lbus施加電壓vhlb(例如2.5v)。接著，在總線lbus充電結(jié)束后，控制電路5將信號lpc設為“l(fā)”電平，將晶體管31設為斷開狀態(tài)。

在時刻t10中，控制電路5將信號stb設為“h”電平，將晶體管48設為接通狀態(tài)。

在成為驗證操作對象的感應放大器單元sau中，當節(jié)點sen的電壓低于感應判定閾值、即晶體管47的閾值電壓時，晶體管47成為斷開狀態(tài)。由此，總線lbus的電壓幾乎不下降。最終，總線lbus保持“1”數(shù)據(jù)(“h”數(shù)據(jù))。另一方面，當節(jié)點sen的電壓高于感應判定閾值時，晶體管47成為接通狀態(tài)。由此，總線lbus的電壓較大地下降。最終，總線lbus保持“0”數(shù)據(jù)(“l(fā)”數(shù)據(jù))。而且，在并非驗證操作對象的感應放大器單元sau中，因節(jié)點sen為“l(fā)”電平，故晶體管47成為斷開狀態(tài)。由此，總線lbus保持“1”數(shù)據(jù)。

即，在對應的存儲單元晶體管mt為驗證操作對象的情形時，已通過驗證操作的總線lbus保持“0”數(shù)據(jù)，驗證操作失敗的總線lbus保持“1”數(shù)據(jù)。而且，在對應的存儲單元晶體管mt并非驗證操作對象的情形時，總線lbus保持“1”數(shù)據(jù)。

在時刻t11中，控制電路5將信號stb設為“l(fā)”電平，將晶體管47設為斷開狀態(tài)。而且，控制電路5將總線lbus的數(shù)據(jù)存儲在鎖存電路sdl中。例如，控制電路5在鎖存電路sdl中，將信號sll設為“h”電平，將晶體管66設為斷開狀態(tài)，將信號stl設為“h”電平，將晶體管60設為接通狀態(tài)，由此，將總線lbus保持的數(shù)據(jù)載入至節(jié)點lat_s。由此，在成為驗證操作對象的感應放大器單元sau的鎖存電路sdl中，當已通過驗證操作時，存儲“0”數(shù)據(jù)，當驗證操作失敗時，存儲“1”數(shù)據(jù)。在并非驗證操作對象的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。

在時刻t12～t13中，進行恢復操作，使驗證操作結(jié)束。

在驗證操作結(jié)束后，控制電路5進行存儲在鎖存電路sdl中的數(shù)據(jù)的反演數(shù)據(jù)與鎖存電路adl的數(shù)據(jù)的or運算，且將其結(jié)果存儲在鎖存電路adl中。由此，將鎖存電路adl的數(shù)據(jù)更新。

另外，所述驗證操作也可以適用于數(shù)據(jù)的讀出操作。

1.4.4關于寫入操作的具體例

對于本實施方式的寫入操作，更具體地進行說明。圖13及圖14是表示以通過將程序操作與驗證操作的組合重復進行19次而將數(shù)據(jù)寫入的情形為例。以下，將該重復操作稱為「循環(huán)」。

在圖13中，表示各循環(huán)中所進行的驗證操作的目標電平。如圖所示，在第1次及第2次的循環(huán)中，驗證僅以“a”電平為對象進行。即，在驗證操作時對選擇字線wl施加電壓vfya，而不施加電壓vfyb～vfyg。在接著第3次及第4次的循環(huán)中，驗證操作以“a”電平與“b”電平為對象進行。即，在驗證操作時對選擇字線wl依次地施加電壓vfya及vfyb，而不施加電壓vfyc～vfyg。

在第5次及第6次的循環(huán)中，驗證操作以“a”電平、“b”電平、及“c”電平為對象進行。即，在驗證操作時對選擇字線wl依次地施加電壓vfya，vfyb、及vfyc，而不施加電壓vfyd～vfyg。接著，將“a”電平作為對象的驗證操作在第6次循環(huán)結(jié)束。其原因在于，統(tǒng)計性地要求例如以6次的循環(huán)次數(shù)，對于“a”電平的程序可大致結(jié)束。

而且，在第7次及第8次的循環(huán)中，驗證操作以“b”電平、“c”電平、及“d”電平為對象進行。即，在驗證操作時對選擇字線wl依次地施加電壓vfyb、vfyc、及vfyd。接著，將“b”電平作為對象的驗證操作在第8次寫入操作結(jié)束。

進而，在第9次及第10次的循環(huán)中，驗證操作以“c”電平、“d”電平、及“e”電平為對象進行。即，在驗證操作時對選擇字線wl依次地施加電壓vfyc、vfyd、及vfye。接著，將“c”電平作為對象的驗證操作在第10次循環(huán)結(jié)束。

以下，以同樣的方式進行到“g”電平的寫入為止，循環(huán)重復進行最多19次。

即，對于“a”電平的驗證操作以第1次到第6次的循環(huán)進行。對于“b”電平的驗證操作以第3次到第8次的循環(huán)進行。對于“c”電平的驗證操作以第5次到第10次的循環(huán)進行。對于“d”電平的驗證操作以第7次到第12次的循環(huán)進行。對于“e”電平的驗證操作以第9次到第14次的循環(huán)進行。對于“f”電平的驗證操作以第11次到第16次的循環(huán)進行。對于“g”電平的驗證操作以第14次到第19次的循環(huán)進行。

圖14是對應于圖13地表示各循環(huán)中所進行的程序操作中的與寫入的目標電平相應的位線bl的狀態(tài)。在圖14中，成為“1”的記數(shù)表示將“1”數(shù)據(jù)賦予至對應的位線bl(“1”程序)，成為“0”的記數(shù)表示賦予“0”數(shù)據(jù)(“0”程序)。

如圖所示，在應預先將存儲單元晶體管mt的閾值電壓維持為“er”電平的情形時，遍及整個循環(huán)地對位線bl賦予“1”數(shù)據(jù)。即，在寫入操作期間，始終將選擇晶體管st1設為截止狀態(tài)。

對于閾值電壓的目標電平為“a”電平時、即應使閾值電壓自“er”電平中的值上升至“a”電平中的值的存儲單元晶體管mt，在第1次到第6次的循環(huán)中進行“0”程序操作。此情形對應于進行對于“a”電平的驗證操作的循環(huán)。在驗證通過之前，對位線bl賦予“0”數(shù)據(jù)，且在通過之后，賦予“1”數(shù)據(jù)。而且，即便在程序操作已結(jié)束的第7次以后的循環(huán)中，也對位線bl賦予“1”數(shù)據(jù)，禁止進行寫入。

對于目標電平為“b”電平時、即應使閾值電壓自“er”電平中的值上升至“b”電平中的值的存儲單元晶體管mt，在第1次到第8次的循環(huán)中可進行“0”程序操作。

以同樣的方式，進行“c”～“g”電平為止的程序操作。

將以上操作中的各布線的電位情況表示于圖15中。圖15是表示第1次～第3次、第7次、及第11次的循環(huán)中，選擇字線wl的電位、寫入“er”～“g”電平的數(shù)據(jù)的位線bl(以下，記作位線bl(“er”)～bl(“g”))的電位、及感應放大器單元sau中的信號stb的電位的時間變化。

如圖所示，在第1次的循環(huán)中，對位線bl(“a”)～bl(“g”)進行“0”程序。即，對選擇字線wl施加電壓vpgm，對位線bl(“er”)施加例如2.5v，對位線bl(“a”)～bl(“g”)施加例如電壓vss。接著，進行對于“a”電平的驗證操作。即，對選擇字線wl施加驗證電壓vfya。此時，對位線bl(“a”)及bl(“f”)施加預充電電壓vpch(例如0.5v)。

在第2次的循環(huán)中，對于對第1次的“a”電平的驗證操作已失敗的位線bl(“a”)及位線bl(“b”)～bl(“g”)進行“0”程序。此時，使對選擇字線wl施加的電壓vpgm升壓。接著，與第1次同樣地執(zhí)行對于“a”電平的驗證操作。

在第3次的循環(huán)中，與第2次同樣地，對于對“a”電平的驗證操作已失敗的位線bl(“a”)及位線bl(“b”)～bl(“g”)進行“0”程序。此時，使對選擇字線wl施加的電壓vpgm升壓。接著，與第1及第2次同樣地，首先執(zhí)行對于“a”電平的驗證操作。接著，執(zhí)行對于“b”電平的驗證操作。在對于“b”電平的驗證操作中，對選擇字線wl施加驗證電壓vfyb。此時，對位線bl(“b”)及bl(“e”)施加預充電電壓vpch(例如0.5v)。

重復進行同樣的處理，在第7次的循環(huán)中，對驗證已失敗的位線bl(“b”)及bl(“c”)、及位線bl(“d”)～bl(“g”)進行“0”程序。此時，使對選擇字線wl施加的電壓vpgm自未圖示的第6次程序操作進行升壓。接著，進行對于(“b”)～(“d”)電平的驗證操作。在對于“b”電平的驗證操作中，對選擇字線wl施加驗證電壓vfyb。此時，對位線bl(“b”)及bl(“e”)施加預充電電壓vpch(例如0.5v)。在對于“c”電平的驗證操作中，對選擇字線wl施加驗證電壓vfyc。此時，對位線bl(“c”)及bl(“d”)施加預充電電壓vpch(例如0.5v)。在對于“d”電平的驗證操作中，對選擇字線wl施加驗證電壓vfyd。此時，對位線bl(“c”)及bl(“d”)施加預充電電壓vpch(例如0.5v)。

而且，在第11次的循環(huán)中，對于驗證已失敗的位線bl(“d”)及bl(“e”)、及位線bl(“f”)及bl(“g”)進行“0”程序。此時，使對選擇字線wl施加的電壓vpgm自未圖示的第10次的程序操作進行升壓。接著，進行對于(“d”)～(“f”)電平的驗證操作。在對于“d”電平的驗證操作中，對選擇字線wl施加驗證電壓vfyd。此時，對位線bl(“c”)及bl(“d”)施加預充電電壓vpch(例如0.5v)。在對于“e”電平的驗證操作中，對選擇字線wl施加驗證電壓vfye。此時，對位線bl(“b”)及bl(“e”)施加預充電電壓vpch(例如0.5v)。在對于“f”電平的驗證操作中，對選擇字線wl施加驗證電壓vfyf。此時，對位線bl(“a”)及bl(“f”)施加預充電電壓vpch(例如0.5v)。

根據(jù)所述情況，若著眼于例如位線bl(“a”)，則位線bl(“a”)在進行對于“a”電平的驗證操作的第1次～第6次的循環(huán)、及進行對于“f”電平的驗證操作的11～第16次的循環(huán)中，被施加預充電電壓vpch，且在第7～第10次及第17～第19次的循環(huán)中不被施加預充電電壓vpch。

1.4.5關于鎖存電路所保持的數(shù)據(jù)的具體例

接著，對于數(shù)據(jù)的寫入操作中鎖存電路xdl、adl、bdl、cdl、及sdl所保持的數(shù)據(jù)的具體例，尤其著眼于第1次循環(huán)，使用圖16至圖18進行說明。圖16至圖18是表示鎖存電路xdl、adl、bdl、cdl、及sdl所保持的數(shù)據(jù)的圖。

首先，如圖16的表格(a)所示，鎖存電路xdl自外部控制器經(jīng)由數(shù)據(jù)線io傳輸程序數(shù)據(jù)(3位數(shù)據(jù))。鎖存電路xdl將程序數(shù)據(jù)的中位經(jīng)由總線lbus傳輸至鎖存電路bdl，將高位傳輸至鎖存電路cdl，且一直保持低位。接著，感應放大器單元sau在感應放大器部sa中，進行鎖存電路xdl、bdl、及cdl的數(shù)據(jù)的and運算，且將其結(jié)果存儲在鎖存電路adl中(adl＝xdl×bdl×cdl)。另外，鎖存電路adl的數(shù)據(jù)也可以由外部控制器賦予。

接著，如表格(b)所示，感應放大器單元sau將鎖存電路adl的反演數(shù)據(jù)存儲在鎖存電路sdl中(sdl＝/adl)。

最終，在與“er”電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。而且，在與“a”～“g”電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

接著，根據(jù)鎖存電路sdl的數(shù)據(jù)執(zhí)行第1次程序。即，在與“er”電平的數(shù)據(jù)對應的感應放大器單元sau中，執(zhí)行“1”程序，在與“a”～“g”電平的數(shù)據(jù)對應的感應放大器單元sau中，執(zhí)行“0”程序。

接著，如圖17的表格(c)所示，進行用以執(zhí)行對于“a”電平的驗證操作的準備。更具體而言，在對于“a”電平的驗證操作的情形時，控制電路5使用感應放大器部sa，進行鎖存電路bdl的數(shù)據(jù)與鎖存電路cdl的反演數(shù)據(jù)的and運算，且將其結(jié)果的反演數(shù)據(jù)存儲在鎖存電路sdl中(sdl＝/(bdl×(/cdl))。

最終，在與“a”電平及“f”電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“0”數(shù)據(jù)，且在與其他電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

接著，基于鎖存電路sdl的數(shù)據(jù)，進行對于“a”電平的驗證操作。即，對于連接于與“a”電平及“f”電平的數(shù)據(jù)對應的感應放大器單元sau的位線bl(“pre-charge”)施加預充電電壓vpch，對于連接于與其他電平的數(shù)據(jù)對應的感應放大器單元sau的位線bl(“l(fā)ockout”)不施加預充電電壓vpch。

接著，如表格(d)所示，將對于“a”電平的驗證操作的結(jié)果存儲在鎖存電路sdl中(sdl＝lbus＝/sen)。

最終，在與“a”電平的數(shù)據(jù)對應的鎖存電路sdl中，當已通過驗證操作時存儲“0”數(shù)據(jù)，且在驗證操作已失敗時存儲“1”數(shù)據(jù)。接著，在與其他電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

接著，如圖18的表格(e)所示，感應放大器單元sau在感應放大器部sa中，進行鎖存電路adl的數(shù)據(jù)與sdl的反演數(shù)據(jù)的or運算，且將其結(jié)果存儲在鎖存電路adl中(adl＝adl+(/sdl)，且“+”表示or運算)。

最終，在與“a”電平的數(shù)據(jù)對應的鎖存電路adl中，當已通過對于“a”電平的驗證操作時存儲“1”數(shù)據(jù)，且在驗證操作已失敗時存儲“0”數(shù)據(jù)。

接著，如表格(f)所示，進行用以執(zhí)行第2次程序操作的準備。感應放大器單元sau將鎖存電路adl的反演數(shù)據(jù)存儲在鎖存電路sdl中。

最終，在與“er”電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。在與“a”電平的數(shù)據(jù)對應的鎖存電路sdl中，當已通過對于“a”電平的驗證操作時存儲“0”數(shù)據(jù)，且當對于“a”電平的驗證操作已失敗時存儲“1”數(shù)據(jù)。在與其他電平的數(shù)據(jù)對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

接著，根據(jù)鎖存電路sdl的數(shù)據(jù)執(zhí)行第2次程序。即，在與“er”電平的數(shù)據(jù)對應的感應放大器單元sau中，執(zhí)行“1”程序。在與“a”電平的數(shù)據(jù)對應的感應放大器單元sau中，當已通過對于“a”電平的驗證操作時執(zhí)行“1”程序，且當對于“a”電平的驗證操作已失敗時，執(zhí)行“0”程序。在與“b”～“g”電平的數(shù)據(jù)對應的感應放大器單元sau中，執(zhí)行“0”程序。

接著，與第1次循環(huán)同樣地進行對于“a”電平的驗證操作。

以下，以同樣的方式，進行第3次循環(huán)以后的寫入操作。例如，在第3次循環(huán)中，進行對于“a”電平與“b”電平的驗證操作。該情形時，首先對于“a”電平進行驗證操作，且使用其結(jié)果將鎖存電路adl的數(shù)據(jù)更新。接著，進行對于“b”電平的驗證操作，且使用其結(jié)果，進而進行鎖存電路adl的數(shù)據(jù)更新。即，每次驗證操作時，將鎖存電路adl的數(shù)據(jù)更新即可。

1.5關于本實施方式的效果

若為本實施方式的構(gòu)成，則可提升處理能力。對于本效果，以下進行說明。

例如存在以下的方法(選擇預充電)，該方法是在可保持4值(2位)以上數(shù)據(jù)的存儲單元晶體管mt中，當進行驗證操作時，僅對于連接于與成為驗證操作對象的寫入電平對應的存儲單元晶體管mt的位線bl施加預充電電壓，進行驗證操作。該情形時，在感應放大器單元sau中，基于寫入數(shù)據(jù)，控制有無對位線bl的預充電電壓。

而且，在感應放大器單元sau中，存在為減少內(nèi)置的鎖存電路的個數(shù)，而使用于感應放大器單元sau與外部控制器的數(shù)據(jù)收發(fā)的鎖存電路xdl保持寫入數(shù)據(jù)的一部分(例如相當于1位的數(shù)據(jù))的情形。其中，在將多個感應放大器單元sau與多個鎖存電路xdl經(jīng)由1個總線dbus共通地連接時，感應放大器單元sau與鎖存電路xdl之間的信號收發(fā)是串行地進行。因此，感應放大器單元sau與鎖存電路xdl之間的數(shù)據(jù)收發(fā)大多慢于感應放大器單元sau中的感應放大器部sa與鎖存電路的信號收發(fā)。

因此，在利用選擇預充電進行驗證操作的情形時，若鎖存電路xdl保持寫入數(shù)據(jù)的一部分，則感應放大器單元sau為了決定是否施加預充電電壓，而必須在每次驗證操作時對鎖存電路xdl進行存取。更具體而言，感應放大器單元sau是進行感應放大器單元sau內(nèi)部的鎖存電路的數(shù)據(jù)與鎖存電路xdl的數(shù)據(jù)的運算。接著，根據(jù)其結(jié)果，控制是否施加預充電電壓。因此，至開始施加預充電電壓為止的處理時間變長，從而驗證操作的處理速度變慢。

相對于此，在本實施方式的構(gòu)成中，在數(shù)據(jù)對可保持4值(2位)以上數(shù)據(jù)的存儲單元晶體管mt的寫入操作中，鎖存電路xdl保持寫入數(shù)據(jù)的一部分。接著，在進行利用選擇預充電的驗證操作的情形時，感應放大器單元sau根據(jù)感應放大器單元sau內(nèi)部的鎖存電路中所保持的數(shù)據(jù)，決定是否施加預充電電壓。因而，可將對于鎖存電路xdl的存取省略，故可使驗證操作的處理速度提升。因而，可提升半導體存儲裝置的處理能力。

進而，在本實施方式的構(gòu)成中，使用感應放大器單元sau內(nèi)部的鎖存電路所保持的寫入數(shù)據(jù)的一部分進行運算。例如在3位(8值)數(shù)據(jù)寫入中，當感應放大器單元sau內(nèi)部的鎖存電路保持相當于2位的數(shù)據(jù)時，感應放大器單元sau進行2位的數(shù)據(jù)運算。因此，對于寫入的數(shù)據(jù)的位數(shù)，可將進行運算處理的位數(shù)減少，故可使處理速度提升。因而，可使半導體存儲裝置的處理能力提升。

進而，在本實施方式的構(gòu)成中，可使感應放大器單元sau中所含的寫入數(shù)據(jù)保持用的鎖存電路的個數(shù)少于寫入的數(shù)據(jù)的位數(shù)。因而，可將電路簡化，從而抑制芯片面積的增加。

2.第2實施方式

接著，對第2實施方式進行說明。不同于第1實施方式之處是在驗證操作中，根據(jù)鎖存電路adl、bdl、及cdl的保持數(shù)據(jù)的運算結(jié)果決定施加預充電電壓的位線bl的方面。以下，僅對于與第1實施方式不同的方面進行說明。

2.1關于驗證操作中的鎖存電路sdl的保持數(shù)據(jù)

首先，對于驗證操作時鎖存電路sdl所保持的數(shù)據(jù)，使用圖19進行說明。

如圖所示，在鎖存電路sdl中被存儲鎖存電路adl、bdl、及cdl的保持數(shù)據(jù)的運算結(jié)果。即，與存儲在鎖存電路bld中的中位數(shù)據(jù)、存儲在鎖存電路cdl中的高位數(shù)據(jù)、及存儲在鎖存電路adl中的程序數(shù)據(jù)的反演數(shù)據(jù)相應的結(jié)果被存儲在鎖存電路sdl中。

更具體而言，在對于“a”電平的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/((/adl)×bdl×(/cdl))的數(shù)據(jù)。在最初的對于“a”電平的驗證操作中，在與“a”電平對應的所有的鎖存電路adl中存儲有“0”數(shù)據(jù)。因此在與“a”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“a”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路adl中存儲有“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路adl中存儲有“1”數(shù)據(jù)。因此，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“a”電平的驗證操作中，在與“er”、“b”～“e”、及“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“f”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

在對于“b”電平ついて的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/((/adl)×(/bdl)×cdl)的數(shù)據(jù)。因此，在最初的對于“b”電平的驗證操作中，在與“b”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“b”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“b”電平的驗證操作中，在與“er”、“a”、“c”、“d”、“f”及“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“e”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

在對于“c”電平的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/((/adl)×(/bdl)×(/cdl))的數(shù)據(jù)。因此，在最初的對于“c”電平的驗證操作中，在與“c”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“c”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“c”電平的驗證操作中，在與“er”～“b”、及“e”～“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)，在與“d”電平對應的鎖存電路sdl中存儲“0”數(shù)據(jù)。

在對于“d”電平的驗證操作中，在鎖存電路sdl中存儲成為與“c”電平相同的邏輯運算式：sdl＝/((/adl)×(/bdl)×(/cdl))的數(shù)據(jù)。因此，在最初的對于“d”電平的驗證操作中，在與“d”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“d”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“d”電平的驗證操作中，在與“er”～“c”、及“e”～“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。更具體而言，“c”電平及“d”電平是在鎖存電路bdl及cdl中存儲相同值的數(shù)據(jù)，但在對于“d”電平的驗證操作中，在與“c”電平對應的鎖存電路adl中存儲有“1”數(shù)據(jù)。因此，在與“c”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

在對于“e”電平的驗證操作中，在鎖存電路sdl中存儲成為與“b”電平相同的邏輯運算式：sdl＝/((/adl)×(/bdl)×cdl)的數(shù)據(jù)。因此，在最初的對于“e”電平的驗證操作中，在與“e”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“e”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“e”電平的驗證操作中，在與“er”～“d”、“f”及“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

在對于“f”電平的驗證操作中，在鎖存電路sdl中存儲成為與“a”電平相同的邏輯運算式：sdl＝/((/adl)×bdl×(/cdl))的數(shù)據(jù)。因此，在最初的對于“f”電平的驗證操作中，在與“f”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“f”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“f”電平的驗證操作中，在與“er”～“e”、及“g”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

在對于“g”電平的驗證操作中，在鎖存電路sdl中存儲成為邏輯運算式：sdl＝/((/adl)×bdl×cdl)的數(shù)據(jù)。因此，在最初的對于“g”電平的驗證操作中，在與“g”電平對應的所有的鎖存電路sdl中存儲“0”數(shù)據(jù)。接著，在第2次以后的對于“g”電平的驗證操作中，在前次的驗證操作已失敗的感應放大器單元sau的鎖存電路sdl中存儲“0”數(shù)據(jù)，在已通過驗證操作的感應放大器單元sau的鎖存電路sdl中存儲“1”數(shù)據(jù)。而且，在對于“g”電平的驗證操作中，在與“er”～“f”電平對應的鎖存電路sdl中存儲“1”數(shù)據(jù)。

2.2關于寫入操作的具體例

對于本實施方式的寫入操作，更具體地進行說明。本實施方式中的程序操作與驗證操作的組合與第1實施方式的圖13及圖14相同。

圖20是表示本實施方式中的各布線的電位的情況。圖20是表示在第1次～第3次、第7次、及第11次循環(huán)中，選擇字線wl的電位、位線bl(“er”)～bl(“g”)的電位、及感應放大器單元sau中的信號stb的電位的時間變化。

如圖所示、第1次循環(huán)中的程序操作及驗證操作是與第1實施方式的圖15相同。

在第2次循環(huán)中，對于第1次的對于“a”電平的驗證操作已失敗的位線bl(“a”)及位線bl(“b”)～bl(“g”)進行“0”程序操作。接著，執(zhí)行對于“a”電平的驗證操作。此時，對第1次循環(huán)的對于“a”電平的驗證操作已失敗的位線bl(“a”)、及位線bl(“f”)施加預充電電壓vpch(例如0.5v)。

在第3次循環(huán)中，與第2次循環(huán)同樣地，對于對“a”電平的驗證操作已失敗的位線bl(“a”)及位線bl(“b”)～bl(“g”)進行“0”程序。接著，與第2次循環(huán)同樣地，首先執(zhí)行對于“a”電平的驗證操作。此時，對于第2次循環(huán)的對于“a”電平的驗證操作已失敗的位線bl(“a”)、及位線bl(“f”)施加預充電電壓vpch(例如0.5v)。接著，執(zhí)行對于“b”電平的驗證操作。此時，對位線bl(“b”)及bl(“e”)施加預充電電壓vpch(例如0.5v)。

重復進行同樣的處理，在第7次循環(huán)中，對于驗證已失敗的位線bl(“b”)及bl(“c”)、及位線bl(“d”)～bl(“g”)進行“0”程序。接著，依次地進行對于(“b”)～(“d”)電平的驗證操作。在對于“b”電平的驗證操作中，對于第6次循環(huán)的對“b”電平的驗證操作已失敗的位線bl(“b”)、及位線bl(“e”)施加預充電電壓vpch(例如0.5v)。在對于“c”電平的驗證操作中，對于第6次循環(huán)的對“c”電平的驗證操作已失敗的位線bl(“c”)及bl(“d”)施加預充電電壓vpch(例如0.5v)。在對于“d”電平的驗證操作中，對位線bl(“d”)施加預充電電壓vpch(例如0.5v)。

而且，在第11次循環(huán)中，對于驗證已失敗的位線bl(“d”)及bl(“e”)、及位線bl(“f”)及bl(“g”)進行“0”程序。接著，進行對于(“d”)～(“f”)電平的驗證操作。在對于“d”電平的驗證操作中，對于第10次循環(huán)的對“d”電平的驗證操作已失敗的位線bl(“d”)施加預充電電壓vpch(例如0.5v)。在對于“e”電平的驗證操作中，對于第10次循環(huán)的對“e”電平的驗證操作已失敗的位線bl(“e”)施加預充電電壓vpch(例如0.5v)。在對于“f”電平的驗證操作中，對位線bl(“f”)施加預充電電壓vpch(例如0.5v)。

根據(jù)所述情況，例如若著眼于位線bl(“a”)及bl(“f”)，則位線bl(“a”)在進行對于“a”電平的驗證操作的第1次～第6次循環(huán)中，被施加預充電電壓vpch。其中，在第2次～第6次循環(huán)中，對于前次的對“a”電平的驗證操作已失敗的位線bl(“a”)施加預充電電壓vpch。

位線(“f”)是在進行對于“a”電平的驗證操作的第1次～第6次循環(huán)、及進行對于“f”電平的驗證操作的第11～第16次循環(huán)中，被施加預充電電壓vpch。其中，在第12次～第16次循環(huán)中，對于前次的對“f”電平的驗證操作已失敗的位線bl(“f”)施加預充電電壓vpch。

2.3關于本實施方式的效果本實施方式的構(gòu)成可獲得與第1實施方式相同的效果。

進而，在本實施方式的構(gòu)成中，對于已通過驗證操作的位線bl在下一次以后的驗證操作中，不對位線bl施加預充電電壓。因此，可降低半導體存儲裝置的耗電。

3.變化例等

所述實施方式的半導體存儲裝置包括可設定為至少4個閾值電壓中的任一個閾值電壓的第1存儲單元(mt@圖2)、連接于第1存儲單元的第1位線(bl(“a”)@圖15)、連接于第1存儲單元的柵極的字線(選擇wl@圖15)、及連接于第1位線的第1感應放大器(sau@圖5)。在將數(shù)據(jù)寫入至第1存儲單元的程序操作之后，進行確認第1存儲單元的閾值電壓的驗證操作。在對字線施加第1電壓(vfya@圖15)的第1驗證操作(循環(huán)第1次@圖15)中，第1感應放大器對第1位線施加充電電壓(vpch@圖15)。在對字線施加比第1電壓高的第2電壓(vfyb@圖15)的第2驗證操作(循環(huán)第3次的”b”驗證@圖15)中，第1感應放大器不對第1位線施加充電電壓。在對字線施加比第2電壓高的第3電壓(vfyf@圖15)的第3驗證操作(循環(huán)第11次的”f”驗證@圖15)中，第1感應放大器對第1位線施加充電電壓。

可通過適用所述實施方式，而提高一種能夠提升處理能力的半導體存儲裝置。另外，實施方式不僅限于上述說明的方式，可進行各種變化。

例如，在所述實施方式中，亦可以使用電壓感應方式的感應放大器。

進而，在所述實施方式中，記載了使用感應放大器部sa的and運算及or運算，但對于運算時的晶體管的控制并非限于所述情況。例如，亦可以同時地進行圖7的步驟1及步驟3中數(shù)據(jù)自鎖存電路bdl及cdl對總線lbus的載入。

進而，亦可以適用于與所述實施方式不同的三維堆疊型nand型閃速存儲器、或平面型nand型閃速存儲器。進而，不僅限于nand型閃速存儲器，亦可以在使用可保持4值(2位)以上數(shù)據(jù)的存儲元件的半導體存儲裝置中適用。

進而，所述實施方式中的所謂「連接」也包括使例如晶體管或電阻等其他任意元件插入至中間而間接地連接的狀態(tài)。

對本發(fā)明的若干個實施方式進行了說明，但這些實施方式只是作為示例提示，而并非意圖限定發(fā)明的范圍。這些實施方式可利用其它的各種方式實施，且在不脫離發(fā)明精神的范圍內(nèi)可進行各種省略、置換、變更。這些實施方式或其變化與包含于發(fā)明的范圍或精神中同樣地包含于專利申請范圍中所記載的發(fā)明及其均等的范圍中。

另外，在本發(fā)明相關的各實施方式中，也可如下所述。例如存儲器單元晶體管mt可保持2位(4值)數(shù)據(jù)，且將保持4值中的任一個值時的閾值電平由低向高地設為e電平(擦除電平)、a電平、b電平、及c電平時，

(1)在讀出操作中，對a電平的讀出操作中所選擇的字線施加的電壓為例如0v～0.55v之間。也可以不限于此，而設為0.1v～0.24v、0.21v～0.31v、0.31v～0.4v、0.4v～0.5v、及0.5v～0.55v中的任一個之間。

對b電平的讀出操作中所選擇的字線施加的電壓為例如1.5v～2.3v之間。也可以不限于此，而設為1.65v～1.8v、1.8v～1.95v、1.95v～2.1v、及2.1v～2.3v中的任一個之間。

對c電平的讀出操作中所選擇的字線施加的電壓為例如3.0v～4.0v之間。也可以不限于此，而設為3.0v～3.2v、3.2v～3.4v、3.4v～3.5v、3.5v～3.6v、及3.6v～4.0v中的任一個之間。

作為讀出操作的時間(tr)，例如可設為25μs～38μs、38μs～70μs、或70μs～80μs之間。

(2)寫入操作是如上所述地包含程序操作與驗證操作。在寫入操作中，對程序操作時所選擇的字線最初施加的電壓為例如13.7v～14.3v之間。也可以不限于此，而設為例如13.7v～14.0v及14.0v～14.6v中的任一個之間。

也可以改變對寫入第奇數(shù)個字線時所選擇的字線最初施加的電壓、及對寫入第偶數(shù)個字線時所選擇的字線最初施加的電壓。

在將程序操作設為ispp方式(incrementalsteppulseprogram)時，作為升壓的電壓，例如可列舉0.5v左右。

作為施加至非選擇字線的電壓，例如也可為6.0v～7.3v之間。不僅限于該情形，例如既可設為7.3v～8.4v之間，也可以設為6.0v以下。

非選擇的字線可以是第奇數(shù)個字線，或者是第偶數(shù)個字線，且也可以將所施加的通過電壓改變。

作為寫入操作的時間(tprog)，例如也可以設為1700μs～1800μs、1800μs～1900μs、或1900μs～2000μs之間。

(3)在擦除操作中，對形成在半導體襯底上部且所述存儲單元配置在上方的阱最初施加的電壓為例如12v～13.6v之間。不僅限于該情形，例如也可為13.6v～14.8v、14.8v～19.0v、19.0～19.8v、19.8v～21v之間。

作為擦除操作的時間(terase)，例如也可設為3000μs～4000μs、4000μs～5000μs、或4000μs～9000μs之間。

(4)存儲單元的結(jié)構(gòu)具有在半導體襯底(硅襯底)上隔著膜厚為4～10nm的隧道絕緣膜而配置的電荷存儲層。該電荷存儲層可設為膜厚為2～3nm的sin、或sion等的絕緣膜與膜厚為3～8nm的多晶硅的堆疊結(jié)構(gòu)。而且，在多晶硅中也可添加ru等金屬。在電荷存儲層之上具有絕緣膜。該絕緣膜具有例如由膜厚為3～10nm的下層high-k膜與膜厚為3～10nm的上層high-k膜夾著的膜厚為4～10nm的硅氧化膜。high-k膜可列舉hfo等。而且，硅氧化膜的膜厚可設為厚于high-k膜的膜厚。在絕緣膜上隔著膜厚為3～10nm的功函數(shù)調(diào)整用的材料形成有膜厚為30nm～70nm的控制電極。此處，功函數(shù)調(diào)整用的材料是tao等金屬氧化膜、tan等金屬氮化膜?？刂齐姌O中可采用w等。

而且，可在存儲單元間形成氣隙。

[符號說明]

1nand型閃速存儲器

2存儲單元陣列

3行解碼器

4感應放大器

5控制電路

10半導體襯底

11～14導電層

15～17絕緣膜

18、21、24金屬布線層

19、22雜質(zhì)擴散層

20、23接點插塞

30預充電電路

31、33、40～51、60～67、70～77、80～87、90～97晶體管

32總線開關

52電容器元件