本發(fā)明的實(shí)施方式是關(guān)于一種半導(dǎo)體存儲裝置及存儲系統(tǒng)。

背景技術(shù)：

已知有三維地排列存儲單元而成的NAND型閃速存儲器。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施方式是提供一種可實(shí)現(xiàn)系統(tǒng)整體的性能提升的半導(dǎo)體存儲裝置及存儲系統(tǒng)。

一實(shí)施方式的半導(dǎo)體存儲裝置具備存儲單元、及對所述存儲單元按照第1指令進(jìn)行寫入操作的控制電路。所述寫入操作包含第1操作及第2操作。所述控制電路是使用第1電壓使所述第1操作開始，使用比所述第1電壓高的第2電壓使所述第2操作開始，并且若在所述第1操作中接收到第2指令，則將第1狀態(tài)的信號輸出，若在所述第2操作中接收到所述第2指令，則將與所述第1狀態(tài)不同的第2狀態(tài)的所述信號輸出。

附圖說明

圖1是第1實(shí)施方式的存儲系統(tǒng)的框圖。

圖2是第1實(shí)施方式的半導(dǎo)體存儲裝置的框圖。

圖3是第1實(shí)施方式的半導(dǎo)體存儲裝置的存儲單元陣列的電路圖。

圖4是第1實(shí)施方式的半導(dǎo)體存儲裝置的讀出單元的框圖。

圖5(a)～5(c)是表示第1實(shí)施方式的半導(dǎo)體存儲裝置中的寫入操作時(shí)的閾值分布變化。

圖6(a)及6(b)是表示第1實(shí)施方式的半導(dǎo)體存儲裝置中的寫入操作時(shí)的字線電壓的施加次數(shù)與施加電壓的關(guān)系及寫入操作的流程。

圖7是表示第1實(shí)施方式的半導(dǎo)體存儲裝置中的寫入操作時(shí)的緩存的狀態(tài)。

圖8是表示第1實(shí)施方式的半導(dǎo)體存儲裝置中的寫入操作時(shí)的緩存的狀態(tài)。

圖9是表示第1實(shí)施方式的半導(dǎo)體存儲裝置中的寫入操作時(shí)的緩存的狀態(tài)。

圖10是第1實(shí)施方式的半導(dǎo)體存儲裝置中的數(shù)據(jù)寫入操作時(shí)的各種信號的時(shí)序圖。

圖11是第1實(shí)施方式的半導(dǎo)體存儲裝置中的數(shù)據(jù)寫入操作時(shí)的各種信號的時(shí)序圖。

圖12是第1實(shí)施方式的半導(dǎo)體存儲裝置中的數(shù)據(jù)寫入操作時(shí)的各種信號的時(shí)序圖。

圖13是第1實(shí)施方式的半導(dǎo)體存儲裝置中的第1操作時(shí)的存儲控制器與半導(dǎo)體存儲裝置的任務(wù)相關(guān)圖。

圖14是第1實(shí)施方式的半導(dǎo)體存儲裝置中的第1操作時(shí)的各種信號的時(shí)序圖。

圖15是第1實(shí)施方式的半導(dǎo)體存儲裝置中的第2操作時(shí)的各種信號的時(shí)序圖。

圖16(a)、16(b')、16(b)、16(c)是表示第1實(shí)施方式的變化例的半導(dǎo)體存儲裝置中的寫入操作時(shí)的閾值分布的變化的曲線圖。

圖17是第1實(shí)施方式的變化例的半導(dǎo)體存儲裝置中的寫入操作時(shí)的各種信號的時(shí)序圖。

圖18是第1實(shí)施方式的變化例的半導(dǎo)體存儲裝置中的寫入操作時(shí)的各種信號的時(shí)序圖。

圖19是第2實(shí)施方式的半導(dǎo)體存儲裝置的框圖。

圖20是第2實(shí)施方式的半導(dǎo)體存儲裝置中的第1操作時(shí)的存儲控制器與半導(dǎo)體存儲裝置的任務(wù)相關(guān)圖。

圖21是第2實(shí)施方式的半導(dǎo)體存儲裝置中的寫入操作的流程圖。

圖22是第2實(shí)施方式的半導(dǎo)體存儲裝置中的第2操作時(shí)的存儲控制器與半導(dǎo)體存儲裝置的任務(wù)相關(guān)圖。

圖23是第2實(shí)施方式的變化例的半導(dǎo)體存儲裝置中的第2操作時(shí)的存儲控制器與半導(dǎo)體存儲裝置的任務(wù)相關(guān)圖。

具體實(shí)施方式

一實(shí)施方式的半導(dǎo)體存儲裝置具備存儲單元、及對存儲單元按照第1指令進(jìn)行寫入操作的控制電路。寫入操作包含第1操作及第2操作。控制電路是使用第1電壓使第1操作開始，且使用比第1電壓高的第2電壓使第2操作開始，且若在第1操作中接收到第2指令，則將第1狀態(tài)的信號輸出，若在第2操作中接收到第2指令，則將與第1狀態(tài)不同的第2狀態(tài)的信號輸出。

以下，對實(shí)施方式的半導(dǎo)體存儲裝置，參照附圖進(jìn)行說明。在附圖中，對于同一部分標(biāo)注同一參照符號。

＜第1實(shí)施方式＞

作為半導(dǎo)體存儲裝置，列舉3維堆疊型的NAND型閃速存儲器為例進(jìn)行說明。

(1)半導(dǎo)體存儲裝置的構(gòu)成

[存儲系統(tǒng)]

對于包含第1實(shí)施方式的NAND型閃速存儲器100的存儲系統(tǒng)10的構(gòu)成例，使用圖1進(jìn)行說明。

如圖1所示，存儲系統(tǒng)10具備例如多個NAND型閃速存儲器100、1個存儲控制器200、及1個主機(jī)設(shè)備300。圖及以下說明是基于NAND型閃速存儲器100(100_0、1001)為2個的例子。也可以將1個或3個以上的存儲器100連接于存儲控制器200。

各個NAND型閃速存儲器100是具備多個存儲單元，且可非易失性地存儲數(shù)據(jù)。NAND型閃速存儲器100的構(gòu)成詳情隨后描述。

存儲控制器200是基于來自主機(jī)設(shè)備300的命令，對于NAND型閃速存儲器100命令進(jìn)行讀出、寫入(以下，也稱為程序)、及擦除等。

存儲控制器200具備：主機(jī)接口電路201、存儲器(RAM，Random-Access Memory(隨機(jī)存取存儲器))202、處理機(jī)(CPU、Central Processing Unit(中央處理器))203、緩沖存儲器204、NAND接口電路205、及ECC(error correction code，錯誤檢查和糾正)電路206。

主機(jī)接口電路201是經(jīng)由控制器總線而與主機(jī)設(shè)備300連接，且管理存儲控制器200與主機(jī)設(shè)備300的通信。

NAND接口電路205是經(jīng)由NAND總線而與各NAND型閃速存儲器100連接，且管理存儲控制器200與NAND型閃速存儲器100的通信。在與各個NAND型閃速存儲器100連接的NAND總線上，被收發(fā)同種的信號。各NAND總線是傳送輸入輸出信號、各種控制信號、及狀態(tài)碼信號?？刂菩盘柊酒瑔有盘朇En0及CEn1、允許寫入信號WEn、允許讀出信號REn、指令鎖存使能信號CLE、地址鎖存使能信號ALE、及寫入保護(hù)信號WPn等。信號WEn、REn、CLE、ALE、及WPn是通過NAND型閃速存儲器100_0及100_1而接收。另一方面，信號CEn0是通過NAND型閃速存儲器100_0而接收，信號CEn1是通過NAND型閃速存儲器100_1而接收。

輸入輸出信號IO(IO＜7：0＞)是傳送例如8位數(shù)據(jù)。信號IO包含例如指令、地址數(shù)據(jù)、及數(shù)據(jù)等。信號CEn(CEn0及CE1)若被斷言，則將接收到該信號的NAND型閃速存儲器100設(shè)為啟動狀態(tài)。允許寫入信號WEn若被斷言，則對接收到該信號的NAND 型閃速存儲器100指示信號IO的擷取。信號REn若被斷言，則對接收到該信號的NAND型閃速存儲器100指示信號IO的輸出。信號CLE是對接收到該信號的NAND型閃速存儲器100指示擷取信號IO作為指令。信號ALE是對接收到該信號的NAND型閃速存儲器100指示擷取信號IO作為地址數(shù)據(jù)。信號WPn若被斷言，則對接收到該信號的NAND型閃速存儲器100指示信號IO禁止擷取。

狀態(tài)碼信號是表示NAND型閃速存儲器100的各種狀態(tài)。狀態(tài)碼信號包含例如就緒/忙碌信號RBn(RBn0及RBn1)、以及狀態(tài)碼信號CODE_PW1COMP等。信號RBn0是自NAND型閃速存儲器100_0輸出，信號RBn1是自NAND型閃速存儲器100_1輸出。存儲控制器200可通過接收狀態(tài)碼信號，而獲知各NAND型閃速存儲器100的狀態(tài)。

CPU203是控制存儲控制器200整體的運(yùn)行。

存儲器202是例如DRAM(dynamic random access memory，動態(tài)隨機(jī)存取存儲器)等，且用作CPU230的操作區(qū)域。

緩沖存儲器204是暫時(shí)性地保持發(fā)送至存儲器100的數(shù)據(jù)、及自存儲器100所發(fā)送的數(shù)據(jù)。

ECC電路206是使用錯誤糾正碼，檢查及糾正數(shù)據(jù)錯誤。

[NAND型閃速存儲器的構(gòu)成]

接著，對存儲器100的構(gòu)成，利用圖2進(jìn)行說明。如圖2所示，存儲器100包含內(nèi)核部0與外圍電路1。

內(nèi)核部0包含存儲單元陣列111、行解碼器112、及讀出單元113。內(nèi)核部0也可以包含多個存儲單元陣列111。

存儲單元陣列111具備多個塊BLK(BLK0、BLK1、BLK2……)。各塊BLK具備多個字符串單元(finger)SU(SU0、SU1、SU2……)。各字符串單元SU包含多個NAND字符串NS。各字符串NS包含串聯(lián)地連接的多個存儲單元。

外圍電路1包含：輸入緩沖器(輸入輸出控制電路)101、輸入緩沖器102、輸出緩沖器103、122、地址緩沖器114、指令解碼器115、數(shù)據(jù)緩沖器116、選擇電路117、118、狀態(tài)機(jī)120、存儲單元控制寄存器121、寄存器電路124、及失效數(shù)計(jì)數(shù)電路125。

輸入緩沖器101是與接收信號CEn、WEn、REn、CLE、ALE、WPn的輸入引腳(端子)連接。輸入緩沖器101是基于信號CEn、WEn、REn、CLE、ALE、WPn，控制輸入緩沖器102、輸出緩沖器103、及數(shù)據(jù)緩沖器116。

輸入緩沖器102及輸出緩沖器103是與將信號IO輸入輸出的輸入輸出引腳(端子)連接。輸入緩沖器102是基于輸入緩沖器101的控制，自信號IO提取地址數(shù)據(jù)，且將 該地址數(shù)據(jù)作為數(shù)據(jù)信號DIN供給至地址緩沖器114。而且，輸入緩沖器102是基于輸入緩沖器101的控制，自信號IO提取指令，且將該指令作為數(shù)據(jù)信號DIN供給至指令解碼器115。進(jìn)而，輸入緩沖器102是基于輸入緩沖器101的控制，自信號IO提取數(shù)據(jù)，且將該數(shù)據(jù)作為數(shù)據(jù)信號DIN供給至數(shù)據(jù)緩沖器116。輸出緩沖器103是將自選擇電路117所供給的讀出數(shù)據(jù)等作為信號IO自輸入輸出引腳輸出。

地址緩沖器114是保持地址數(shù)據(jù)，且將該地址數(shù)據(jù)供給至存儲單元控制寄存器121。地址數(shù)據(jù)包含地址數(shù)據(jù)BLKa、STRa、WLa、COLa。地址數(shù)據(jù)BLKa、STRa、WLa、COLa是根據(jù)數(shù)據(jù)信號DIN中的位串(bit string)的順序及位置等而區(qū)分。地址數(shù)據(jù)BLKa是將塊進(jìn)行確定。地址數(shù)據(jù)STRa是確定字符串(字符串單元)。地址數(shù)據(jù)WLa是確定字線。地址數(shù)據(jù)COLa是確定列。

數(shù)據(jù)緩沖器116是基于輸入緩沖器101的控制，自輸入緩沖器102接收數(shù)據(jù)，且暫時(shí)性地保持該數(shù)據(jù)。來自輸入緩沖器102的數(shù)據(jù)包含寫入數(shù)據(jù)等。數(shù)據(jù)緩沖器116是經(jīng)由選擇電路118，將寫入數(shù)據(jù)等傳輸至讀出單元113。

選擇電路118是將來自數(shù)據(jù)緩沖器116的數(shù)據(jù)傳輸至讀出單元113，且將來自讀出單元113的數(shù)據(jù)傳輸至輸出緩沖器103。

指令解碼器115是基于輸入緩沖器101的控制，接收指令。指令解碼器115是將指令解碼，且基于解碼結(jié)果，將各種指令信號供給至狀態(tài)機(jī)120。指令信號包含例如信號CMD_PRO、CMD_RST、CMD_PW1STAT。信號CMD_PRO是對狀態(tài)機(jī)120指示寫入。信號CMD_RST是指示NAND型閃速存儲器100的寫入等操作的中斷。信號CMD_PW1STAT是控制選擇電路117。指令解碼器115是基于存儲器100接收到查詢指令，將“H”電平的CMD_PW1STAT發(fā)送至選擇電路117及狀態(tài)機(jī)120。

狀態(tài)機(jī)120管理存儲器100中的讀出、寫入、及擦除等操作。狀態(tài)機(jī)120是基于來自指令解碼器115的指令信號，控制存儲單元控制寄存器121。

狀態(tài)機(jī)120包含寄存器PW1COMP、ACOMP、BCOMP、CCOMP。寄存器PW1COMP、ACOMP、BCOMP、CCOMP是保持表示狀態(tài)機(jī)120所進(jìn)行的寫入操作的狀態(tài)(進(jìn)展?fàn)顩r等)的信息。寄存器PW1COMP、ACOMP、BCOMP、CCOMP是在例如寫入操作中的多個階段中的對應(yīng)的階段結(jié)束的情形時(shí)，保持表示已結(jié)束的信息。狀態(tài)機(jī)120是若接收到信號CMD_PW1STAT，則將寄存器PW1COMP中的信息作為狀態(tài)碼CODE_PW1COMP發(fā)送至選擇電路117。

選擇電路117是接收來自選擇電路118的數(shù)據(jù)及來自寄存器PW1COMP的狀態(tài)碼CODE_PW1COMP。選擇電路117是基于信號CMD_PW1STAT，將來自選擇電路118的 數(shù)據(jù)、或狀態(tài)碼CODE_PW1COMP傳輸至輸出緩沖器103。

存儲單元控制寄存器121是保持用以控制存儲單元的讀出、寫入、及擦除操作的信息，且基于所保持的信息將信號發(fā)送至內(nèi)核部0。自存儲單元控制寄存器121所發(fā)送的信號包含例如塊地址BLKADD、字符串地址STRADD、字線地址WLADD、列COLADD、及來自狀態(tài)機(jī)120的指令信號。存儲器控制寄存器121將塊地址BLKADD、字符串地址STRADD、及字線地址WLADD發(fā)送至行解碼器112，將列地址COLADD發(fā)送至讀出單元113。

行解碼器112是基于塊地址BLKADD選擇1個塊BLK，基于字符串地址STRADD選擇1個字符串NS，基于字線地址WLADD選擇1個字線。即，行解碼器112是自未圖示的電壓產(chǎn)生電路接收與操作相應(yīng)的各種電壓，在所選擇的塊BLK的所選擇的字符串STR中，將來自電壓產(chǎn)生電路的電壓傳輸至所選擇的字線及該字線以外的非選擇字線。

讀出單元113是基于列地址COLADD，將所選擇的列的數(shù)據(jù)作為信號YIO輸出。讀出單元113是在數(shù)據(jù)寫入時(shí)，自數(shù)據(jù)緩沖器116接收寫入數(shù)據(jù)作為信號YIO，且傳輸至存儲單元。

輸出緩沖器122是與將就緒/忙碌信號RBn輸出的輸出引腳連接。輸出緩沖器122是例如自狀態(tài)機(jī)120，接收就緒/忙碌信號RB。就緒/忙碌信號RB是表示NAND型閃速存儲器100為就緒或忙碌狀態(tài)。輸出緩沖器122是將所接收的就緒/忙碌信號RB作為就緒/忙碌信號RBn自輸出引腳輸出。

寄存器電路124是保持融合數(shù)據(jù)。融合數(shù)據(jù)是自存儲單元陣列111內(nèi)的融合區(qū)域(未圖示)中被讀出，且例如在存儲器100受到電源供給后被讀出。融合數(shù)據(jù)包含失效數(shù)基準(zhǔn)值F_NF等。失效數(shù)基準(zhǔn)值F_NF等是檢查寫入或擦除是否結(jié)束時(shí)的基準(zhǔn)值。

失效數(shù)計(jì)數(shù)電路125是自寄存器電路124接收失效數(shù)基準(zhǔn)值F_NF。失效數(shù)計(jì)數(shù)電路125是在驗(yàn)證時(shí)，將自讀出單元113讀出的數(shù)據(jù)與期望值進(jìn)行比較，將不一致的位或字節(jié)的數(shù)進(jìn)行計(jì)數(shù)。驗(yàn)證是指判斷擦除或?qū)懭胧欠窠Y(jié)束。期望值是寫入的情況下被寫入的值，且在擦除的情況下為擦除狀態(tài)的存儲單元所應(yīng)具有的值。失效數(shù)計(jì)數(shù)電路125是將計(jì)數(shù)結(jié)果與失效數(shù)基準(zhǔn)值F_NF進(jìn)行比較。比較的結(jié)果，失效數(shù)計(jì)數(shù)電路125在不一致的位或字節(jié)的數(shù)為失效數(shù)基準(zhǔn)值F_NF以下時(shí)，判斷寫入或擦除已結(jié)束，且在超過失效數(shù)基準(zhǔn)值F_NF時(shí)，判斷寫入或擦除未結(jié)束。若寫入或擦除已結(jié)束，則失效數(shù)計(jì)數(shù)電路125將例如“H”電平的信號PASS發(fā)送至狀態(tài)機(jī)120。狀態(tài)機(jī)120基于信號PASS，將寄存器PW1COMP、ACOMP、BCOMP、及CCOMP的值變更。

[存儲單元陣列]

接著，對于存儲單元陣列111的構(gòu)成，使用圖3進(jìn)行說明。圖3是表示存儲單元陣列111的一部分，且是關(guān)于1個塊的電路圖。如圖3所示，字符串NS各自包含多個存儲單元晶體管MT(MT0～MT7)、及選擇柵極晶體管ST1、ST2。

晶體管MT具備堆疊柵極。堆疊柵極是包含控制柵極與電荷存儲層。晶體管MT是作為存儲單元發(fā)揮功能，且可非易失性地保持?jǐn)?shù)據(jù)。

多個晶體管MT是串聯(lián)地連接于晶體管ST1、ST2間。晶體管MT7的一端是連接于晶體管ST1的一端。晶體管MT0的一端是連接于晶體管ST2的一端。在各字符串單元SU中，多個字符串NS的各個晶體管ST1的另一端連接于不同的位線BL(BL0～BL(L-1))。L為2以上的自然數(shù)。晶體管ST2的另一端是共通地連接于源極線SL。

字符串單元SUn中的晶體管ST1的柵極是連接于選擇柵極線SGDn。n為0或1以上的自然數(shù)。各字符串單元SU中的晶體管ST2的柵極是共通地連接于選擇柵極線SGS。進(jìn)而，在不同的字符串單元SU間共同具有選擇柵極線SGS。位于同一塊BLK內(nèi)的晶體管MTm的控制柵極是連接于字線WLm。m為0或7以下的自然數(shù)。

位于同一塊BLK內(nèi)的晶體管MT的數(shù)據(jù)是例如一次性地被擦除。但，數(shù)據(jù)的擦除的方法不僅限于此，例如也存在以小于塊BLK的單位進(jìn)行的情形等。關(guān)于數(shù)據(jù)擦除，例如，記載于名稱為“非易失性半導(dǎo)體存儲裝置”的美國專利8,514,627號(美國專利申請13/235,389號)、名稱為“非易失性半導(dǎo)體存儲裝置”的美國專利8,233,323號(美國專利申請12/694,690號)。該等專利申請是其整體在本申請案說明書中通過參照而引用。

數(shù)據(jù)的讀出及寫入是對于任一個字符串單元SU中的與任一個字線WL共通地連接的多個晶體管MT的組(CS)一次性地進(jìn)行。如此的晶體管MT組的存儲空間包含1或多個頁面。各晶體管MT可保持2位以上的數(shù)據(jù)，例如在各晶體管MT保持2位數(shù)據(jù)時(shí)，由晶體管MT組之中的各晶體管MT所保持的2位數(shù)據(jù)中的低(lower)位的集合稱為「下頁」，高(upper)位的集合稱為「上頁」。

關(guān)于存儲單元陣列的構(gòu)成，例如記載于名稱為“三維堆疊非易失性半導(dǎo)體存儲器”的美國專利申請公開2009/0267128號公報(bào)(美國專利申請12/407,403號)。而且，記載于名稱為“三維堆疊非易失性半導(dǎo)體存儲器”的美國專利申請公開2009/0268522號公報(bào)(美國專利申請12/406,524號)、名稱為“非易失性半導(dǎo)體存儲裝置及其制造方法”的美國專利申請公開2010/0207195號公報(bào)(美國專利申請12/679,991號)、名稱為“半導(dǎo)體存儲器及其制造方法”的美國專利申請公開2011/0284946號公報(bào)(美國專利申請12/532,030號)。該等專利申請是其整體在本申請案說明書中通過參照而引用。

[讀出單元]

對于讀出單元113，使用圖4進(jìn)而進(jìn)行說明。

如圖4所示，讀出單元113包含讀出放大器S/A、多個緩存LDL、UDL、及XDL。緩存LDL、UDL、及XDL是暫時(shí)性地存儲寫入時(shí)及讀出時(shí)的數(shù)據(jù)。緩存LDL、UDL、及XDL是分別保持1頁面大小的數(shù)據(jù)、即位串。位串中的各位相當(dāng)于例如由1個晶體管MT所保持的低位或高位。而且，各緩存LDL、UDL、及XDL中的各位是自在1字符串NS中共同具有字線WL的晶體管MT組的1個中所讀出的數(shù)據(jù)、寫入至該1個的數(shù)據(jù)、或與該1個相關(guān)聯(lián)的數(shù)據(jù)。

讀出放大器S/A、及緩存LDL、UDL、及XDL是通過內(nèi)部總線LBUS相互地連接，且經(jīng)由內(nèi)部總線LBUS相互地交換數(shù)據(jù)。緩存XDL是利用總線而與選擇電路118連接，且經(jīng)由選擇電路118而與數(shù)據(jù)緩沖器116及輸出緩沖器103交換數(shù)據(jù)。自輸入緩沖器102輸入的寫入數(shù)據(jù)是首先存儲于緩存XDL中。

[存儲單元的閾值分布]

對于存儲單元晶體管MT的閾值電壓的分布，使用圖5進(jìn)行說明。

如圖5(c)所示，在1個晶體管MT保持2位數(shù)據(jù)的情形時(shí)，各存儲單元晶體管MT的閾值電壓根據(jù)所保持的數(shù)據(jù)而取4個值的任一值。即便同樣保持2位數(shù)據(jù)的多個晶體管MT，也可以獲得彼此不同的閾值電壓。因而，閾值電壓具有分布。閾值分布是例如稱為E、A2、B2、及C2電平。A2電平中的閾值電壓高于E電平中的閾值電壓。B2電平中的閾值電壓高于A2電平中的閾值電壓，C2電平中的閾值電壓高于B2電平中的閾值電壓。

4個電平是與2位數(shù)據(jù)的4個狀態(tài)相關(guān)聯(lián)。例如，E電平的存儲單元晶體管MT是作為保持著“11”數(shù)據(jù)的狀態(tài)進(jìn)行處理。A2電平的存儲單元晶體管MT是作為保持著“01”數(shù)據(jù)的狀態(tài)進(jìn)行處理。B2電平的存儲單元晶體管MT是作為保持著“00”數(shù)據(jù)的狀態(tài)進(jìn)行處理。C2電平的存儲單元晶體管MT是作為保持著“10”數(shù)據(jù)的狀態(tài)進(jìn)行處理。

(2)數(shù)據(jù)的寫入操作

接著，對于對NAND型閃速存儲器100的數(shù)據(jù)寫入操作的例子，使用圖5及圖6進(jìn)行說明。

首先，對于數(shù)據(jù)的寫入方法的總體概念，使用圖5進(jìn)行說明。數(shù)據(jù)的寫入是包含與模糊(foggy)寫入對應(yīng)的第1操作、及與精細(xì)(fine)寫入對應(yīng)的第2操作。狀態(tài)機(jī)120是若接收到1個寫入指令，則執(zhí)行第1操作及第2操作。第1操作與第2操作是使用不同的驗(yàn)證電壓。驗(yàn)證電壓是被寫入的存儲單元晶體管MT的閾值電壓所應(yīng)超過的電壓。

圖5(a)是表示寫入前的狀態(tài)。如圖5(a)所示，晶體管MT是處于“E”電平。處于“E” 電平的晶體管MT具有低于驗(yàn)證電壓EV的閾值電壓。

圖5(b)是表示第1操作的結(jié)果的例子。如圖5(b)所示，晶體管MT具有處于“A1”～“C1”電平的任一電平的閾值電壓。第1操作中的驗(yàn)證是使用驗(yàn)證電壓AV1～CV1。處于“A1”電平的晶體管MT的閾值電壓高于驗(yàn)證電壓AV1。處于“B1”電平的晶體管MT的閾值電壓高于驗(yàn)證電壓BV1。處于“C1”電平的晶體管MT的閾值電壓高于驗(yàn)證電壓CV1。

圖5(c)是表示第2操作的結(jié)果的例子。如圖5(c)所示，晶體管MT具有處于“A2”～“C2”電平的任一電平的閾值電壓。第2操作中的驗(yàn)證是使用驗(yàn)證電壓AV2～CV2。處于“A2”電平的晶體管MT的閾值電壓是高于驗(yàn)證電壓AV2。處于“B2”電平的晶體管MT的閾值電壓高于驗(yàn)證電壓BV2。處于“C2”電平的晶體管MT的閾值電壓高于驗(yàn)證電壓CV2。

驗(yàn)證電壓AV2高于驗(yàn)證電壓AV1。驗(yàn)證電壓BV2高于驗(yàn)證電壓BV1。驗(yàn)證電壓CV2高于驗(yàn)證電壓CV1。

另外，如隨后詳細(xì)敘述，數(shù)據(jù)的寫入操作存在被中斷且此后再啟動的情形，在本說明書中，寫入操作可能包含被中斷前的部分、及中斷后再啟動的部分。

圖6(a)是表示在第1操作及第2操作之間，通過狀態(tài)機(jī)120所進(jìn)行的控制而施加至字線WL的電壓。在第1及第2操作各自之中，利用交替地施加程序電壓及驗(yàn)證電壓而進(jìn)行程序及驗(yàn)證。在第1操作中，程序電壓通過狀態(tài)機(jī)120所進(jìn)行的控制，而在每次施加時(shí)自電壓VPGM1以值(升幅)DVPGM1進(jìn)行升壓。第1操作的驗(yàn)證是被施加電壓ZV1。電壓ZV1是驗(yàn)證電壓AV1～CV1的任一個。

在第2操作中，程序電壓通過狀態(tài)機(jī)120所進(jìn)行的控制，而在每次施加時(shí)自電壓VPGM2以值DVPGM2進(jìn)行升壓。電壓VPGM2大于電壓VPGM1。值DVPGM2小于值DVPGM1。第2操作的驗(yàn)證是被施加電壓ZV2。電壓ZV2是驗(yàn)證電壓AV2～CV2的任一個。

程序電壓的施加是在第1操作及第2操作各自之中，通過驗(yàn)證之前、或達(dá)到最大重復(fù)數(shù)之前反復(fù)地進(jìn)行。驗(yàn)證是在失效數(shù)計(jì)數(shù)電路125所得的計(jì)數(shù)值為失效數(shù)基準(zhǔn)值F_NF以下的情形時(shí)，判定為通過。

關(guān)于包含如此2個操作的寫入操作，記載于美國專利第8565020號說明書。該說明書是其整體在本申請案說明書中通過參照而引用。

在進(jìn)行如以上所述的寫入操作時(shí)，需要對于寫入對象的晶體管MT的各自2位數(shù)據(jù)，即需要相當(dāng)于2頁面的數(shù)據(jù)。在使寫入操作開始時(shí)，存儲控制器200對存儲器100發(fā)送 相當(dāng)于2頁面的數(shù)據(jù)。被發(fā)送的數(shù)據(jù)被保持在緩存LDL、UDL、及XDL的任一個中，且存儲器100是利用所保持的數(shù)據(jù)進(jìn)行寫入操作。

另一方面，在NAND型閃速存儲器100經(jīng)由存儲控制器200的指示處理來自主機(jī)設(shè)備300的寫入操作的命令的期間，存在主機(jī)設(shè)備300命令已指示過的寫入操作的中斷的情形。中斷是由主機(jī)設(shè)備300而決定，例如在需要緊急度更高的操作的情形時(shí)等產(chǎn)生。被中斷的寫入操作存在隨后被再啟動的情形。然而，在被再啟動的情形時(shí)，存在因中斷前的寫入操作的進(jìn)展，導(dǎo)致緩存LDL、UDL、XDL中的寫入數(shù)據(jù)的一部分或全部消失的情形。其原因在于，緩存可能被用于保持寫入數(shù)據(jù)以外的用途。

以下，對于鑒于如此的狀況而構(gòu)成的操作進(jìn)行說明。

[寫入操作的流程]

首先，利用圖6(b)，對NAND型閃速存儲器100的寫入操作的流程進(jìn)行說明。

如圖6(b)所示，當(dāng)寫入操作開始時(shí)，自存儲控制器200對存儲器100，發(fā)送下頁的數(shù)據(jù)(Lower data in)。下頁的數(shù)據(jù)是傳輸至緩存LDL、UDL、及XDL的任一個(Transfer)。接著，同樣地，自存儲控制器200對存儲器100，發(fā)送上頁的數(shù)據(jù)(Upper data in)，接著，傳輸至緩存LDL、UDL、及XDL的任一個(Transfer)。

接著，使第1操作開始。程序及驗(yàn)證的循環(huán)是例如利用對于“A1”～“C1”電平的各電平，作為例示反復(fù)地進(jìn)行2次，“A1”～“C1”電平的寫入結(jié)束。接著，經(jīng)由第2操作的準(zhǔn)備期間(Transfer)，使第2操作開始。程序及驗(yàn)證的循環(huán)是例如利用對于“A2”～“C2”電平的各電平，作為例示反復(fù)地進(jìn)行2次，“A2”～“C2”電平的寫入結(jié)束。

(緩存的數(shù)據(jù)存儲狀況)

接著，使用圖7至圖9，對圖6(b)的寫入操作的流程中的緩存LDL、UDL、XDL所進(jìn)行的數(shù)據(jù)的存儲進(jìn)行說明。在以下的說明中，存儲數(shù)據(jù)的緩存及存儲的時(shí)序僅為例示。

在圖7至圖9中，存儲中的數(shù)據(jù)是與維持于“E”電平的晶體管MT、及向“A”、“B”、“C”電平寫入的晶體管MT建立關(guān)聯(lián)地表示。緩存LDL、UDL、及XDL分別在各位中，保持與一次性地寫入的晶體管MT中的1個相關(guān)聯(lián)的值。更具體而言，緩存LDL、UDL、及XDL分別在各位中，保持對于維持于對應(yīng)的“E”電平的1個單元晶體管MT、及自“E”電平向“A”、“B”、或“C”電平寫入的1個單元晶體管MT的值。然而，圖7～圖9為方便起見，而分別通過“0”或“1”表現(xiàn)向“A”、“B”、或“C”電平的寫入未結(jié)束或結(jié)束。

圖7是表示自存儲控制器200傳輸數(shù)據(jù)的期間內(nèi)對緩存LDL、UDL、XDL的數(shù)據(jù)的存儲狀況。以下的操作是通過狀態(tài)機(jī)120經(jīng)由存儲單元控制寄存器121的控制而進(jìn)行。

如圖7所示，若寫入操作開始，則狀態(tài)機(jī)120將下頁的數(shù)據(jù)存儲于緩存XDL。在寫入操作開始時(shí)間點(diǎn)，緩存LDL、UDL可為任意的狀態(tài)(Invalid)。下頁的數(shù)據(jù)是利用狀態(tài)機(jī)120而自緩存XDL傳輸至例如緩存UDL。由此，緩存XDL可接收上頁的數(shù)據(jù)，從而上頁的數(shù)據(jù)被存儲于緩存XDL。上頁的數(shù)據(jù)是通過狀態(tài)機(jī)120而自緩存XDL傳輸至例如緩存LDL。

接著，狀態(tài)機(jī)120是為將緩存UDL中的下頁的數(shù)據(jù)向緩存XDL傳輸，將第1操作中的驗(yàn)證結(jié)果(判定數(shù)據(jù))存儲于緩存UDL而設(shè)。具體而言，狀態(tài)機(jī)120將緩存UDL的位串中的與向“A1”～“C1”電平寫入的晶體管MT相關(guān)的位重設(shè)為“0”。與維持于“E”電平的晶體管MT相關(guān)的位為“1”。

在圖8中，使第1操作開始。每次通過驗(yàn)證，“A1”～“C1”電平的各個寫入結(jié)束時(shí)，對于緩存UDL的向?qū)?yīng)的電平寫入的各晶體管MT的值由“0”變?yōu)椤?”。在圖8中，“A1”電平的第1次寫入循環(huán)(Program(1)及Verify(1)，以下，情況相同)是對于緩存UDL中的向“A1”電平寫入的晶體管MT的值一直為“0”。此情況表現(xiàn)了向“A1”電平寫入的晶體管MT中殘留有寫入未結(jié)束的晶體管MT從而驗(yàn)證失敗的狀態(tài)。以下的說明，也情況相同。

“A1”電平的第2次寫入循環(huán)是對于緩存UDL中的向“A1”電平寫入的晶體管MT的判定的值變?yōu)椤?”。在圖及以下的說明中，如此判定的值的變化設(shè)為表示已通過對應(yīng)的驗(yàn)證。

以下，每當(dāng)“B1”及“C1”電平的驗(yàn)證成功時(shí)，對于緩存UDL中的向“B1”及“C1”電平寫入的晶體管MT的值依次地由“0”變?yōu)椤?”。通過以上所述，第1操作結(jié)束。

若第1操作結(jié)束，則狀態(tài)機(jī)120將緩存UDL中的值(第1操作中的驗(yàn)證結(jié)果)進(jìn)行重設(shè)，用于存儲第2操作中的驗(yàn)證結(jié)果。

在圖9中，使第2操作開始。與第1操作相同，每當(dāng)“A2”、“B2”、及“C2”電平驗(yàn)證成功時(shí)，對于緩存UDL中的向“A2”、“B2”、及“C2”電平寫入的晶體管MT的值依次地由“0”變?yōu)椤?”。通過以上所述，第2操作結(jié)束。

那么，如根據(jù)圖8及圖9所知，在第2操作的開始時(shí)間點(diǎn)之前，下頁及上頁的數(shù)據(jù)是為第2操作中的利用而設(shè)，且分別保持在緩存XDL及LDL內(nèi)。然而，在第2操作開始后，存在該等數(shù)據(jù)無需保持而被擦除的情形?？稍谝虿脸粘龅木彺嬷写鎯ζ渌麛?shù)據(jù)等有效地充分利用存儲器100的資源。例如，在圖9中，在“A2”電平的寫入結(jié)束時(shí)間點(diǎn)，下頁的數(shù)據(jù)自緩存XDL中消失。在“B2”電平的寫入結(jié)束時(shí)間點(diǎn)，上頁的數(shù)據(jù)自緩存LDL中消失。

在將已中斷的寫入操作再次寫入至其他頁面時(shí)，存儲器100需要自存儲控制器200接收的相當(dāng)于2頁面的數(shù)據(jù)。由此，數(shù)據(jù)是否在寫入操作已中斷的時(shí)間點(diǎn)消失、即寫入操作進(jìn)行至哪一時(shí)間點(diǎn)對再啟動后的處理產(chǎn)生影響。

第1實(shí)施方式是鑒于所述問題，如上所述，狀態(tài)機(jī)120具備寄存器PW1COMP。寄存器PW1COMP是保持狀態(tài)碼CODE_PW1COMP。狀態(tài)碼CODE_PW1COMP具有基于寫入操作的進(jìn)行狀況的值，因此，狀態(tài)碼CODE_PW1COMP具有基于被指示寫入操作中斷的時(shí)序的值。存儲器100是基于條件，將包含狀態(tài)碼CODE_PW1COMP的信息發(fā)送至存儲控制器200。

以下，對狀態(tài)碼CODE_PW1COMP的例子，分為寫入操作的中斷時(shí)序不同的情形進(jìn)行說明。

(寫入操作中未產(chǎn)生中斷的情形)

首先，對于寫入操作中未產(chǎn)生中斷的情形，使用圖10～圖12進(jìn)行說明。在該情形時(shí)，狀態(tài)碼CODE_PW1COMP不被發(fā)送至存儲控制器200。

圖10～圖12是寫入操作中未產(chǎn)生中斷的情形時(shí)的寫入操作中的各種信號的時(shí)序圖。圖10～圖12也表示施加至選擇字線WL的電壓的波形。但，圖10～圖12及同樣其他的圖中的對于選擇字線WL的施加電壓僅為例示。

值PW1COMP是保持在寄存器PW1COMP中的值。值A(chǔ)COMP是保持在寄存器ACOMP中的值。值BCOMP是保持在寄存器BCOMP中的值。值號CCOMP是保持在寄存器CCOMP中的值。

如圖10所示，在時(shí)刻t1，存儲控制器200將寫入指令PRO與寫入目的地的下頁的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器100。在時(shí)刻t2，存儲器100將下頁的寫入數(shù)據(jù)自緩存XDL傳輸至緩存UDL。

在時(shí)刻t3，存儲控制器200將寫入指令PRO與寫入目的地的上頁的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器100。在時(shí)刻t4，存儲器100將上頁的寫入數(shù)據(jù)自緩存XDL傳輸至緩存LDL。

在時(shí)刻t2及t4傳輸數(shù)據(jù)的期間，存儲器100將表示忙碌的“L”電平的就緒/忙碌信號RBn輸出。

在寫入數(shù)據(jù)自存儲控制器200向存儲器100的緩存LDL或UDL傳輸之前的期間，值PW1COMP、ACOMP、BCOMP、及CCOMP可為“L”電平與“H”電平的任一電平。如此般，值為不限制的狀態(tài)在圖中由斜線表示。

如圖11所示，存儲器100是自時(shí)刻t5按照寫入指令PRO使第1操作開始。此后， 存儲器100在寫入操作結(jié)束之前、或成為自存儲控制器200接收到下一個信號的狀態(tài)之前，持續(xù)輸出“L”電平的就緒/忙碌信號RBn。

狀態(tài)機(jī)120是若使第1操作開始，則將值PW1COMP、ACOMP、BCOMP、CCOMP重設(shè)為“L”電平。而且，狀態(tài)機(jī)120控制行解碼器112等，對選擇字線WL依序地施加自電壓VPGM1逐一地提升值DVPGM1所得的電壓，從而依次地進(jìn)行“A1”～“C1”電平的寫入。

狀態(tài)機(jī)120是若“A1”電平的寫入結(jié)束，則將值A(chǔ)COMP設(shè)為“H”電平。根據(jù)圖11的例子，在時(shí)刻t9，值A(chǔ)COMP被設(shè)為“H”電平。狀態(tài)機(jī)120是若“B1”電平的寫入結(jié)束，則將值BCOMP設(shè)為“H”電平。根據(jù)圖11的例子，在未圖示的時(shí)刻t13，值BCOMP被設(shè)為“H”電平。若因“C1”電平的寫入結(jié)束而第1操作結(jié)束，則狀態(tài)機(jī)120將值PW1COMP設(shè)為“H”電平。根據(jù)圖11的例子，在時(shí)刻t17，值_PW1COMP被設(shè)為“H”電平。

在時(shí)刻t18，狀態(tài)機(jī)120是為第2操作而設(shè)，將值A(chǔ)COMP、BCOMP重設(shè)為“L”電平。另一方面，狀態(tài)機(jī)120將值PW1COMP維持為“H”電平。

如圖12所示，存儲器100是自時(shí)刻t18按照寫入指令PRO使第2操作開始。

狀態(tài)機(jī)120是控制行解碼器112等，對選擇字線WL依序地施加自電壓VPGM2逐一地提升值DVPGM2所得的電壓，從而依次地進(jìn)行“A2”～“C2”電平的寫入。

狀態(tài)機(jī)120是若“A2”電平的寫入結(jié)束，則將值A(chǔ)COMP設(shè)為“H”電平，若“B2”電平的寫入結(jié)束，則將值BCOMP設(shè)為“H”電平。狀態(tài)機(jī)120是若“C2”電平的寫入結(jié)束，且第2操作結(jié)束，則將值CCOMP設(shè)為“H”電平。根據(jù)圖12的例子，在時(shí)刻t30，將值CCOMP設(shè)為“H”電平。

利用以上處理，寫入操作結(jié)束。

(第1操作中產(chǎn)生中斷的情形)

若在寫入操作的中途，主機(jī)設(shè)備300對存儲控制器200指示中斷，則存儲控制器200進(jìn)行用于寫入操作中斷的處理。

以下，使用圖13及圖14，對存儲器100在第1操作中被指示中斷的情形時(shí)的寫入操作的流程進(jìn)行說明。

如圖13所示，在步驟S105中，存儲控制器200將寫入指令PRO與寫入目的地的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器100。寫入數(shù)據(jù)包含下頁的數(shù)據(jù)及上頁的數(shù)據(jù)。步驟S105相當(dāng)于圖10的進(jìn)行至?xí)r刻t1～t5為止的操作。

在步驟S110中，存儲器100按照“H”電平的信號CMD_PRO，執(zhí)行寫入操作?！癏” 電平的信號CMD_PRO是基于存儲器100接收到寫入指令PRO，指示寫入。隨著寫入操作開始，存儲器100將“L”電平的就緒/忙碌信號RBn發(fā)送至存儲控制器200。

假設(shè)存儲控制器200在第5次的驗(yàn)證(時(shí)刻t14～t15)中使寫入操作的中斷開始。隨著開始，如圖14所示，存儲控制器200進(jìn)行寫入狀態(tài)的查詢(圖13的步驟S115)。因此，存儲控制器200將查詢指令CMDq發(fā)送至存儲器100。

指令解碼器115是基于存儲器100接收到查詢指令CMDq，而在允許寫入信號WEn的上升邊緣，將“H”電平的信號CMD_PW1STAT發(fā)送至狀態(tài)機(jī)120。由此，狀態(tài)機(jī)120將寄存器PW1COMP中的值作為狀態(tài)碼CODE_PW1COMP輸出，并且利用選擇電路117使?fàn)顟B(tài)碼CODE_PW1COMP向輸出緩沖器103傳輸。狀態(tài)碼CODE_PW1COMP是基于狀態(tài)機(jī)120在第1操作中接收到信號CMD_PW1SAT而為“L”電平。

在時(shí)刻t15之后，存儲控制器200將已斷言的允許讀出信號REn發(fā)送至存儲器100，接收到該允許讀出信號REn后，存儲器100將各種狀態(tài)(staus)碼等作為IO信號向存儲控制器200發(fā)送(圖13的步驟S120)。所發(fā)送的狀態(tài)碼包含狀態(tài)碼CODE_PW1COMP。

存儲控制器200因狀態(tài)碼CODE_PW1COMP為“L”電平，故獲知存儲器100至少在接收到查詢指令CMDq的時(shí)間點(diǎn)處于第1操作中。因此，存儲控制器200獲知以前發(fā)送的相當(dāng)于2頁面的數(shù)據(jù)依然保持在緩存LDL、UDL、及XDL中的任一個中。由此，進(jìn)而，存儲控制器200獲知無需寫入數(shù)據(jù)的再次發(fā)送或?qū)懭氩僮鞯倪M(jìn)行的待機(jī)而可使中斷開始。

因可使中斷開始，故在時(shí)刻t16，存儲控制器200將中斷指令RST發(fā)送至存儲器100(圖13的步驟S125)。另外，存儲器100也可以在接收到中斷指令RST后，不再維持值PW1COMP。如此般，保持或不保持值PW1COMP皆可的情形在圖中以斜線表示。

指令解碼器115是基于存儲器100接收到中斷指令RST，將“H”電平的信號CMD_RST發(fā)送至狀態(tài)機(jī)120(圖13的步驟S130)?！癏”電平的信號CMD_RST是指示寫入操作的中斷(停止)。若接收到指示，則狀態(tài)機(jī)120進(jìn)行用于寫入操作的處理(例如參與寫入的要素的狀態(tài)的初始化等)使寫入停止。

若狀態(tài)機(jī)120完成用于寫入操作的停止的處理，則在時(shí)刻t17，存儲器100成為就緒狀態(tài)。受此影響，存儲控制器200將插入指令CMDi發(fā)送至存儲器100(圖13的步驟S135)。插入指令CMDi是例如某一下頁的數(shù)據(jù)的讀出指令等，且伴有讀出源的地址的指定。

接收插入指令CMDi的存儲器100既可能是已使寫入操作中斷的存儲器100，也可以能是連接于存儲控制器200的其他存儲器100。在已使操作中斷的存儲器100中，例 如地址與寫入操作被中斷的存儲單元不同的存儲單元成為插入操作的對象。寫入操作中可進(jìn)行插入的操作例如已定。若為不破壞存儲器100所保持的數(shù)據(jù)的操作，則任何操作也均可插入。

在時(shí)刻t18，存儲器100按照插入指令CMDi，執(zhí)行插入操作(圖13的步驟S140)。基于插入操作為讀出操作的例子，存儲器100按照允許讀出信號REn將讀出數(shù)據(jù)發(fā)送至存儲控制器200。插入操作是例如在時(shí)刻t19之前結(jié)束。存儲器100是與讀出數(shù)據(jù)的開始發(fā)送同時(shí)地返回至就緒狀態(tài)。

至少一部分基于存儲器100返回至就緒狀態(tài)，存儲控制器200獲知被中斷的寫入操作可進(jìn)行再啟動。因而，存儲控制器200在例如接收到讀出數(shù)據(jù)后的時(shí)刻t19，將寫入指令PROr與寫入目的地的地址一同地發(fā)送至存儲器100(圖13的步驟S145)。

在緩存XDL、UDL、及LDL內(nèi)，依然保持有相當(dāng)于2頁面的數(shù)據(jù)，因此，存儲控制器200不發(fā)送寫入數(shù)據(jù)。寫入指令PROr是與通常的寫入指令PRO不同，不伴有寫入數(shù)據(jù)的輸出地指示寫入。寫入指令PROr的發(fā)送目的地是寫入操作被中斷的存儲器100。寫入目的地的地址是與中斷前作為寫入對象的存儲單元的地址既可相同也可以不同。

自時(shí)刻t20起，狀態(tài)機(jī)120進(jìn)行用于寫入操作的再啟動的準(zhǔn)備(Transfer)。接著，在時(shí)刻t21，狀態(tài)機(jī)120基于寫入指令PROr，使用緩存XDL、UDL、及LDL內(nèi)的數(shù)據(jù)，使寫入操作再啟動(圖13的步驟S150)。再啟動后的寫入操作是與通常的寫入操作同樣地，自第1操作的第1次的寫入循環(huán)開始。但，當(dāng)再次寫入目的地的地址與中斷前相同時(shí)，也可以以繼續(xù)進(jìn)行中斷前的寫入操作的方式進(jìn)行再次寫入。

若存儲器100中的寫入操作結(jié)束，存儲器100成為就緒狀態(tài)，則存儲控制器200對存儲器100指示下一個操作(圖13的步驟S155)。

(第2操作中產(chǎn)生中斷原因的情形)

接著，使用圖15，對第2操作中產(chǎn)生中斷原因的情形時(shí)的寫入操作的流程進(jìn)行說明。

假設(shè)存儲控制器200在第2操作的第1次驗(yàn)證(時(shí)刻t18～t19)中使寫入操作的中斷開始。隨著開始，如圖15所示，存儲控制器200將查詢指令CMDq發(fā)送至存儲器100。

指令解碼器115基于存儲器100接收到查詢指令CMDq，將“H”電平的信號CMD_PW1STAT發(fā)送至狀態(tài)機(jī)120。由此，經(jīng)由選擇電路117的選擇，將包含狀態(tài)碼CODE_PW1COMP的各種信息發(fā)送至存儲控制器200。狀態(tài)碼CODE_PW1COMP基于狀態(tài)機(jī)120在第2操作中接收到信號CMD_PW1SAT而為“H”電平。

存儲控制器200因狀態(tài)碼CODE_PW1COMP為“H”電平，而獲知存儲器100至少在接收到查詢指令CMDq的時(shí)間點(diǎn)為第2操作中。因而，存儲控制器200獲知存在緩存 XDL、UDL、及LDL的任一個中的相當(dāng)于2頁面的數(shù)據(jù)中的一部分或全部已消失的可能性。

至?xí)r刻t20～t23為止的中斷操作及插入操作是與圖14的第1操作中的至?xí)r刻t16～t19為止的操作相同。插入操作是例如讀出操作，且例如在時(shí)刻t23之前結(jié)束。存儲器100是與讀出數(shù)據(jù)的發(fā)送開始同時(shí)地返回至就緒狀態(tài)。

至少一部分基于存儲器100返回至就緒狀態(tài)，存儲控制器200獲知被中斷的寫入操作可進(jìn)行再啟動。因而，存儲控制器200在例如接收到讀出數(shù)據(jù)后的時(shí)刻t23，將寫入指令PRO與寫入目的地的上頁及下頁的地址一同地發(fā)送至寫入操作被中斷的存儲器100。因存在存儲器100內(nèi)的寫入數(shù)據(jù)已消失的可能性，故存儲控制器200也將用于上頁及下頁的寫入數(shù)據(jù)再次發(fā)送。

在時(shí)刻t27，狀態(tài)機(jī)120基于寫入指令PRO，使用再次接收的寫入數(shù)據(jù)，使寫入操作再啟動。

在第1實(shí)施方式中，對于存儲控制器200在存儲器100中在寫入操作中被指示中斷的情形時(shí)將寫入操作中斷，使成為中斷原因的處理優(yōu)先的例子進(jìn)行了說明，但不僅限于此。存儲控制器200也可以在將狀態(tài)碼CODE_PW1COMP輸出后，鑒于存儲器100的寫入操作的狀況、或中斷的原因的內(nèi)容、重要性、及緊急性等，而判斷是否實(shí)際使寫入操作中斷。例如，存儲控制器200也可以進(jìn)行若為第1操作中則使寫入操作中斷，若為第2操作中則不使寫入操作中斷的判斷。

(3)第1實(shí)施方式的效果

根據(jù)第1實(shí)施方式，若存儲器100在第1操作中接收到查詢指令CMDq，則狀態(tài)機(jī)120將“L”電平的狀態(tài)碼CODE_PW1COMP發(fā)送至存儲控制器200。狀態(tài)機(jī)120是若存儲器100在第2操作中接收到查詢指令CMDq，則將“H”電平的狀態(tài)碼CODE_PW1COMP發(fā)送至存儲控制器200?；谠摌?gòu)成，獲得以下的1個或多個效果。

(A)存儲控制器200可在使存儲器100的寫入操作中斷時(shí)，獲知寫入操作的進(jìn)展?fàn)顩r。因而，存儲控制器200可在使寫入操作再啟動時(shí)，再次判斷是否必須將數(shù)據(jù)輸出至存儲器100。

(B)存儲控制器200在第1操作中使寫入操作中斷的情形時(shí)，不必對存儲器100再次發(fā)送寫入數(shù)據(jù)。因而，可削減寫入數(shù)據(jù)的再發(fā)送所需的時(shí)間。

例如，比較例的NAND型閃速存儲器不具有通知寫入操作的進(jìn)展?fàn)顩r的功能。因而，在使寫入操作再啟動時(shí)，例如經(jīng)常將寫入數(shù)據(jù)再發(fā)送。相當(dāng)于1頁面的數(shù)據(jù)的寫入所需的時(shí)間是例如1000μ秒。其中，數(shù)據(jù)自存儲控制器向存儲器發(fā)送所需的時(shí)間為例如100 μ秒。無論存儲器中是否殘存有數(shù)據(jù)，若將數(shù)據(jù)多余地再發(fā)送，則相當(dāng)于總寫入時(shí)間的10％的時(shí)間成為多余。

根據(jù)第1實(shí)施方式，在存儲器100依然保持有寫入數(shù)據(jù)的情形時(shí)，存儲控制器200不將寫入數(shù)據(jù)進(jìn)行再發(fā)送。由此，可削減相當(dāng)于總寫入時(shí)間的10％的時(shí)間，從而可削減傳送信號IO的總線的占用時(shí)間。因此，可提升存儲器100的利用效率，從而可實(shí)現(xiàn)存儲系統(tǒng)10整體的效率化。

(C)存儲控制器200可具有在第1操作中使中斷操作開始，且在第2操作中不使中斷操作開始等較多的選擇面。由此，存儲控制器200可靈活地進(jìn)行來自主機(jī)設(shè)備300的各種命令等的處理，從而提升存儲系統(tǒng)10整體的操作效率。

(D)存儲控制器200可在例如第2操作中，不進(jìn)行對存儲器100的寫入操作的中斷。若以此為前提，則存儲控制器200為需要數(shù)據(jù)的再發(fā)送的情形而設(shè)，在寫入操作結(jié)束之前無需將寫入數(shù)據(jù)預(yù)先備份。因而，可實(shí)現(xiàn)存儲控制器200的資源(例如緩沖存儲器204)的有效利用。

(4)第1實(shí)施方式的變化例

變化例是基于寫入操作的其他例子。對于變化例，使用圖16至圖18進(jìn)行說明。

在NAND型閃速存儲器100使寫入操作開始時(shí)，存在最初僅接收相當(dāng)于1頁面(例如下頁)的數(shù)據(jù)的情形。此情況是可能因在處理來自主機(jī)設(shè)備300的各種命令等中，較多地存在等待存儲控制器200的處理的命令的情形等而引起。在如此的情形時(shí)，例如存儲控制器200在相當(dāng)于另1頁面(例如上頁)的數(shù)據(jù)的發(fā)送之前，使僅下頁的數(shù)據(jù)的寫入開始。寫入下頁的數(shù)據(jù)的操作例如被稱為下頁寫入。下頁寫入是由與指示第1操作及第2操作的指令不同的指令指示。下頁寫入、及經(jīng)由下頁寫入進(jìn)行上頁的寫入的方式被稱為LM寫入方式。另一方面，如圖4所示地對保持下頁與上頁的數(shù)據(jù)的狀態(tài)的寫入例如也稱為全序列方式。

下頁寫入后的狀態(tài)是示于圖16(b')。變化例中記述的寫入操作是在插入圖16(b')的步驟的方面，不同于圖4的寫入操作。利用下頁寫入而使存儲單元晶體管MT的閾值電壓上升，從而存儲單元晶體管MT處于“LM”電平，或停滯在“E”電平。處于“LM”電平的晶體管MT的閾值電壓高于驗(yàn)證電壓LMV。驗(yàn)證電壓LMV是例如高于驗(yàn)證電壓AV1且低于驗(yàn)證電壓BV1。

存儲器100是在下頁寫入之后接收上頁的數(shù)據(jù)，且與圖4同樣地，進(jìn)行第1及第2操作。

在本變化例中，寫入操作可自LM寫入方式切換為全序列方式。

[寫入操作的流程]

圖17及圖18是表示下頁寫入被中斷的情形時(shí)的寫入操作的流程。

如圖17所示，在時(shí)刻t1，存儲控制器200將寫入指令PRS與寫入目的地的下頁的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器100。寫入指令PRS是指示相當(dāng)于1頁面的數(shù)據(jù)的寫入，與指示全序列方式的寫入的寫入指令PRO不同。若接收到指令PRS及寫入數(shù)據(jù)，則狀態(tài)機(jī)120在時(shí)刻t2，將下頁的寫入數(shù)據(jù)自緩存XDL向緩存UDL傳輸。

基于寫入指令PRS，狀態(tài)機(jī)120自時(shí)刻t3使下頁寫入的寫入循環(huán)開始。在下頁寫入中，程序電壓在每次施加時(shí)，利用狀態(tài)機(jī)120的控制，而自電壓VPGML僅升壓值DVPGML。電壓VPGML是小于例如第2操作中的電壓VPGM2。電壓VPGML可為第1操作中的電壓VPGM1以下或以上。值DVPGML是例如大于第2操作中的值(升幅)DVPGM2。值DVPGML可為第1操作中的升幅DVPGM1以下或以上。

在下頁寫入中，寫入數(shù)據(jù)僅相當(dāng)于1頁面，不會占用所有的緩存。因而，存儲器100可自存儲控制器200接收下一個數(shù)據(jù)。因此，在下頁寫入中，狀態(tài)機(jī)120將“H”電平的就緒/忙碌信號RBn發(fā)送至存儲控制器200。

假設(shè)存儲控制器200在第2次的程序循環(huán)(t5～t6)中使寫入操作的中斷開始。隨著開始，存儲控制器200將查詢指令CMDq發(fā)送至存儲器100。

指令解碼器115是基于存儲器100接收到查詢指令CMDq，將“H”的信號CMD_PW1STAT發(fā)送至狀態(tài)機(jī)120。由此，在時(shí)刻t6，將包含狀態(tài)碼CODE_PW1COMP的各種信息自存儲器100發(fā)送至存儲控制器200。狀態(tài)機(jī)120是在下頁寫入中，以可在取得上頁的數(shù)據(jù)后切換為全序列方式的方式，將下頁的數(shù)據(jù)持續(xù)保持在緩存XDL、UDL、及LDL的任一個。因而，在下頁寫入的期間，值PW1COMP停滯在“L”電平，進(jìn)而，狀態(tài)碼CODE_PW1COMP也為“L”電平。

存儲控制器200是基于接收到“L”電平的狀態(tài)碼CODE_PW1COMP，而獲知在存儲器100接收到查詢指令CMDq的時(shí)間點(diǎn)，存儲器100保持有下頁的寫入數(shù)據(jù)。由此，進(jìn)而，存儲控制器200獲知可使中斷開始。

因可使中斷開始，故存儲控制器200將中斷指令RST發(fā)送至存儲器100。在時(shí)刻t7以后，存儲器100與圖14及圖15的情形同樣地，執(zhí)行中斷操作及插入操作。插入操作是例如讀出操作，且存儲器100與讀出數(shù)據(jù)的發(fā)送開始同時(shí)地返回至就緒狀態(tài)。

至少一部分基于存儲器100返回至就緒狀態(tài)，存儲控制器200獲知可使被中斷的寫入操作再啟動。因而，如圖18所示，存儲控制器200在例如接收到讀出數(shù)據(jù)后的時(shí)刻t10，將寫入指令PRSr與寫入目的地的地址一同地輸出至寫入操作被中斷的存儲器100。 存儲控制器200不發(fā)送寫入數(shù)據(jù)。其原因在于緩存XDL、UDL、或LDL依然保持有下頁的數(shù)據(jù)。寫入指令PRSr是與通常的寫入指令PRS不同，不伴有數(shù)據(jù)的輸出地指示相當(dāng)于1頁面的寫入。寫入目的地的地址是與中斷前作為寫入對象的存儲單元的地址既可相同也可以不同。

自時(shí)刻11起，狀態(tài)機(jī)120進(jìn)行用于寫入操作的再啟動的準(zhǔn)備(Transfer)。接著，在時(shí)刻t12，狀態(tài)機(jī)120基于寫入指令PRSr，使用緩存XDL、UDL、或LDL中的數(shù)據(jù)使寫入操作再啟動。

另一方面，在時(shí)刻t12，存儲控制器200成為可將上頁的數(shù)據(jù)輸出的狀態(tài)。故而，存儲控制器200將寫入指令PRO與寫入目的地的地址及寫入數(shù)據(jù)一同地發(fā)送至寫入操作中的存儲器100。

即便時(shí)刻t12的時(shí)間點(diǎn)，也在緩存XDL、UDL、或LDL內(nèi)依然保持有下頁的數(shù)據(jù)，因此，存儲控制器200僅將上頁的數(shù)據(jù)發(fā)送至存儲器100，而不進(jìn)行下頁的數(shù)據(jù)的輸出。寫入目的地的塊BLK、字符串單元SU、字線WL的地址必須與寫入操作中的存儲單元相同。

基于接收到寫入指令PRO，存儲器100使全序列方式的寫入操作開始。該寫入操作是例如與圖11及圖12所示的操作相同。在進(jìn)而產(chǎn)生新的中斷原因時(shí)，存儲器100及存儲控制器200也可以進(jìn)行與例如圖14或圖15所示的操作相同的操作。

如上所述，根據(jù)變化例，信號CMD_PW1STAT、及狀態(tài)碼CODE_PW1COMP等的構(gòu)成也可以適用于自LM寫入方式向全序列方式切換的寫入操作。

＜第2實(shí)施方式＞

接著，對第2實(shí)施方式的NAND型閃速存儲器150及存儲控制器250，使用圖19至圖22進(jìn)行說明。第2實(shí)施方式是在設(shè)置存儲控制器與存儲器之間的數(shù)據(jù)保持中斷指令的方面，不同于第1實(shí)施方式。

(1)存儲系統(tǒng)的構(gòu)成

在第2實(shí)施方式中，存儲控制器250除了第1實(shí)施方式的存儲控制器200的要素、操作、及功能以外，且可將數(shù)據(jù)保持中斷指令RSVRST輸出。存儲控制器250是若在例如存儲器150中的寫入操作的期間，自主機(jī)設(shè)備300指示寫入操作的中斷，則將數(shù)據(jù)保持中斷指令RSVRST發(fā)送至存儲器150。數(shù)據(jù)保持中斷指令RSVRST是若接收到其的存儲器150為第1操作中，則指示第1操作結(jié)束后的中斷。

存儲器150具有圖19所示的構(gòu)成。存儲器150是在外圍電路1包含指令解碼器155。指令解碼器155是除了指令解碼器115的要素、操作及功能以外，且可在數(shù)據(jù)信號DIN 包含數(shù)據(jù)保持中斷指令RSVRST的情形時(shí)，將例如信號CMD_RSVRST輸出。信號CMD_RSVRST是對狀態(tài)機(jī)120通知存儲器150已接收到數(shù)據(jù)保持中斷指令RSVRST。信號CMD_RSVRST是基于存儲器150接收到數(shù)據(jù)保持中斷指令RSVRST而設(shè)為“H”電平。指令解碼器155是使用例如寄存器，存儲已接收到“H”電平的信號CMD_RSVRST。狀態(tài)機(jī)120是根據(jù)在寫入操作的哪一階段接收到“H”電平的信號CMD_RSVRST，調(diào)整使寫入操作中斷的時(shí)序。

關(guān)于指令解碼器155的其他功能，與所述實(shí)施方式中記述的指令解碼器115相同。

關(guān)于其他構(gòu)成，第1實(shí)施方式的記述完全適于第2實(shí)施方式。

(2)數(shù)據(jù)的寫入操作

接著，對數(shù)據(jù)向NAND型閃速存儲器150的數(shù)據(jù)的寫入操作的例子進(jìn)行說明。

[第1操作中產(chǎn)生中斷的情形]

首先，一邊使用圖20，且參照圖21，一邊對于在存儲器150的第1操作中，主機(jī)設(shè)備300對存儲控制器250指示中斷的情形時(shí)的寫入操作的流程進(jìn)行說明。

如圖20所示，存儲控制器250將寫入指令PRO與寫入目的地的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器150(步驟S205)。按照寫入指令PRO，存儲器150進(jìn)行寫入操作(步驟S210)。步驟S210是如圖21所示包含程序(步驟S211)、驗(yàn)證(步驟S212)、及第1操作的結(jié)束的確認(rèn)(步驟S213)。在第1操作結(jié)束之前，反復(fù)地進(jìn)行步驟S211～S213的組。

以后的流程是基于存儲器150在寫入操作中的哪一階段接收到數(shù)據(jù)保持中斷指令RSVRST而不同。首先，對存儲器150在第1操作中接收到數(shù)據(jù)保持中斷指令RSVRST的情形進(jìn)行說明。即，如圖20所示，在第1操作中，存儲控制器250將數(shù)據(jù)保持中斷指令RSVRST發(fā)送至存儲器150(步驟S215)。即便該情形時(shí)，存儲器150也持續(xù)進(jìn)行第1操作且使之結(jié)束。若第1操作結(jié)束，則狀態(tài)機(jī)120進(jìn)行數(shù)據(jù)保持中斷操作(步驟S220)。在數(shù)據(jù)保持中斷操作中，狀態(tài)機(jī)120判斷在第1操作中是否接收到“H”電平的信號CMD_RSVRST(圖21的步驟S220)。狀態(tài)機(jī)120獲知在第1操作中接收到“H”電平的信號CMD_RSVRST，使寫入操作中斷。其結(jié)果，存儲器150移行至就緒狀態(tài)。

存儲控制器250是接收到存儲器150成為就緒狀態(tài)，而對存儲器150發(fā)送查詢指令CMDq(步驟S225)?；诖鎯ζ鹘邮盏讲樵冎噶頒MDq，狀態(tài)機(jī)120將狀態(tài)碼CODE_PW1COMP發(fā)送至存儲控制器250(步驟S230)。狀態(tài)碼CODE_PW1COMP是維持為存儲器150接收到數(shù)據(jù)保持中斷指令RSVRST的時(shí)間點(diǎn)、進(jìn)而狀態(tài)機(jī)120接收到“H”電平的信號CMD_RSVRST的時(shí)間點(diǎn)的值(此處為“L”電平)。因而，存儲控制器250在獲知存儲器150在第1操作中接收到數(shù)據(jù)保持中斷指令RSVRST且使第1操作結(jié)束之 后，不使第2操作開始而已使寫入操作中斷。由此，存儲控制器250獲知存儲器150依然保持有相當(dāng)于2頁面的數(shù)據(jù)。

接著至步驟S235～S240為止的插入操作是與圖13中的至步驟S135～S140為止的操作相同。若插入操作結(jié)束，則存儲控制器250將寫入指令PROr與寫入目的地的地址一同地發(fā)送至存儲器150(步驟S245)。存儲控制器250不將寫入數(shù)據(jù)進(jìn)行再發(fā)送。寫入目的地的地址可設(shè)為與中斷前作為寫入對象的存儲單元的地址相同。

狀態(tài)機(jī)120是基于寫入指令PROr，使寫入操作再啟動(步驟S250)。步驟S250是如圖21所示，包含程序(步驟S251)、驗(yàn)證(步驟S252)、及第2操作的結(jié)束的確認(rèn)(步驟S253)。在第2操作結(jié)束之前，反復(fù)地進(jìn)行步驟S251～S253之組。若第2操作結(jié)束，存儲器150成為就緒狀態(tài)，則存儲控制器250對存儲器150指示下一個操作(步驟S255)。

另一方面，在存儲器150在第1操作中未接收到數(shù)據(jù)保持中斷指令RSVRST的情形時(shí)，狀態(tài)機(jī)120利用圖21的步驟S220中的判斷而獲知該情形。在該情形時(shí)，狀態(tài)機(jī)120直接執(zhí)行第2操作(步驟S251'～S253')。即，程序及驗(yàn)證是反復(fù)地進(jìn)行直至值CCOMP成為1，若值CCOMP成為1則寫入結(jié)束。

在如此般，存儲控制器250在存儲器150的第1操作中將數(shù)據(jù)保持中斷指令RSVRST發(fā)送至存儲器150的情形時(shí)，自指令的發(fā)送至寫入操作中斷為止所消耗的時(shí)間長于使用中斷指令RST的情形。其原因在于第1操作持續(xù)進(jìn)行。

存儲控制器250也可以當(dāng)在寫入操作中自主機(jī)設(shè)備300指示中斷時(shí)，取代數(shù)據(jù)保持中斷指令RSVRST而發(fā)送中斷指令RST。發(fā)送哪一個指令是鑒于中斷的原因的緊急度、及存儲系統(tǒng)10的整體的狀況等，由存儲控制器250進(jìn)行判斷。

[在第2操作中產(chǎn)生中斷的情形]

接著，使用圖22，對于存儲器150的第2操作中，主機(jī)設(shè)備300對存儲控制器250指示中斷的情形時(shí)的寫入操作的流程進(jìn)行說明。

如圖22所示，存儲控制器250是將保持中斷指令RSVRST發(fā)送至存儲器150(步驟S215)。步驟S215設(shè)為在存儲器150為第2操作中進(jìn)行?；诖鎯ζ?50接收到數(shù)據(jù)保持中斷指令RSVRST，狀態(tài)機(jī)120接收“H”電平的信號CMD_RSVRST，且判斷接收到信號CMD_RSVRST的時(shí)序(步驟S220)。如本例所述，狀態(tài)機(jī)120是在于第2操作中接收到“H”電平的信號CMD_RSVRST的情形時(shí)，在接收到“H”電平的信號CMD_RSVRST的時(shí)間點(diǎn)使寫入操作中斷。

此后，進(jìn)行步驟S225及S230。步驟S230中所發(fā)送的狀態(tài)碼CODE_PW1COMP為“H”電平。因而，存儲控制器250獲知存儲器150在第2操作中接收到數(shù)據(jù)保持中斷指 令RSVRST，使寫入操作中斷的情形，進(jìn)而緩存XDL、UDL、及LDL的任一個中的相當(dāng)于2頁面的數(shù)據(jù)中的一部分或全部已消失的情形。

在接著插入操作后的步驟S245中，存儲控制器250在使寫入操作再啟動時(shí)，將寫入指令PRO與寫入目的地的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器150。寫入目的地的地址是與中斷前作為寫入對象的存儲單元的地址既可相同也可以不同。

(3)第2實(shí)施方式的效果

根據(jù)第2實(shí)施方式，若存儲器150在第1操作中接收到數(shù)據(jù)保持中斷指令RSVRST，則狀態(tài)機(jī)120在第1操作結(jié)束之前持續(xù)進(jìn)行寫入操作，且在第1操作的結(jié)束后使寫入操作中斷?；谠摌?gòu)成，獲得以下的1個或多個效果。

(A)因在寫入操作的中斷的時(shí)間點(diǎn)，第1操作結(jié)束，故寫入對象的存儲單元晶體管MT已相應(yīng)于寫入數(shù)據(jù)而處于“A1”～“C1”電平的任一電平。如此的狀態(tài)雖可靠性不及經(jīng)由第2操作的狀態(tài)，但存在作為暫時(shí)性地保持有數(shù)據(jù)的狀態(tài)具有充分的可靠性的情形。因而，可在該暫時(shí)性地將數(shù)據(jù)保持在存儲單元晶體管MT的狀態(tài)之間進(jìn)行插入操作。

(B)在對與中斷前相同的晶體管MT再啟動寫入的情形時(shí)，存儲器150可自第2操作的最初時(shí)使寫入操作再啟動。該情形比自第1操作或第2操作的中途進(jìn)行再啟動的情形，處理的管理及執(zhí)行更為容易。而且，無論是否多余，均可避免再次進(jìn)行第1操作，從而可縮短寫入時(shí)間。

(4)第2實(shí)施方式的變化例

變化例是關(guān)于存儲器160在第1操作中接收到數(shù)據(jù)保持中斷指令RSVRST的情形時(shí)的寫入操作的再啟動的操作。對于變化例，使用圖23進(jìn)行說明。

至圖23的步驟S205～S240為止的操作是與圖20的操作相同。在接著的步驟S241中，存儲控制器260在寫入操作的再啟動時(shí)，將讀出指令RD1r發(fā)送至存儲器160。讀出指令RD1r是指示來自寫入操作被中斷的晶體管MT的數(shù)據(jù)讀出。讀出指令RD1r是與通常時(shí)的讀出指令不同，指示用于“A1”～“C1”電平的判定的讀出電壓的使用。

狀態(tài)機(jī)120是基于存儲器160接收到讀出指令RD1r，按照讀出指令RD1r進(jìn)行數(shù)據(jù)的讀出(步驟S242)。讀出的數(shù)據(jù)是利用存儲控制器260而接收。存儲控制器260是使用ECC電路260糾正該讀出數(shù)據(jù)中的錯誤。自該存儲器160讀出且已實(shí)施糾正的數(shù)據(jù)相當(dāng)于步驟S205中的寫入數(shù)據(jù)。

存儲控制器260是將寫入指令PRO與寫入目的地的地址及寫入數(shù)據(jù)一同地發(fā)送至存儲器160(步驟S245)。若存儲器160接收到寫入指令PRO，則狀態(tài)機(jī)120使寫入操作再啟動(步驟S250)。

如此般，根據(jù)本變化例，在第1操作中所指示的寫入操作的中斷后，在該寫入操作再啟動前，存儲器160接收讀出指令RD1r，自寫入操作被中斷的晶體管MT將數(shù)據(jù)讀出。因而，即便未為第1操作中所指示的寫入操作的中斷后的再啟動而設(shè)，從而緩存LDL、UDL、及XDL中不保持寫入數(shù)據(jù)，存儲控制器260也可以使用保持在晶體管MT中的暫時(shí)性數(shù)據(jù)，將寫入數(shù)據(jù)再生。該情形是將存儲控制器260保持寫入數(shù)據(jù)的必要性排除。由此，例如可在圖23的步驟S205后，將緩沖存儲器240中的寫入數(shù)據(jù)擦除而用于其他用途。

＜其他實(shí)施方式＞

操作的流程中的步驟的順序可盡可能相互地替換。例如，狀態(tài)碼CODE_PW1COMP的通知、中斷操作的執(zhí)行、插入操作的執(zhí)行可進(jìn)行替換。例如，也可以在使寫入操作中斷后，通知狀態(tài)碼CODE_PW1COMP，或在執(zhí)行插入操作后，發(fā)送狀態(tài)碼CODE_PW1COMP。

而且，實(shí)施方式及變化例是對于不伴有數(shù)據(jù)的輸出地使寫入再啟動的情形時(shí)，使用與通常的寫入指令PRO及PRS等不同的寫入指令PROr及PRSr等的例子進(jìn)行了說明，但不僅限于此。若不進(jìn)行寫入指令所進(jìn)行的區(qū)分，例如狀態(tài)碼CODE_PW1COMP為“L”電平時(shí)接收到寫入指令，則NAND型閃速存儲器也可以具有無數(shù)據(jù)輸出而使寫入開始的功能。

寫入至存儲單元晶體管的數(shù)據(jù)也可以為3位或3位以上。例如在3位的情形時(shí)，一次性寫入的存儲單元晶體管MT之組的存儲空間具有下頁、中(middle)頁、及上頁。

NAND字符串NS也可以為具有MONOS(Metal-Oxide-Nitride-Oxide-Silicon，硅金屬-氧化物-氮化物-氧化物-硅)結(jié)構(gòu)的平面NAND字符串。

在所述實(shí)施方式及變化例中，存儲單元的存儲方式可為2值存儲方式、多值存儲方式等。關(guān)于多值存儲方式的存儲單元中的讀出操作、寫入操作、及擦除操作的例子，以下詳細(xì)描述。

例如，在多值電平的讀出操作中，將閾值電壓由低向高依序地設(shè)為A電平、B電平、及C電平等。在相應(yīng)的讀出操作中，對A電平的讀出操作中所選擇的字線施加的電壓是例如0V～0.55V之間。并非僅限于此，也可以為0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等任一個之間。對B電平的讀出操作中所選擇的字線施加的電壓是例如1.5V～2.3V之間。并非僅限于此，也可以為1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等任一個之間。對C電平的讀出操作中所選擇的字線施加的電壓是例如3.0V～4.0V之間。并非僅限于此，也可以為3.0V～3.2V、 3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等任一個之間。作為讀出操作的時(shí)間(tR)，也可以為例如25μs～38μs、38μs～70μs、70μs～80μs等任一個之間。

寫入操作是包含程序操作與驗(yàn)證操作。在寫入操作中，對程序操作時(shí)所選擇的字線最初施加的電壓為例如13.7V～14.3V之間。并非僅限于此，也可以為例如13.7V～14.0V、14.0V～14.6V等任一個之間。也可以使寫入第奇數(shù)個字線時(shí)對所選擇的字線最初施加的電壓、與寫入第偶數(shù)個字線時(shí)對所選擇的字線最初施加的電壓不同。在程序操作設(shè)為ISPP方式(Incremental Step Pulse Program，增量步進(jìn)脈沖程序)時(shí)，作為升壓的電壓，可列舉例如0.5V左右。作為對非選擇的字線施加的電壓，也可以為例如6.0V～7.3V之間。并非僅限于此，既可為例如7.3V～8.4V之間，也可以為6.0V以下。也可以利用非選擇的字線為第奇數(shù)個字線抑或是第偶數(shù)個字線，而使施加的通過電壓不同。作為寫入操作的時(shí)間(tProg)，也可以為例如1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之間。

在擦除操作中，對配置在半導(dǎo)體襯底上部且存儲單元配置在上方的井最初施加的電壓為例如12V～13.6V之間。并非僅限于此，也可以為例如13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等任一個之間。作為擦除操作的時(shí)間(tErase)，也可以為例如3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之間。

而且，存儲單元也可以為例如以下所述的結(jié)構(gòu)。存儲單元具有介隔膜厚為4nm～10nm的隧道絕緣膜配置在硅襯底等半導(dǎo)體襯底上的電荷存儲膜。該電荷存儲膜可設(shè)為膜厚為2nm～3nm的硅氮化(SiN)膜或硅氮氧化(SiON)膜等絕緣膜、與膜厚為3nm～8nm的多晶硅(Poly-Si)膜的堆疊結(jié)構(gòu)。多晶硅膜中也可以添加釕(Ru)等金屬。存儲單元是在電荷存儲膜的上具有絕緣膜。該絕緣膜具有例如由膜厚為3nm～10nm的下層High-k膜與膜厚為3nm～10nm的上層High-k膜夾持的膜厚為4nm～10nm的硅氧化(SiO)膜。作為High-k膜的材料，可利用氧化鉿(HfO)等。而且，硅氧化膜的膜厚可厚在High-k膜的膜厚。在絕緣膜上，介隔膜厚為3nm～10nm的工作函數(shù)調(diào)整用的膜，設(shè)置有膜厚為30nm～70nm的控制電極。此處，工作函數(shù)調(diào)整用膜是例如氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜等。控制電極中，可使用鎢(W)等?？稍诖鎯卧g配置氣隙。

如以上所述，對各實(shí)施方式及變化例進(jìn)行了說明，但該等實(shí)施方式等是作為示例而提示，該等實(shí)施方式等的技術(shù)性思想并非限定構(gòu)成零件的材質(zhì)、形狀、結(jié)構(gòu)、配置等。該等新穎的實(shí)施方式等可利用其他各種形態(tài)實(shí)施，在實(shí)施階段中在不脫離其主旨的范圍內(nèi)，可進(jìn)行各種省略、置換、變更。進(jìn)而，所述實(shí)施方式等中包含有各種階段，且可利用揭示的多個構(gòu)成要件中的適當(dāng)?shù)慕M合而提取各種實(shí)施方式。

[符號的說明]

100 NAND型閃速存儲器(半導(dǎo)體存儲裝置)

120 狀態(tài)機(jī)(控制電路)

200 存儲控制器

PW1COMP 寄存器