本發(fā)明涉及存儲器技術領域，尤其涉及一種大容量存儲器。

背景技術：

高像素的圖像傳感器設計要求用于圖像處理的存儲器容量越來越大，且讀寫速度越來越快。傳統(tǒng)的存儲器設計對速度和容量有一定限制，超過一定極限就沒法實現(xiàn)速度和容量的兼顧。

為了獲得大容量的存儲器，現(xiàn)有技術中將存儲器中的存儲陣列分組，即把大容量存儲器分割成n多個小塊，每一小塊分別連接單獨的位線和字線，再將每一小塊拼湊在一起，從而擴大存儲器的容量，并保證讀取速率。但是，這將會增大存儲器的總面積及功耗。

技術實現(xiàn)要素：

本發(fā)明的目的在于提供一種大容量存儲器，解決現(xiàn)有技術中的存儲器的容量和讀寫速度受限的技術問題。

為解決上述技術問題，本發(fā)明提供一種大容量存儲器，包括多條依次排列的位線，其中，至少部分依次相鄰的若干條位線均由彼此斷開的多個子位線構成，且所有的子位線呈陣列分布，每一列的所述子位線連接同一輸入/輸出單元。

可選的，部分依次相鄰的若干條所述位線均由彼此斷開的多個子位線構成，剩余的部分所述位線均為完整的位線。

可選的，剩余的部分所述位線的一端均連接至另一輸入/輸出單元。

可選的，每組所述位線均由彼此斷開的多個子位線構成。

可選的，所述位線由兩個、四個、六個或八個所述子位線構成。

可選的，每個所述子位線的長度均相同。

可選的，所有的子位線呈兩列、四列、六列或八列的陣列分布，且所述大容量存儲器包括兩個、四個、六個或八個所述輸入/輸出單元。

可選的，部分依次相鄰的若干條所述位線由彼此斷開的多個子位線構成，另一部分依次相鄰的若干條所述位線由彼此斷開的與所述子位線長度不同的多個另一子位線構成，剩余的部分所述位線均為完整的位線。

可選的，還包括：陣列分布的多個存儲單元；與所述位線相互垂直的多條字線，同一列的所述存儲單元連接同一條所述字線；多條所述位線包括依次排列的第一位線和第二位線，且所述大容量存儲器中的所述第一位線和所述第二位線依次交替排列，同一行的所述存儲單元連接相鄰的所述第一位線和所述第二位線。

可選的，所述存儲單元為6T存儲單元，包括：

數(shù)據(jù)鎖存器，所述數(shù)據(jù)鎖存器包括第一反相器和第二反相器，所述第一反相器和所述第二反相器交叉耦接，所述第一反相器包括第一 PMOS 晶體管和第一 NMOS 晶體管，所述第二反相器包括第二 PMOS 晶體管和第二 NMOS 晶體管，所述第一 PMOS 晶體管的源極和所述第二 PMOS 晶體管的源極連接工作電壓，所述第一NMOS晶體管的源極和所述第二NMOS晶體管的源極連接地端；

第一傳輸晶體管，所述第一傳輸晶體管的柵極連接所述字線，源極連接所述第一位線，漏極連接所述第一反相器的輸出端；

第二傳輸晶體管，所述第二傳輸晶體管的柵極連接所述字線，源極連接所述第二位線，漏極連接所述第二反相器的輸出端。

與現(xiàn)有技術相比，本發(fā)明的大容量存儲器至少具有以下有益效果：

本發(fā)明提供的大容量存儲器中，包括多條依次排列的位線，其中，至少部分依次相鄰的若干條位線均由彼此斷開的多個子位線構成，且所有的子位線呈陣列分布，每一列的所述子位線連接同一輸入/輸出單元。通過將存儲器中的位線分成多段的子位線，分別對每一列的子位線進行單獨控制，從而提升存儲器的讀寫速度，實現(xiàn)大容量低功耗的存儲器。

附圖說明

圖1為本發(fā)明實施例一中的大容量存儲器的結構示意圖；

圖2為本發(fā)明實施例一中的存儲單元的結構示意圖；

圖3為本發(fā)明實施例一中每條位線包括四個子位線的結構示意圖；

圖4為本發(fā)明實施例二中的大容量存儲器的結構示意圖；

圖5為本發(fā)明實施例三中的大容量存儲器的結構示意圖；

圖6為本發(fā)明實施例三中的存儲單元的結構示意圖。

具體實施方式

在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內涵的情況下做類似推廣，因此本發(fā)明不受下面公開的具體實施的限制。

其次，本發(fā)明利用示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，所述示意圖只是實例，其在此不應限制本發(fā)明保護的范圍。

為了解決背景技術中的問題，本發(fā)明提供一種大容量存儲器，包括多條依次排列的位線，其中，至少部分依次相鄰的若干條位線均由彼此斷開的多個子位線構成，且所有的子位線呈陣列分布，每一列的所述子位線連接同一輸入/輸出單元。通過將存儲器中的位線分成多段的子位線，分別對每一列的子位線進行單獨控制，從而提升存儲器的讀寫速度，實現(xiàn)大容量低功耗的存儲器。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，以下結合附圖1至圖6對本發(fā)明的大容量存儲器法進行詳細描述。

實施例一

參考圖1所示，本發(fā)明提供一種大容量存儲器，包括：陣列分布的多個存儲單元10、多條位線BL以及多條字線WL，多條字線WL依次沿第一方向排列，多組位線20沿第二方向排列，其中，第一方向和第二方向相互垂直，存儲單元設置于位線BL與字線WL相交的位置處，同一列的所述存儲單元10連接同一條所述字線WL，同一行的所述存儲單元10分別連接相同的兩條位線BL，

具體的，所述位線包括沿第二方向排列的第一位線BL11、BL21、BL31……BLn1和第二位線BL12、BL22、BL32……BLn2，且所述大容量存儲器中的所述第一位線BL11、BL21、BL31……BLn1和所述第二位線BL12、BL22、BL32……BLn2依次交替排列。其中，每條所述位線BL均由彼此斷開的多個子位線構成，并且，所述子位線的長度均相同，所有的子位線呈陣列分布，每一列的子位線連接同一輸入/輸出單元，使得每一行的存儲單元10由此被分成多組，例如，圖1中的每條位線被分成兩段子位線，左側的一列子位線連接同一輸入/輸出單元31，右側的一列子位線連接同一輸入/輸出單元32，使得每一行的存儲單元被分成兩組，通過分別對存儲單元10進行單獨控制，從而提高存儲器的讀取速率，獲得大容量的存儲器。

本實施例中的所述存儲單10為6T存儲單元，參考圖2所示，每個存儲單元10包括：

用于存儲數(shù)據(jù)的數(shù)據(jù)鎖存器，所述數(shù)據(jù)鎖存器包括第一反相器11和第二反相器12，所述第一反相器11和所述第二反相器12交叉耦接，所述第一反相器11包括第一 PMOS 晶體管P1和第一 NMOS 晶體管N1，所述第二反相器12包括第二 PMOS 晶體管P2和第二 NMOS 晶體管N2，所述第一 PMOS 晶體管P1的源極和所述第二 PMOS 晶體管P2的源極連接工作電壓VDD，所述第一PMOS晶體管P1的柵極連接第一NMOS晶體管N1的柵極，作為第一反相器11的輸入端，所述第一PMOS晶體管P1的漏極連接第一NMOS晶體管的源極，作為第一反相器11的輸出端，所述第二PMOS晶體管P2的柵極連接第二NMOS晶體管N2的柵極，作為第二反相器12的輸入端，所述第二PMOS晶體管P2的漏極連接第二NMOS晶體管N2的源極，作為第二反相器12的輸出端，所述第一NMOS晶體管N1的源極和所述第二NMOS晶體管N2的源極連接地端VSS；

第一傳輸晶體管N3，所述第一傳輸晶體管N3的柵極連接所述字線WL，源極連接所述第一位線BL1，漏極連接所述第一反相器11的輸出端；

第二傳輸晶體管N4，所述第二傳輸晶體管N4的柵極連接所述字線WL，源極連接所述第二位線BL2，漏極連接所述第二反相器12的輸出端。

本實施例中存儲單元讀取過程中，首先給位線WL輸入工作電壓，使得第一傳輸晶體管N3和第二傳輸晶體管N4打開，此時第一反相器11輸出端的電位通過第一傳輸晶體管N3輸出到第一位線BL1，第二反相器12輸出端的電位通過第二傳輸晶體管N4輸出到第二位線BL2。并且，第一位線BL1和第二位線BL2分別連接靈敏放大器的兩個輸入端，根據(jù)第一位線BL1和第二位線BL2的電位高低，靈敏放大器將第一位線BL1和第二位線BL2之間的電位差放大輸出，并確定該存儲單元10的邏輯狀態(tài)為“0”或“1”，從而將存儲單元10中存儲的數(shù)據(jù)讀出。

本領域技術人員可以理解的是，讀取速率與每條位線BL的長短及位線BL上的負載相關，將每條位線分成多個子位線，減小位線的長度，并通過與每一列的子位線連接的輸入/輸出單元對該部分存儲單元進行單獨控制，從而能減小每一條位線上的負載，提高存儲單元的讀取速率，實現(xiàn)存儲器的大容量，

此外，圖1中給出每條位線由兩個子位線構成。然而本發(fā)明的其他實施例中，每條位線可以由四個、六個或八個所述子位線構成，相應的，所有的子位線呈四列、六列或八列的陣列分布，且所述大容量存儲器包括四個、六個或八個所述輸入/輸出單元，每一列的子位線連接一個輸入/輸出單元，例如，圖3中給出每條位線由四個子位線構成的示意圖，存儲器包括四個輸入/輸出單元，分別連接每一列的子位線，且存儲器的結構呈對稱設置。

實施例二

與實施例一中不同的是，參考圖4中所示，本實施例中部分依次相鄰的若干條位線均由彼此斷開的多個子位線構成，剩余的部分位線均為一條完整的位線。由于不同的子位線或位線上連接的存儲單元不同，剩余的部分位線的一端需要連接至另一輸入/輸出單元，便于對存儲單元進行讀取，例如，圖4中第1條第一位線BL11至第k條第二位線BLk2由多個子位線構成，而第k+1條第一位線至第n條第二位線為一條完整的位線。本發(fā)明中，可以根據(jù)存儲器設計需要，具體選擇如何設置分段的位線，例如，具體哪一部分的位線為分段位線，哪一部分的位線為完整的位線。

此外，本發(fā)明的其他實施例中，部分依次相鄰的若干條所述位線由彼此斷開的多個子位線構成，另一部分依次相鄰的若干條所述位線由彼此斷開的與所述子位線長度不同的多個另一子位線構成，剩余的部分所述位線均為一條完整的位線。也就是說，存儲器中還可以設置多條位線中的一部分的位線分段的個數(shù)與另一部分的位線的分段個數(shù)不同，使得本發(fā)明中可以根據(jù)需要對位線進行靈活設置。

實施例三

與實施例一中不同的是，本實施例中的存儲器包括陣列分布的多個存儲單元，并且每一存儲單元連接一條位線，其結構參考圖5所示，也就是說，每一個存儲單元10連接一條位線BL和一條字線WL，

本實施例中，存儲單元的結構參考圖6所示，所述存儲單元包括一個NMOS晶體管N5及一個電容C，NMOS晶體管N5的柵極連接字線WL，源極連接位線BL，漏極通過電容C連接至地端VSS，該存儲單元可應用于DROM存儲器。同樣的，本實施例中將每條位線分成多個子位線，減小位線的長度，從而能減小每一條位線上的負載，提高存儲單元的讀取速率，實現(xiàn)存儲器的大容量，且本發(fā)明的提高存儲單元讀取速度的方法可應用于不同的存儲單元，實現(xiàn)不同類別存儲器的大容量。

綜上所述，本發(fā)明提供的一種大容量存儲器中，包括多條依次排列的位線，其中，至少部分依次相鄰的若干條位線均由彼此斷開的多個子位線構成，且所有的子位線呈陣列分布，每一列的所述子位線連接同一輸入/輸出單元。通過將存儲器中的位線分成多段的子位線，分別對每一列的子位線進行單獨控制，從而提升存儲器的讀寫速度，實現(xiàn)大容量低功耗的存儲器。

本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。