本發(fā)明涉及半導體裝置。

背景技術(shù)：

專利文獻1公開了電阻變化型非易失性存儲裝置，其具備以矩陣狀排列有多個存儲單元的存儲單元陣列、從多個存儲單元之中選擇任意的存儲單元的選擇電路、以及讀出所選擇的存儲單元的電阻值的讀出電路。

專利文獻1：日本特開2014－238897號公報

技術(shù)實現(xiàn)要素：

本發(fā)明提供用于從存儲單元高速地讀出電阻值的信息的技術(shù)。

本發(fā)明的一實施方式的半導體裝置，具備：存儲單元；生成參考電壓的電路；以及具有電連接于上述存儲單元的第一輸入端子及電連接于上述電路的第二輸入端子的讀取放大器。上述讀取放大器，基于施加于上述第一輸入端子且以對應于上述存儲單元的電阻值的速度進行變化的讀取電壓、與施加于上述第二輸入端子的上述參考電壓之間的比較，取得與上述存儲單元的上述電阻值相關的值，上述電路，在上述讀取電壓變化的期間的至少一部分中，使上述參考電壓向與上述讀出電壓的變化方向相反的方向變化。

根據(jù)本發(fā)明的一實施方式的半導體裝置，能夠從存儲單元高速地讀出電阻值的信息。

附圖說明

圖1是表示第一實施方式的半導體裝置的概略結(jié)構(gòu)的一例的圖。

圖2是表示電阻變化元件的概略結(jié)構(gòu)的一例的截面圖。

圖3是表示參考例的讀出電路的結(jié)構(gòu)的圖。

圖4是參考例的放電方式的讀出動作的時序圖。

圖5是參考例的充電方式的讀出動作的時序圖。

圖6是參考例的放電方式的讀出動作的時序圖。

圖7是參考例的充電方式的讀出動作的時序圖。

圖8是表示第一實施方式的讀出電路的概略結(jié)構(gòu)的一例的圖。

圖9是表示第一實施方式的恒定電壓生成電路的結(jié)構(gòu)例的圖。

圖10是表示第一實施方式的變動電壓生成電路的第一結(jié)構(gòu)例的圖。

圖11是第一實施方式的放電方式的讀出動作的時序圖。

圖12是表示第一實施方式的變動電壓生成電路的第二結(jié)構(gòu)例的圖。

圖13是第一實施方式的充電方式的讀出動作的時序圖。

圖14是表示第一實施方式的變動電壓生成電路的第三結(jié)構(gòu)例的圖。

圖15是表示第二實施方式的讀出電路的概略結(jié)構(gòu)的一例的圖。

圖16是表示第二實施方式的變動電壓生成電路的結(jié)構(gòu)例的圖。

圖17是表示第三實施方式的讀出電路的概略結(jié)構(gòu)的一例的圖。

圖18是表示第三實施方式的參考電壓生成電路的概略結(jié)構(gòu)的一例的圖。

圖19是第三實施方式的放電方式的讀出動作的時序圖。

圖20是第三實施方式的充電方式的讀出動作時序圖。

符號說明

90 存儲單元陣列

91 存儲單元

93 讀出電路

120 電阻變化元件

122 基底層

124 第1電極

126 電阻變化層

128 第2電極

21s 存儲單元

23 電阻變化元件

24 NMOS晶體管

30 讀取放大器電路

31 比較器

32 計數(shù)器

33，34 PMOS晶體管

35 NMOS晶體管

36 電容器

400，500，533，534 讀出電路

501，531 變動電壓生成電路

502，530 開關電路

503 電容器

504 恒定電壓生成電路

505 分壓電阻器

506 N溝道晶體管

507 P溝道晶體管

508 差動放大器

509 電壓選擇電路

510 恒定電流源

511，512，515，517 P溝道晶體管

513，516，518 N溝道晶體管

519 NOT門

520 NAND門

521 NOR門

514，523，525 恒定電流源部

522，524，526，532 變動控制部

535 參考電壓生成電路

536 選擇控制電路

具體實施方式

以下，參照附圖對本實施方式的具體例進行說明。以下的實施方式中示出的數(shù)值、形狀、材料、組成、構(gòu)成要素、它們的配置及連接、步驟、以及步驟的順序、電特性等只是一例。它們并不對本發(fā)明進行限定。以下的實施方式中的構(gòu)成要素之中，表示本發(fā)明的最上位概念的獨立權(quán)利要求中沒有記載的構(gòu)成要素設為任意的構(gòu)成要素來說明。附圖中，附加了相同符號的要素有省略說明的情況。附圖中由于為了容易理解而示意地表示各個構(gòu)成要素，因此對于形狀及尺寸比等有不正確表示的情況。

(第一實施方式)

[1.整體結(jié)構(gòu)]

圖1表示第一實施方式的半導體裝置的概略結(jié)構(gòu)的一例。

圖1所示的例子中，本實施方式的半導體裝置100具備存儲單元陣列90和讀出電路93。

存儲單元陣列90具有以陣列狀配置有多個存儲單元91的結(jié)構(gòu)。另外，本實施方式的半導體裝置也可以不具備多個存儲單元，例如也可以只具備單一的存儲單元。

讀出電路93從存儲單元91取得電阻值的信息。例如，選擇電路(未圖示)從存儲單元陣列90內(nèi)的多個存儲單元91中選擇1個，讀出電路93取得與選擇出的存儲單元91的電阻值有關的信息。

所謂電阻值的信息，是與電阻值具有相關關系的信息。電阻值的信息例如是與電阻值對應地增減的值。與電阻值對應地增減的值例如可以是與存儲單元串聯(lián)連接或并聯(lián)連接的電容器的放電時間、以及/或者與該放電時間對應的計數(shù)值等。此時，電容器不限于是元件，例如也可以是布線等的寄生電容。與電阻值具有相關關系的信息例如是2比特以上的值。與電阻值具有相關關系的信息例如也可以是3比特以上的值。

[2.存儲單元]

存儲單元91包含電阻變化元件。存儲單元91也可以還包含晶體管、二極管等選擇元件。該情況下，電阻變化元件與選擇元件相連接。

圖2是表示電阻變化元件的概略結(jié)構(gòu)的一例的截面圖。圖2所示的例子中，電阻變化元件120具備基底層122、第1電極124、電阻變化層126和第2電極128。

作為第1電極124及第2電極128的材料的例子，可以舉出銥(Ir)、鉑(Pt)、鎢(W)、銅(Cu)、鋁(Al)、氮化鈦(TiN)、氮化鉭(TaN)以及氮化鈦鋁(TiAlN)等。第1電極124及第2電極128的形狀及大小不限于圖2所示的例子。例如，第1電極124也可以是布線的一部分。第1電極124及第2電極128可以根據(jù)半導體工藝適當做成最恰當?shù)男螤?。基底?22可以根據(jù)半導體工藝適當省略或變更。

電阻變化層126可以是金屬氧化物層。電阻變化層126可以是氧不足型的金屬氧化物層。構(gòu)成電阻變化層126的金屬氧化物可以是過渡金屬氧化物以及鋁氧化物中的至少某一方。作為過渡金屬氧化物的例子，可以舉出鉭氧化物、鈦氧化物、鉿氧化物、鋯氧化物、鈮氧化物、鎢氧化物、鎳氧化物以及鐵氧化物等。過渡金屬由于能夠?qū)崿F(xiàn)多個氧化狀態(tài)，所以能夠通過氧化還原反應而變化為不同的電阻狀態(tài)。

電阻變化層126可以是包含連接于第1電極124的第1電阻變化層和連接于第2電極128的第2電阻變化層的層疊體。電阻變化層126例如可以包含具有以TaO_x(其中，0≦x＜2.5)表示的組成的第1電阻變化層和具有以TaO_y(其中，x＜y＜2.5)表示的組成的第2電阻變化層。TaO_x可以進一步滿足0.8≦x＜1.9。TaO_y可以進一步滿足2.1≦y＜2.5。第2電阻變化層的厚度可以是1nm以上且8nm以下。

電阻變化元件120的電阻值根據(jù)施加在第1電極124與第2電極128之間的電信號而在高電阻狀態(tài)的電阻值范圍與低電阻狀態(tài)的電阻值范圍之間可逆地轉(zhuǎn)變。例如，高電阻狀態(tài)的電阻值范圍可以設定為5×10⁴Ω以上且小于2×10⁶Ω，低電阻狀態(tài)的電阻值范圍可以設定為5×10³Ω以上且小于5×10⁴Ω。

關于電阻變化元件的各種結(jié)構(gòu)以及電阻變化特性，記載于美國專利申請第14/679722號說明書中。本發(fā)明參照并包括該說明書的內(nèi)容。

[3.讀出電路]

以下，首先說明參考例的讀出電路。接著說明參考例的讀出電路的課題。最后說明本實施方式的讀出電路。

[3－1.參考例]

圖3表示參考例的讀出電路400的結(jié)構(gòu)。

圖3中，讀出電路400具有放電方式的讀取放大器(sense amplifier)電路30。讀取放大器電路30具備比較器31、計數(shù)器32、預充電用的PMOS晶體管33、以及負載電流用的PMOS晶體管34。圖3中一并示出與讀出電路400連接的存儲單元21s。存儲單元21s由電阻變化元件23和NMOS晶體管24構(gòu)成。

計數(shù)器32連接于比較器31的輸出。向計數(shù)器32輸入復位信號RST及時鐘信號CLK。復位信號RST及時鐘信號CLK例如從控制電路(未圖示)輸入。當復位信號RST成為低電平，則計數(shù)器32內(nèi)的計數(shù)值被初始化，然后，基于時鐘信號CLK開始計數(shù)。時鐘信號CLK例如是維持固定的頻率的矩形波。每當該時鐘信號CLK上升，計數(shù)器32將計數(shù)值加1。當讀取節(jié)點(sense node)SEN的電壓(即讀取電壓(sense voltage))低于參考電壓VREF，計數(shù)器32停止加計數(shù)，將此時的計數(shù)值向輸出端子COUNT＿OUT輸出。

PMOS晶體管33具有供預充電控制信號PRE輸入的柵極端子、供電源電壓VDD輸入的源極端子、以及連接有讀取節(jié)點SEN的漏極端子。PMOS晶體管34具有供負載控制信號LOAD輸入的柵極端子、供電源電壓VDD輸入的源極端子、以及連接有讀取節(jié)點SEN的漏極端子。

圖3中，示出了箝位電壓施加用的NMOS晶體管35。NMOS晶體管35是箝位電路的一例。NMOS晶體管35具備供箝位控制信號CLMP輸入的柵極端子、連接讀取節(jié)點SEN的源極端子(或漏極端子)、以及連接經(jīng)由列解碼器電路(未圖示)選擇出的存儲單元的漏極端子(或源極端子)。

圖3中，示出了電容器36。電容器36的一端連接到GND(地電位)，另一端連接到與讀取節(jié)點SEN相等的電位。

圖4表示讀出電路400通過放電方式將選擇出的存儲單元21s的電阻值的信息讀出的情況的時序圖。

在預充電期間T1，預充電控制信號PRE為低電平，PMOS晶體管33成為導通狀態(tài)。另一方面，負載控制信號LOAD為高電平，PMOS晶體管34成為截止狀態(tài)。選擇字線WLs的電位為低電平，NMOS晶體管24成為截止狀態(tài)。在NMOS晶體管35的柵極端子上施加有柵極電壓VCLMP。由此，選擇位線BLs的電位被預充電為從NMOS晶體管35的柵極電壓VCLMP中減去NMOS晶體管35的閾值VT而得到的電壓(VCLMP－VT)。選擇源極線SLs被固定于GND。讀取節(jié)點SEN被預充電到電源電壓VDD。計數(shù)器32的控制信號RST成為高電平，計數(shù)器32從輸出端子COUNT＿OUT輸出固定值0。

在讀取期間T2，預充電控制信號PRE成為高電平，PMOS晶體管33成為截止狀態(tài)。另一方面，負載控制信號LOAD成為低電平，PMOS晶體管34成為導通狀態(tài)。選擇字線WLs的電位成為高電平，NMOS晶體管24成為導通狀態(tài)。從選擇位線BLs，經(jīng)由選擇出的存儲單元21s，向選擇源極線SLs施加電壓，從讀取節(jié)點SEN及選擇位線BLs開始放電。與放電開始同時地，控制信號RST成為低電平，計數(shù)器32開始計數(shù)。并且，每計數(shù)1則比較器31比較讀取節(jié)點SEN的電壓與參考電壓VREF。計數(shù)器32持續(xù)將計數(shù)值進行加法運算，直到讀取節(jié)點SEN的電壓低于參考電壓VREF為止。讀出時的存儲單元21s的電阻值越高則放電時間越長，計數(shù)值越大。

當讀取節(jié)點SEN的電壓低于參考電壓VREF，則進入到鎖存期間T3。在鎖存期間T3，讀取節(jié)點SEN的電壓低于參考電壓VREF時的計數(shù)器32的計數(shù)值被鎖存器(未圖示)保持。被保持的計數(shù)值從輸出端子COUNT＿OUT輸出。該計數(shù)值表示存儲單元21s的電阻值的信息。

在復位期間T4中，選擇字線WLs的電位成為低電平，選擇出的存儲單元21s的NMOS晶體管24成為截止。由此，讀出動作結(jié)束。

另外，放電時間可以通過調(diào)整電容器36的電容而調(diào)整。如果電容器36的電容大，則讀取節(jié)點SEN的放電時間變長，輸出的計數(shù)值變大。相反，如果電容器36的電容小，則讀取節(jié)點SEN的放電時間變短，輸出的計數(shù)值變小。

電容器36例如可以在希望提高放電時間短的區(qū)域的檢測精度、即存儲單元21s的電阻值低的區(qū)域的檢測精度時有效地利用。例如，在存儲單元21s的電阻值低、放電時間短到與計數(shù)間隔(即時鐘信號CLK的周期)同等程度的情況下，難以將電阻值的差異作為計數(shù)值的差異來檢測。因此，如果在讀取節(jié)點SEN追加電容器36的電容負載，則能夠使放電延遲，能夠?qū)㈦娮柚档牟町愓{(diào)整到能夠檢測出的級別。

另外，放電方式的情況下，在原理上，存儲單元21s的電阻值越高，放電時間越長，每單位時間的放電量越小。因此，選擇存儲單元21s的電阻值越高，計數(shù)值相對于電阻值的差異的讀取度、即電阻值的分辨率越提高。即，放電方式能夠在高電阻的區(qū)域得到高精度的電阻值的信息。

圖5表示讀出電路400通過充電方式將選擇出的存儲單元21s的電阻值的信息讀出的情況下的時序圖。

在放電期間T1，預充電控制信號PRE以及負載控制信號LOAD為高電平，PMOS晶體管33和PMOS晶體管34成為截止狀態(tài)。在NMOS晶體管35的柵極端子上施加有柵極電壓VCLMP。選擇字線WLs的電位為高電平，NMOS晶體管24成為導通狀態(tài)。由此，讀取節(jié)點SEN以及選擇位線BLs經(jīng)由電阻變化元件23而與GND(0V)連接，它們的電位被放電到GND電平。計數(shù)器32的控制信號RST成為高電平，計數(shù)器32從輸出端子COUNT＿OUT輸出固定值0。

在讀取期間T2，負載控制信號LOAD成為低電平，PMOS晶體管34成為導通狀態(tài)。由此，形成經(jīng)過PMOS晶體管34、NMOS晶體管35以及選擇存儲單元21s的電流路徑，向讀取節(jié)點SEN及選擇位線BLs的充電開始。與充電開始同時地，控制信號RST成為低電平，計數(shù)器32開始計數(shù)。并且，每計數(shù)1則比較器31比較讀取節(jié)點SEN的電壓與參考電壓VREF。計數(shù)器32持續(xù)將計數(shù)值進行加法運算，直到讀取節(jié)點SEN的電壓超過參考電壓VREF為止。讀出時的存儲單元21s的電阻值越低則充電時間越長，計數(shù)值越大。

當讀取節(jié)點SEN的電壓超過參考電壓VREF，則進入到鎖存期間T3。在鎖存期間T3，讀取節(jié)點SEN的電壓超過參考電壓VREF時的計數(shù)器32的計數(shù)值被鎖存器(未圖示)保持。被保持的計數(shù)值從輸出端子COUNT＿OUT輸出。該計數(shù)值表示存儲單元21s的電阻值的信息。

在復位期間T4中，選擇字線WLs的電位成為低電平，選擇出的存儲單元21s的NMOS晶體管24成為截止。由此，讀出動作結(jié)束。

另外，充電時間能夠通過調(diào)整電容器36的電容來調(diào)整。詳細的說明與放電方式下的說明同樣而省略。充電方式的情況下，在原理上，選擇存儲單元21s的電阻值越低，充電時間越長，每單位時間的充電量越小。因此，選擇存儲單元21s的電阻值越低，計數(shù)值相對于電阻值的差異的讀取度即電阻值的分辨率越提高。即，充電方式的情況下能夠在低電阻的區(qū)域得到高精度的電阻值的信息。

在圖3的結(jié)構(gòu)下，能夠利用放電方式和充電方式雙方。例如，從具有比較高的電阻值的存儲單元取得電阻值的信息的情況下，可以采用放電方式。從具有比較低的電阻值的存儲單元取得電阻值的信息的情況下，可以采用充電方式。通過這些方法，能夠精度高地取得電阻值的信息。相反，從具有比較高的電阻值的存儲單元取得電阻值的信息的情況下，也可以采用充電方式。從具有比較低的電阻值的存儲單元取得電阻值的信息的情況下，也可以采用放電方式。通過這些方法，能夠降低計數(shù)器的比特數(shù)而縮小電路規(guī)模。

另外，讀出的分辨率可以通過PMOS晶體管34中的電流量、向計數(shù)器32輸入的時鐘信號CLK的頻率、參考電壓VREF的大小、以及/或者電容器36的電容等來調(diào)整。例如，當時鐘信號CLK的頻率增加，則讀出的分辨率上升。

在放電方式中，讀出電路400可以設定為以短時間將比較高的電阻值讀出。這樣的設定例如能夠通過增大參考電壓VREF、減小PMOS晶體管34中的電流量、以及/或者減小電容器36的電容等來實現(xiàn)。相反，讀出電路400也可以設定為以短時間將比較低的電阻值讀出。這樣的設定例如能夠通過減小參考電壓VREF、增大PMOS晶體管34中的電流量、以及/或者增大電容器36的電容等來實現(xiàn)。

[3－2.參考例的課題]

本發(fā)明者針對上述參考例的讀出電路400發(fā)現(xiàn)了以下課題。

圖6表示讀出電路400以放電方式讀出具有不同電阻值的存儲單元A～C的電阻值的信息的情況下的時序圖。以下，有時將存儲單元A～C簡稱為單元A～C。

圖6分別示出將單元A～C的電阻值的信息讀出的情況下的、讀取節(jié)點SEN的電壓和計數(shù)值。單元A例如是存儲單元陣列90的存儲單元中的電阻值最小的存儲單元。單元C例如是存儲單元陣列90的存儲單元中的電阻值最大的存儲單元。單元B例如是電阻值大于存儲單元A且小于存儲單元C的存儲單元。

與圖4同樣地，在從預充電期間T1進入讀取期間T2的定時tS，預充電控制信號PRE從低電平成為高電平，負載控制信號LOAD從高電平成為低電平。此外，在定時tS下，計數(shù)器32開始計數(shù)。

單元A由于具有最小的電阻值，所以單元A的讀出中的讀取節(jié)點SEN的電壓下降的速度最快。該讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2a的時間點低于參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值A被從輸出端子COUNT＿OUT輸出。結(jié)果，單元A的電阻值被轉(zhuǎn)換為計數(shù)值A。

單元B由于具有大于單元A且小于單元C的電阻值，所以單元B的讀出中的讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2b的時間點低于參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值B被從輸出端子COUNT＿OUT輸出。結(jié)果，單元B的電阻值被轉(zhuǎn)換為計數(shù)值B。

單元C由于具有最大的電阻值，所以即使成為應結(jié)束讀出的時刻tE，單元C的讀出中的讀取節(jié)點SEN的電壓也高于參考電壓VREF。此時，計數(shù)器32的計數(shù)值C達到最大值。結(jié)果，單元C的電阻值不被適當?shù)剞D(zhuǎn)換為計數(shù)值，讀出動作結(jié)束。

圖7表示讀出電路400以充電方式讀出具有不同電阻值的存儲單元D～F的電阻值的信息的情況下的時序圖。以下，有時將存儲單元D～F簡稱為單元D～F。

圖7分別示出將單元D～F的電阻值狀態(tài)讀出的情況下的、讀取節(jié)點SEN的電壓和計數(shù)值。單元D例如是存儲單元陣列90的存儲單元中的電阻值最大的存儲單元。單元F例如是存儲單元陣列90的存儲單元中的電阻值最小的存儲單元。單元E例如是電阻值小于存儲單元D且大于存儲單元F的存儲單元。

與圖5同樣地，在從放電期間T1進入讀取期間T2的定時tS，負載控制信號LOAD從高電平成為低電平，計數(shù)器32開始計數(shù)。

單元D由于具有最大的電阻值，所以單元D的讀出中的讀取節(jié)點SEN的電壓上升的速度最快。該讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2d的時間點超過參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值D被從輸出端子COUNT＿OUT輸出。結(jié)果，單元D的電阻值被轉(zhuǎn)換為計數(shù)值D。

單元E由于具有小于單元D且大于單元F的電阻值，所以單元E的讀出中的讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2e的時間點超過參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值E被從輸出端子COUNT＿OUT輸出。結(jié)果，單元E的電阻值被轉(zhuǎn)換為計數(shù)值E。

單元F由于具有最小的電阻值，所以即使成為應結(jié)束讀出的時刻tE，單元F的讀出中的讀取節(jié)點SEN的電壓也低于參考電壓VREF。此時，計數(shù)器32的計數(shù)值F達到最大值。結(jié)果，單元F的電阻值不被適當?shù)剞D(zhuǎn)換為計數(shù)值，讀出動作結(jié)束。

如通過圖6及圖7說明的那樣，單元C和單元F的電阻值不被適當?shù)剞D(zhuǎn)換為計數(shù)值。例如，在放電方式中，到讀取節(jié)點SEN的電壓低于參考電壓VREF為止所需要的時間比時間T23長的情況下，存儲單元的電阻值不取決于該時間的長度而始終被轉(zhuǎn)換為計數(shù)值的最大值。因此，在放電方式中，在高電阻的區(qū)域，無法檢測出電阻值的差異。同樣地，在充電方式中，到讀取節(jié)點SEN的電壓超過參考電壓VREF為止所需要的時間比時間T23長的情況下，存儲單元的電阻值不取決于該時間的長度而始終被轉(zhuǎn)換為計數(shù)值的最大值。因此，在充電方式中，在低電阻的區(qū)域，無法檢測出電阻值的差異。

為了解決該課題，可以考慮延長讀出中的時間T23(即tS～tE間的時間)的方法。但是，該情況下，1次的讀出周期花費的時間變長。

作為其他解決方法，可以考慮將到讀取節(jié)點SEN的電壓超過或低于參考電壓VREF為止所需的時間在整體上縮短的方法。這例如能夠通過減小電容器36的電容、或者調(diào)整PMOS晶體管34中的電流量、及/或參考電壓VREF來實現(xiàn)。但是，該情況下，單元A和單元D的電阻值的檢測精度下降。例如，在放電方式中，到讀取節(jié)點SEN的電壓低于參考電壓VREF為止的時間縮短到與計數(shù)間隔(即時鐘信號CLK的周期)同等程度的情況下，難以將電阻值的差異作為計數(shù)值的差異來檢測。即，放電方式中，在低電阻的區(qū)域，電阻值的差異的檢測精度下降。同樣，在充電方式中，到讀取節(jié)點SEN的電壓超過參考電壓VREF為止的時間縮短到與計數(shù)間隔(即時鐘信號CLK的周期)同等程度的情況下，難以將電阻值的差異作為計數(shù)值的差異來檢測。即，充電方式中，在高電阻的區(qū)域，電阻值的差異的檢測精度下降。

基于以上的理由，參考例的讀出電路400中，在從低電阻的區(qū)域到高電阻的區(qū)域精度良好地檢測電阻值與以短時間執(zhí)行1次的讀出之間具有折中的關系。該課題例如在需要精度良好地將電阻值分布于大范圍中的多個存儲單元的電阻值讀出的情況下、或者在需要精度良好地將隨著時間經(jīng)過而電阻值在大范圍中變動的存儲單元的電阻值讀出等情況下變得顯著。

例如，設想利用多個存儲單元的電阻值的統(tǒng)計性偏差生成隨機數(shù)的情況。該情況下，例如，讀出電路從多個存儲單元取得多個電阻值信息，隨機數(shù)生成電路根據(jù)這些電阻值信息的偏差生成隨機數(shù)。這樣的隨機數(shù)生成方法的詳細情況記載于美國專利申請第14/711785號說明書。本發(fā)明參照并包括該說明書的內(nèi)容。該情況下，希望由讀出電路取得的電阻值信息(例如計數(shù)值)精度良好地反映了多個存儲單元的電阻值的偏差。

例如，設想利用存儲單元的電阻值的隨機性時間變動生成隨機數(shù)的情況。該情況下，例如，讀出電路在多個定時下取得存儲單元的電阻值信息，隨機數(shù)生成電路根據(jù)這些電阻值信息生成隨機數(shù)。這樣的隨機數(shù)生成方法的詳細情況記載于美國專利申請第14/679722號說明書。本發(fā)明參照并包括美國專利申請第14/679722號說明書的內(nèi)容。該情況下，希望讀出電路能夠不取決于存儲單元的電阻值的高低而將該電阻值的細微變動精度良好地作為電阻值信息(例如計數(shù)值)來檢測。

以下，說明能夠高精度且短時間地讀出從低電阻的區(qū)域到高電阻的區(qū)域的電阻值的讀出電路及/或讀出方法。

[3－3.讀出電路]

圖8表示本實施方式的讀出電路500的一例。圖8所示的讀出電路500中，對于與圖3所示的讀出電路400共通的結(jié)構(gòu)，將其說明省略。

讀出電路500除了圖3所示的各種結(jié)構(gòu)以外，還具有恒定電壓生成電路504、變動電壓生成電路501、開關電路502和電容器503。包含恒定電壓生成電路504、變動電壓生成電路501和開關電路502的電路是本發(fā)明中的“生成參考電壓的電路”的一例。

恒定電壓生成電路504生成固定的電壓。變動電壓生成電路501生成隨時間變動的電壓。開關電路502根據(jù)例如從邏輯控制電路(未圖示)輸入的控制信號RFACT，將恒定電壓生成電路504的輸出端子和參考節(jié)點連接或切斷。電容器503與參考節(jié)點連接。

讀取放大器電路30還具備用于與選擇存儲單元21s的一端電連接的端子Tr1、和與生成參考電壓的電路電連接的作為參考節(jié)點發(fā)揮功能的端子Tr2。

圖9表示恒定電壓生成電路504的結(jié)構(gòu)例。

該例中，恒定電壓生成電路504具有分壓電阻器505、N溝道晶體管506、P溝道晶體管507、差動放大器508和電壓選擇電路509。

分壓電阻器505例如由多晶硅等構(gòu)成。分壓電阻器505例如具有32個輸出端子，從它們輸出32種分壓電壓。分壓電阻器505的一端與N溝道晶體管506的漏極端子連接。

N溝道晶體管506的源極端子與地電位連接。N溝道晶體管506的柵極端子例如連接于邏輯控制電路(未圖示)，能輸入使能信號RCEN。

向P溝道晶體管507的源極端子輸入電源電壓VDD。P溝道晶體管507的漏極端子與分壓電阻器505的另一端連接。P溝道晶體管507的柵極端子與差動放大器508的輸出端子連接。

差動放大器508的正(+)輸入端子被輸入基準電壓VBASE。差動放大器508的負(－)輸入端子連接著分壓電阻器505的中間節(jié)點F點。

電壓選擇電路509被從分壓電阻器的32處的輸出端子輸入32種分壓電壓。電壓選擇電路509按照選擇信號VRCSEL[4：0]，從這些分壓電壓中選擇1個，作為輸出電壓VRC從輸出端子輸出。

在恒定電壓生成電路504的驅(qū)動時，例如，通過P溝道晶體管507和差動放大器508，將分壓電阻器505的中間節(jié)點F點的電壓控制為與基準電壓VBASE相同。由此，電壓選擇電路509即使在電源電壓VDD變動的情況下也能夠根據(jù)基準電壓VBASE選擇輸出電壓VRC。

圖10表示變動電壓生成電路501的第一結(jié)構(gòu)例。圖10所示的變動電壓生成電路501是隨著時間經(jīng)過而使參考電壓VREF增大的上拉(up-slope)型的電路。

變動電壓生成電路501大致劃分而具有恒定電流源部514以及變動控制部522。

恒定電流源部514具有恒定電流源510和P溝道晶體管511。恒定電流源510生成恒定電流Is0。向P溝道晶體管511的源極端子輸入電源電壓VDD。P溝道晶體管511的漏極端子及源極端子連接于恒定電流源510。

變動控制部522具有P溝道晶體管515、P溝道晶體管517、NOT(非)門519和NAND(與非)門520。向P溝道晶體管515的源極端子輸入電源電壓VDD。在P溝道晶體管515的漏極端子上，連接有P溝道晶體管517的漏極端子及源極端子的一方。P溝道晶體管515的柵極端子與P溝道晶體管511的漏極端子及柵極端子電流鏡(current mirror)連接。P溝道晶體管517的柵極端子連接于NAND門520的輸出端子。

當P溝道晶體管517開啟(turn on)，鏡像電流(mirror current)Isp從變動控制部522向參考節(jié)點流出，由此，參考電壓VREF隨時間上升。此時，信號UPSLP成為高電平。信號UPSLP是指定參考電壓VREF的變化方向的信號。

另外，通過變更P溝道晶體管511與515的鏡像比(mirror ratio)，能夠改變鏡像電流Isp的電流量。由此，能夠任意地調(diào)整每單位時間的參考電壓VREF的變動量。

利用圖11的時序圖對搭載有圖9的恒定電壓生成電路504和圖10的變動電壓生成電路501的讀出電路500的動作進行說明。另外，對于圖11所示的各信號中的與圖6所示的信號同樣的信號省略說明。

在預充電期間T1，控制信號RFACT為低電平，開關電路502將恒定電壓生成電路504與參考節(jié)點電連接。由此，參考電壓VREF成為由恒定電壓生成電路504輸出的固定的電壓VRC。在時刻tS，預充電控制信號PRE從低電平成為高電平，負載控制信號LOAD從高電平成為低電平。此外，在時刻tS，計數(shù)器32開始計數(shù)。

單元A的讀出中的讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2a的時間點低于參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值A被從輸出端子COUNT＿OUT輸出。結(jié)果，單元A的電阻值被轉(zhuǎn)換為計數(shù)值A。

單元B的讀出中的讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了的時間T2b的時間點低于參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值B被從輸出端子COUNT＿OUT輸出。結(jié)果，單元B的電阻值被轉(zhuǎn)換為計數(shù)值B。

在時刻tACT，控制信號RFACT從低電平變化為高電平，開關電路502成為斷開。由此，恒定電壓生成電路504的輸出端子被從參考節(jié)點斷開。同時，變動電壓生成電路501開始向參考節(jié)點供給電荷。由此，參考電壓VREF隨時間上升。

由此，在單元C的讀出中，讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2c的時間點低于參考電壓VREF。由此，在從時刻tS經(jīng)過時間T23之前，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值C被從輸出端子COUNT＿OUT輸出。結(jié)果，單元C的電阻值被轉(zhuǎn)換為計數(shù)值C。

在以上的讀出方法中，在放電方式下，在讀取開始后的規(guī)定時間使參考電壓VREF隨時間上升。由此，在低電阻的區(qū)域，能夠利用較低的參考電壓VREF使相對于電阻值的差異的讀出讀取度提高，在高電阻的區(qū)域，能夠利用較高的參考電壓VREF使讀出速度提高。結(jié)果，能夠從可具有大范圍的電阻值的存儲單元中精度良好且高速地讀出電阻值。另外，在本發(fā)明中，所謂“上拉型”，例如如圖11所示那樣，意味著使參考電壓VREF上升的方式。上拉型的讀出方法例如能夠?qū)门c存儲單元連接的節(jié)點的電壓隨時間下降這一情況讀出電阻值的方式進行應用。

另外，使參考電壓VREF開始上升的時刻tACT為時刻tS以后且時刻tE之前即可。例如，tACT＝tS的情況下，可以省略恒定電壓生成電路504及/或開關電路502。

圖12表示變動電壓生成電路501的第二結(jié)構(gòu)例。圖12所示的變動電壓生成電路501使參考電壓VREF隨時間降低，是下拉(down slope)型的電路。對于圖12所示的結(jié)構(gòu)中的與圖10所示的結(jié)構(gòu)相同的結(jié)構(gòu)，有省略說明的情況。

變動電壓生成電路501大致劃分而具有恒定電流源部523以及變動控制部524。

恒定電流源部523除了圖10所示的恒定電流源部514的各種結(jié)構(gòu)以外，還具有P溝道晶體管512和N溝道晶體管513。向P溝道晶體管512的源極端子輸入電源電壓VDD。P溝道晶體管512的柵極端子連接于P溝道晶體管511的柵極端子，并且與P溝道晶體管511的漏極端子電流鏡連接。N溝道晶體管513的源極端子連接于地電位端子，N溝道晶體管513的漏極端子及柵極端子連接于P溝道晶體管512的漏極端子。

變動控制部524具有N溝道晶體管516、N溝道晶體管518和NOR(或非)門521。

N溝道晶體管516的源極端子連接于地電位端子，N溝道晶體管516的漏極端子連接于N溝道晶體管518的漏極端子或源極端子。N溝道晶體管516的柵極端子與N溝道晶體管513的漏極端子及柵極端子電流鏡連接。

N溝道晶體管518在柵極端子上連接有NOR門521的輸出端子。

當N溝道晶體管518開啟，則鏡像電流Isn流動，從參考節(jié)點向變動控制部524流入電流，由此參考電壓VREF隨時間下降。此時，信號UPSLP成為低電平。

另外，通過變更N溝道晶體管513與516的鏡像比，能夠改變鏡像電流Isn的電流量。由此，能夠任意地調(diào)整每單位時間的參考電壓VREF的變動量。

利用圖13的時序圖對搭載有圖9的恒定電壓生成電路504和圖12的變動電壓生成電路501的讀出電路500的動作進行說明。另外，對于圖13所示的各信號中的與圖7所示的信號同樣的信號省略說明。

在放電期間T1，控制信號RFACT為低電平，開關電路502將恒定電壓生成電路504與參考節(jié)點電連接。由此參考電壓VREF成為由恒定電壓生成電路504輸出的固定的電壓VRC。在時刻tS，預充電控制信號PRE從低電平成為高電平，負載控制信號LOAD從高電平成為低電平。此外，在時刻tS，計數(shù)器32開始計數(shù)。

單元D的讀出中的讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2d的時間點超過參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值D被從輸出端子COUNT＿OUT輸出。結(jié)果，單元D的電阻值被轉(zhuǎn)換為計數(shù)值D。

單元E的讀出中的讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2e的時間點超過參考電壓VREF。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值E被從輸出端子COUNT＿OUT輸出。結(jié)果，單元E的電阻值被轉(zhuǎn)換為計數(shù)值E。

在時刻tACT，控制信號RFACT從低電平變化為高電平，開關電路502成為斷開。由此，恒定電壓生成電路504的輸出端子被從參考節(jié)點斷開。同時，變動電壓生成電路501開始從參考節(jié)點抽取電荷。由此參考電壓VREF隨時間下降。

由此，在單元F的讀出中，讀取節(jié)點SEN的電壓在從時刻tS經(jīng)過了時間T2f的時間點超過參考電壓VREF。由此，在從時刻tS經(jīng)過時間T23之前，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值F被從輸出端子COUNT＿OUT輸出。結(jié)果，單元E的電阻值被轉(zhuǎn)換為計數(shù)值F。

在以上的讀出方法中，在充電方式下，在讀取開始后的規(guī)定時間，使參考電壓VREF隨時間下降。由此，在高電阻的區(qū)域，能夠利用較高的參考電壓VREF使相對于電阻值的差異的讀出讀取度提高，在低電阻的區(qū)域，能夠利用較低的參考電壓VREF使讀出速度提高。結(jié)果，能夠從可具有大范圍的電阻值的存儲單元中精度良好且高速地讀出電阻值。另外，在本發(fā)明中，所謂“下拉型”，例如如圖13所示那樣，意味著使參考電壓VREF下降的方式。下拉型的讀出方法例如能夠?qū)门c存儲單元連接的節(jié)點的電壓隨時間上升這一情況讀出電阻值的方式進行應用。

另外，使參考電壓VREF開始降低的時刻tACT為時刻tS以后且時刻tE之前即可，例如，tACT＝tS的情況下，可以省略恒定電壓生成電路504及/或開關電路502。

圖14表示變動電壓生成電路501的第三結(jié)構(gòu)例。圖14所示的變動電壓生成電路501具有恒定電流源部525和變動控制部526，既能夠?qū)谏侠偷淖x出也能夠?qū)谙吕偷淖x出。圖14所示的各結(jié)構(gòu)與圖10及圖12所示的結(jié)構(gòu)相同，所以省略說明。另外，圖14所示的變動電壓生成電路501，當信號UPSLP為高電平時成為上拉型的模式，當信號UPSLP為低電平時成為下拉型的模式。

以上的讀出電路能夠?qū)诜烹姺绞胶统潆姺绞诫p方，因此能夠根據(jù)寫入到存儲單元中的電阻值的大小來優(yōu)化讀出方式和參考電壓的變動方向。

(第二實施方式)

以下，對第二實施方式的半導體裝置進行說明。第二實施方式的半導體裝置與第一實施方式的半導體裝置在讀出電路的結(jié)構(gòu)上不同，其他結(jié)構(gòu)相同。因此，這里對第二實施方式的讀出電路進行說明。

圖15表示第二實施方式的讀出電路533的一例。對于圖15所示的讀出電路533中的與圖8所示的讀出電路共通的結(jié)構(gòu)，將其說明省略。

圖15所示的讀出電路533中，作為圖8所示的變動電壓生成電路501以及開關電路502的替代，具有變動電壓生成電路531和開關電路530。包含恒定電壓生成電路504、變動電壓生成電路531和開關電路530的電路是本發(fā)明中的“生成參考電壓的電路”的一例。

開關電路530例如根據(jù)從邏輯控制電路(未圖示)輸入的控制信號RFACT，將恒定電壓生成電路504的輸出端子或變動電壓生成電路531的輸出端子連接到參考節(jié)點。

圖16表示變動電壓生成電路531的結(jié)構(gòu)例。對于圖16所示的各結(jié)構(gòu)中的與圖10、圖12及圖14相同的結(jié)構(gòu)省略說明。

變動電壓生成電路531大致劃分而具有恒定電流源部525以及變動控制部532。

恒定電流源部525與圖14所示的結(jié)構(gòu)相同。

變動控制部532具有P溝道晶體管515、P溝道晶體管517、NOT(非)門519、N溝道晶體管516和N溝道晶體管518。

P溝道晶體管517的源極端子與P溝道晶體管515的漏極端子連接。P溝道晶體管517的漏極端子與變動電壓生成電路531的輸出端子連接。P溝道晶體管517的柵極端子與NOT門519的輸出端子連接。N溝道晶體管518的源極端子與N溝道晶體管516的漏極端子連接。N溝道晶體管518的漏極端子與變動電壓生成電路531的輸出端子連接。N溝道晶體管518的柵極端子與NOT門519的輸出端子連接。向NOT門519的輸入端子例如從邏輯控制電路(未圖示)輸入信號UPSLP。

信號UPSLP為高電平時，P溝道晶體管517導通，N溝道晶體管518成為非導通。由此，鏡像電流Isp流過P溝道晶體管515，電流從變動控制部532向開關電路530流出。相反，信號UPSLP為低電平時，P溝道晶體管517成為非導通，N溝道晶體管518導通。由此，鏡像電流Isn流過N溝道晶體管516，電流從開關電路530向變動控制部532流入。

圖15的讀出電路533能夠執(zhí)行利用圖11說明的動作及利用圖13說明的動作。例如，控制信號RFACT為低電平時，恒定電壓生成電路504的輸出端子連接于參考節(jié)點，恒定電壓生成電路504的輸出電壓VRC成為參考電壓VREF。另一方面，控制信號RFACT為高電平時，變動電壓生成電路531的輸出端子連接于參考節(jié)點，變動電壓生成電路531的輸出電壓SLP使參考電壓VREF隨時間上升或下降。

本實施方式的半導體裝置與第一實施方式的半導體裝置同樣，能夠從可具有大范圍的電阻值的存儲單元中精度良好且高速地讀出電阻值。

(第三實施方式)

以下，對第三實施方式的半導體裝置進行說明。第三實施方式的半導體裝置與第一及第二實施方式的半導體裝置在讀出電路的結(jié)構(gòu)上不同，其他結(jié)構(gòu)相同。因此，這里對第三實施方式的讀出電路進行說明。

圖17表示第三實施方式的讀出電路534的一例。對于圖17所示的讀出電路533中的與圖8及圖15所示的讀出電路共通的結(jié)構(gòu)省略其說明。

圖17所示的讀出電路534具有參考電壓生成電路535以及電容器503。參考電壓生成電路535是本發(fā)明中的“生成參考電壓的電路”的一例。另外，電容器503不是必須的構(gòu)成要素。

參考電壓生成電路535生成參考電壓VREF。參考電壓生成電路535若接受到控制信號RFACT則根據(jù)信號UPSLP和時鐘信號CLK使參考電壓VREF階段性地上升或下降。

圖18表示參考電壓生成電路535的結(jié)構(gòu)例。對于圖18所示的結(jié)構(gòu)中的在圖9中也表示過的結(jié)構(gòu)將其說明省略。

參考電壓生成電路535具有電壓選擇電路509以及選擇控制電路536。

電壓選擇電路509例如接受從分壓電阻器505的32個輸出端子輸出的32種分壓電壓。并且，電壓選擇電路509根據(jù)選擇信號VRCSEL[4：0]，從這些分壓電壓中選擇1個，向參考電壓生成電路535的輸出端子輸出。

選擇控制電路536例如通過來自邏輯控制電路(未圖示)的控制信號UPSLP、控制信號RFACT和時鐘信號CLK來控制。例如，在讀出動作的開始時，選擇控制電路536將選擇信號VRCSEL[4：0]的初始值VRCSELS[4：0]向電壓選擇電路509輸入。此外，選擇控制電路536對電壓選擇電路509進行控制，以使得對應于輸入的控制信號UPSLP，以時鐘CLK的周期使參考電壓VREF階段性地上升或下降。

接著，參照圖19對參考電壓生成電路535的上拉型的讀出動作的一例進行說明。

圖19是用于說明上拉型的讀出動作的時序圖。

圖19中，控制信號UPSLP為高電平(‘H’)，選擇信號的初始值VRCSELS[4：0]為‘0fh’(16進制表示)。時鐘信號CLK被以固定的頻率輸入。控制信號RFACT成為低電平。參考電壓VREF的初始值成為電壓Vref。在時刻tS，負載控制電壓LOAD從高電平成為低電平，在選擇存儲單元(例如單元C)中流過電流，讀取節(jié)點SEN的電壓開始下降。此外，在時刻tS，計數(shù)器32開始加計數(shù)。

在時刻tACT，當控制信號RFACT從低電平向高電平變化，則參考電壓VREF開始上升。參考電壓VREF按時鐘信號CLK的每1周期階段性地上升。具體而言，每當時鐘信號CLK從低電平成為高電平，選擇控制電路536將選擇信號VRCSEL[4：0]的值加計數(shù)1，由此，電壓選擇電路509使參考電壓VREF上升ΔV。以下表示具體例。

VRCSEL[4：0]＝‘0fh’時，VREF＝Vref

VRCSEL[4：0]＝‘10h’時，VREF＝Vref+ΔV

VRCSEL[4：0]＝‘11h’時，VREF＝Vref+2*ΔV

VRCSEL[4：0]＝‘12h’時，VREF＝Vref+3*ΔV

VRCSEL[4：0]＝‘18h’時，VREF＝Vref+9*ΔV

計數(shù)器32的計數(shù)值按時鐘信號CLK的每一周期被加計數(shù)。例如，當從時刻tS成為T2c，選擇存儲單元(單元C)的讀出中的讀取節(jié)點SEN的電位低于參考電壓VREF＝Vref+9*ΔV。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值(‘c’)被從輸出端子COUNT＿OUT輸出。由此，選擇存儲單元的電阻值被轉(zhuǎn)換為計數(shù)值。

接著，參照圖20對參考電壓生成電路535的下拉型的讀出動作的一例進行說明。

圖20是用于說明下拉型的讀出動作的時序圖。

圖20中，控制信號UPSLP為低電平(‘L’)，選擇信號的初始值VRCSELS[4：0]為‘0fh’(16進制表示)。時鐘信號CLK被以固定的頻率輸入?？刂菩盘朢FACT成為低電平。參考電壓VREF的初始值成為電壓Vref。在時刻tS，負載控制電壓LOAD從高電平成為低電平，在選擇存儲單元(例如單元F)中流過電流，讀取節(jié)點SEN的電壓開始上升。此外，在時刻tS，計數(shù)器32開始加計數(shù)。

在時刻tACT，當控制信號RFACT從低電平向高電平變化，則參考電壓VREF開始下降。參考電壓VREF按時鐘信號CLK的每1周期階段性地下降。具體而言，每當時鐘信號CLK從低電平成為高電平，選擇控制電路536將選擇信號VRCSEL[4：0]的值減計數(shù)1，由此，電壓選擇電路509使參考電壓VREF下降ΔV。以下表示具體例。

VRCSEL[4：0]＝‘0fh’時，VREF＝Vref

VRCSEL[4：0]＝‘0eh’時，VREF＝Vref－ΔV，

VRCSEL[4：0]＝‘0dh’時，VREF＝Vref－2*ΔV

VRCSEL[4：0]＝‘0ch’時，VREF＝Vref－3*ΔV

VRCSEL[4：0]＝‘05h’時，VREF＝Vref－10*ΔV

計數(shù)器32的計數(shù)值按時鐘信號CLK的每一周期被加計數(shù)。例如，當從時刻tS成為T2f，選擇存儲單元(單元F)的讀出中的讀取節(jié)點SEN的電壓超過參考電壓VREF＝Vref－10*ΔV。由此，比較器31的輸出信號變化，計數(shù)器32停止加計數(shù)。此時的計數(shù)值(‘d’)被從輸出端子COUNT＿OUT輸出。由此，選擇存儲單元的電阻值被轉(zhuǎn)換為計數(shù)值。

另外，在上述的說明中，計數(shù)器32進行計數(shù)的周期和選擇信號VRCSEL[4：0]的計數(shù)變化的周期可以不一定相同。

本實施方式的半導體裝置與第一及第二實施方式的半導體裝置同樣，能夠從可具有大范圍的電阻值的存儲單元中精度良好且高速地讀出電阻值。

另外，上述第一～第三實施方式中說明的電路塊例如可以是1個控制IC內(nèi)的電路要素。各電路塊的至少一部分可以是半導體器件、半導體集成電路(IC)、LSI(large scale integration)、或者將它們組合而成的電子電路。LSI或IC可以集成在1個芯片中，也可以組合多個芯片。

邏輯控制電路例如是控制IC，可以包含處理器和存儲器。處理器例如可以是CPU(Central Processing Unit)或MPU(Micro-Processing Unit)。例如，半導體裝置可以包含邏輯控制電路。

(應用例)

上述第一～第三實施方式的半導體裝置例如可應用于IC卡。IC卡例如具備存儲單元陣列、讀出電路、寫入電路、輸入輸出接口和處理器。存儲單元陣列以及讀出電路可以是例如在第一～第三實施方式中說明的結(jié)構(gòu)。寫入電路例如是向存儲單元施加電信號的電路。該電信號使存儲單元包含的電阻變化元件的電阻狀態(tài)可逆地變化。此外，IC卡也可以還包含隨機數(shù)生成電路。

關于IC卡的詳細結(jié)構(gòu)，記載于美國專利申請第14/679722號說明書中。本發(fā)明參照并包括該說明書的內(nèi)容。

(實施方式的概要)

本發(fā)明的一實施方式的半導體裝置，具備：存儲單元陣列，配置有能夠根據(jù)流過的電流量來判別存儲信息的多個存儲單元；以及讀出電路，讀出上述多個存儲單元的各自的存儲信息。上述讀出電路具備：變動電壓生成電路，將變動的參考電壓向上述參考電壓節(jié)點施加；以及讀取放大器電路，具有與規(guī)定的存儲單元的一端電連接并被輸入與上述存儲單元的存儲信息對應的電壓的第一輸入端子、以及與上述參考電壓節(jié)點電連接的第二輸入端子，并且，比較上述第一輸入端子的電壓與上述第二輸入端子的電壓，根據(jù)比較結(jié)果檢測上述存儲單元的存儲信息。在上述存儲單元的存儲信息的讀出時，對應于上述存儲單元的存儲信息且伴隨讀出時間的經(jīng)過而增加或減少的變動電壓被輸入到上述第一輸入端子，上述變動電壓生成電路，向上述參考電壓節(jié)點施加在與輸入到上述第一輸入端子的上述變動電壓增加或減少的方向相反的方向上減少或增加的上述參考電壓，上述讀取放大器電路，利用施加到上述參考電壓節(jié)點的上述參考電壓，進行上述存儲單元的存儲信息的讀出。

根據(jù)該結(jié)構(gòu)，本發(fā)明的一實施方式的半導體裝置，在讀出時間內(nèi)參考電壓節(jié)點的電位低于或超過參考電壓，由此能夠從存儲單元更高速地讀出信息。

一實施方式中，可以是，上述變動電壓生成電路能夠?qū)⑹┘佑谏鲜鰠⒖茧妷汗?jié)點的上述參考電壓的變動開始時刻設定為上述讀出的開始后的任意時刻。

根據(jù)該結(jié)構(gòu)，本發(fā)明的一實施方式的半導體裝置，能夠?qū)⒖茧妷旱淖儎娱_始時刻調(diào)整為讀出開始后的任意時刻。由此，能夠任意地調(diào)整從存儲單元讀出信息的讀出時間，通過最適當?shù)脑O定進一步實現(xiàn)高速化。

一實施方式中，可以是，上述半導體裝置還具備：恒定電壓生成電路，將規(guī)定的恒定電壓向參考電壓節(jié)點施加；以及開關電路，配置在上述恒定電壓生成電路的輸出端子與上述變動電壓生成電路的輸出端子與上述參考電壓節(jié)點之間。在上述存儲單元的存儲信息的讀出開始時，上述恒定電壓生成電路輸出的恒定電壓被施加于上述參考電壓節(jié)點，上述開關電路從由上述恒定電壓生成電路輸出的恒定電壓施加于上述參考電壓節(jié)點的狀態(tài)向由上述變動電壓生成電路輸出的參考電壓施加于上述參考電壓節(jié)點的狀態(tài)進行切換。

根據(jù)該結(jié)構(gòu)，本發(fā)明的一實施方式的半導體裝置，能夠任意地設定參考電壓的變動開始時刻。

一實施方式中，可以是，在上述存儲單元的存儲信息的讀出時，從第一時刻將隨時間減小的電壓輸入上述第一輸入端子，上述變動電壓生成電路，與上述第一時刻同時或從上述第一時刻之后的第二時刻將隨時間上升的電壓向上述參考電壓節(jié)點施加。

一實施方式中，可以是，在上述存儲單元的存儲信息的讀出時，從第一時刻將隨時間上升的電壓輸入上述第一輸入端子，上述變動電壓生成電路，與上述第一時刻同時或從上述第一時刻之后的第二時刻將隨時間下降的電壓向上述參考電壓節(jié)點施加。

一實施方式中，可以是，上述存儲單元具備電阻變化元件，該電阻變化元件包含第一電極、第二電極、以及配置在上述第一電極與上述第二電極之間的電阻變化層。

一實施方式中，可以是，上述電阻變化元件，通過被在上述第一電極與上述第二電極之間施加極性不同的電壓從而在低電阻狀態(tài)以及高電阻狀態(tài)這至少2個狀態(tài)間可逆地變化。

本發(fā)明的其他一實施方式的半導體裝置，具備：存儲單元陣列，配置有能夠根據(jù)流過的電流量來判別存儲信息的多個存儲單元；以及讀出電路，讀出上述多個存儲單元的各自的存儲信息。上述讀出電路至少具備：參考電壓發(fā)生電路，從第一時刻將階段性地上升或下降的參考電壓向參考電壓節(jié)點施加；以及讀取放大器電路，具有與規(guī)定的存儲單元的一端電連接并被施加與上述存儲單元的存儲信息對應的電壓的第一輸入端子、以及與上述參考電壓節(jié)點電連接的第二輸入端子，并且，比較上述第一輸入端子的電壓與上述第二輸入端子的電壓，根據(jù)比較結(jié)果檢測上述存儲單元的存儲信息。在上述存儲單元的存儲信息的讀出時，對應于上述存儲單元的存儲信息且伴隨讀出時間的經(jīng)過而增加或減少地變動的電壓被輸入到上述第一輸入端子，上述參考電壓發(fā)生電路，向上述參考電壓節(jié)點施加在與輸入到上述第一輸入端子的電壓增加或減少的方向相反的方向上階段性地下降或上升的上述參考電壓，上述讀取放大器電路利用施加到上述參考電壓節(jié)點的上述參考電壓，進行上述存儲單元的存儲信息的讀出。

根據(jù)該結(jié)構(gòu)，本發(fā)明的其他一實施方式的半導體裝置，能夠通過讀出電路從存儲單元更高速地讀出信息。

一實施方式中，可以是，上述參考電壓發(fā)生電路能夠?qū)⑸鲜鰠⒖茧妷汗?jié)點的電壓的變動開始時刻設定為上述讀出的開始后的任意時刻。

根據(jù)該結(jié)構(gòu)，本發(fā)明的其他一實施方式的半導體裝置，能夠?qū)⒖茧妷汗?jié)點的電壓的變動開始時刻調(diào)整為讀出開始后的任意時刻。由此，能夠任意地調(diào)整從存儲單元讀出信息的讀出時間，通過最適當?shù)脑O定進一步實現(xiàn)高速化。

一實施方式中，可以是，在上述存儲單元的存儲信息的讀出時，從上述第一時刻將隨時間減少的電壓輸入上述第一輸入端子，上述參考電壓發(fā)生電路，與上述第一時刻同時或從上述第一時刻之后的第二時刻將隨時間上升的電壓向上述參考電壓節(jié)點施加。

一實施方式中，可以是，在上述存儲單元的存儲信息的讀出時，從上述第一時刻將隨時間上升的電壓輸入上述第一輸入端子，上述參考電壓發(fā)生電路，與上述第一時刻同時或從上述第一時刻之后的第二時刻將隨時間下降的電壓向上述參考電壓節(jié)點施加。

一實施方式中，可以是，上述存儲單元具備電阻變化元件，該電阻變化元件包含第一電極、第二電極、以及配置在上述第一電極與上述第二電極之間的電阻變化層。

一實施方式中，可以是，上述電阻變化元件通過被在上述第一電極與上述第二電極之間施加極性不同的電壓從而在低電阻狀態(tài)及高電阻狀態(tài)這至少2個狀態(tài)之間可逆地變化。

作為本發(fā)明的又一其他實施方式的IC卡，搭載上述的某個半導體裝置。

本實施方式的半導體裝置能夠縮短存儲單元的存儲信息的讀出所需要的時間。因而，在該半導體裝置內(nèi)搭載有隨機數(shù)生成器的IC卡，能夠?qū)崿F(xiàn)能夠進行通過讀出時間的縮短而提高隨機數(shù)性的保密性高的高速動作的IC卡。

作為本發(fā)明的又一其他實施方式的方法可以是半導體裝置的讀出方法，上述半導體裝置具備：存儲單元陣列，配置有能夠根據(jù)流過的電流量判別存儲信息的多個存儲單元；以及讀出電路，讀出上述多個存儲單元的各自的存儲信息。上述讀出方法，將變動的參考電壓向上述讀出電路供給，在上述多個存儲單元的存儲信息的讀出時，將對應于上述多個存儲單元的各自的存儲信息、并且伴隨讀出時間的經(jīng)過而增加或減少的變動電壓向上述讀出電路供給，輸出向與對應于上述多個存儲單元的存儲信息的上述變動電壓增加或減少的方向相反的方向減少或增加的上述參考電壓，比較與上述多個存儲單元的各自的存儲信息對應的上述變動電壓與上述參考電壓，根據(jù)比較結(jié)果檢測上述多個存儲單元的各自的存儲信息。

通過該結(jié)構(gòu)，本發(fā)明的其他一實施方式的半導體裝置的讀出方法，在讀出時間內(nèi)，參考電壓低于或超過與存儲單元的存儲信息對應的變動電壓，能夠從存儲單元更高速地讀出信息。

作為本發(fā)明的又一其他實施方式的方法，是半導體裝置的讀出方法，上述半導體裝置具備：存儲單元陣列，配置有能夠根據(jù)流過的電流量判別存儲信息的多個存儲單元；以及讀出電路，讀出上述多個存儲單元的各自的存儲信息。上述讀出方法，至少從第一時刻將階段性地上升或下降的參考電壓向參考電壓節(jié)點供給，在上述多個存儲單元的存儲信息的讀出時，輸出對應于上述多個存儲單元的各自的存儲信息、并且伴隨讀出時間的經(jīng)過而增加或減少的電壓，輸出向與對應于上述多個存儲單元的存儲信息的電壓增加或減少的方向相反的方向階段性地下降或上升的上述參考電壓，比較與上述多個存儲單元的各自的存儲信息對應的電壓、與施加于上述參考電壓節(jié)點的上述參考電壓，根據(jù)比較結(jié)果檢測上述多個存儲單元的各自的存儲信息。

根據(jù)該結(jié)構(gòu)，本發(fā)明的又一其他實施方式的半導體裝置的讀出方法，在讀出時間內(nèi)，參考電壓低于或超過與存儲單元的存儲信息對應的電壓，能夠從存儲單元更高速地讀出信息。