1.一種用于對(duì)存儲(chǔ)器設(shè)備進(jìn)行編程的方法，所述方法包括：
響應(yīng)于對(duì)一組NAND串(NS0A至NS0A-14)中的一組(1250)存儲(chǔ)器單元(1200-1214)中的數(shù)據(jù)進(jìn)行編程的命令，其中所述存儲(chǔ)器單元被連接到在所述一組NAND串的漏極端(DE，DEa)處的漏極側(cè)字線(272d，397)與在所述一組NAND串的源極側(cè)(SE，SEa)處的源極側(cè)字線(272s，391)之間延伸的多個(gè)字線(270d，271d，272d，273d，274d；270s，271s，272s，273s，274s；275d，276d，277d，278d；275s，276s，277s，278s；390，391，392，393，394，395，396，397，398，399)，使用第一組驗(yàn)證電壓(VvAe，VvBe，VvCe；VvAeL，VvBeL，VvCeL；VvAe，VvBe，VvCe；VvAe，VvBe，VvCe，VvDe，VvEe，VvFe，VvGe)將連接到所述漏極側(cè)字線的多個(gè)存儲(chǔ)器單元編程到多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)，其中，在對(duì)連接到所述多個(gè)字線中的其他字線的存儲(chǔ)器單元進(jìn)行編程之前，連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元被編程，并且所述一組存儲(chǔ)器單元中的每一存儲(chǔ)器單元包括電荷俘獲材料(403)；以及
隨后使用第二組驗(yàn)證電壓(VvA，VvB，VvC；VvA，VvB，VvC，VvD，VvE，VvF，VvG)將連接到所述多個(gè)字線中的另一字線的多個(gè)存儲(chǔ)器單元編程到所述多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)，其中所述第一組驗(yàn)證電壓中的最低驗(yàn)證電壓(VvAe)高于所述第二組驗(yàn)證電壓中的最低驗(yàn)證電壓(VvA)。
2.如權(quán)利要求1所述的方法，其中:
所述對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程包括將第一組逐步增大的編程電壓(901-912)施加到所述漏極側(cè)字線；
所述對(duì)連接到所述另一字線的所述存儲(chǔ)器單元進(jìn)行編程包括將第二組逐步增大的編程電壓(931-938)施加到所述另一字線；并且
所述第一組逐步增大的編程電壓的初始編程電壓(Vpgm_初始1)低于所述第二組逐步增大的編程電壓的初始編程電壓(Vpgm_初始2)。
3.如權(quán)利要求2所述的方法，其中:
所述第一組逐步增大的編程電壓的步長(zhǎng)(dVpgm1)低于所述第二組逐步增大的編程電壓的步長(zhǎng)(dVpgm2)。
4.如權(quán)利要求3所述的方法，其中:
所述第一組逐步增大的編程電壓的脈寬等于所述第二組逐步增大的編程電壓的脈寬。
5.如權(quán)利要求1所述的方法，其中:
所述對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程包括將第一組逐步增大的編程電壓(901-912)施加到所述漏極側(cè)字線，而不使用在所述第一組逐步增大的編程電壓的初始編程電壓(901)之后且在所述第一組逐步增大的編程電壓的下一編程電壓(902)之前的所述第一組驗(yàn)證電壓的任何驗(yàn)證電壓執(zhí)行驗(yàn)證測(cè)試；并且
所述對(duì)連接到所述另一字線的所述存儲(chǔ)器單元進(jìn)行編程包括將第二組逐步增大的編程電壓(931-938)施加到所述另一字線，并且使用在所述第二組逐步增大的編程電壓的初始編程電壓(931)之后且在所述第二組逐步增大的編程電壓的下一編程電壓(932)之前的所述第二組驗(yàn)證電壓的最低驗(yàn)證電壓(VvA)執(zhí)行驗(yàn)證測(cè)試。
6.如權(quán)利要求1所述的方法，其中:
連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元的所述多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)處于第一閾值電壓范圍(窗口1，窗口1a)內(nèi)；
連接到所述另一字線的所述存儲(chǔ)器單元的所述多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)處于第二閾值電壓范圍(窗口2，窗口2a)內(nèi)；并且
所述第一閾值電壓范圍窄于所述第二閾值電壓范圍。
7.如權(quán)利要求1所述的方法，其中:
所述對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程包括將第一組逐步增大的編程電壓(901-912)施加到所述漏極側(cè)字線；
所述對(duì)連接到所述另一字線的所述存儲(chǔ)器單元進(jìn)行編程包括將第二組逐步增大的編程電壓(931-938)施加到所述另一字線；并且
所述第一組逐步增大的編程電壓的步長(zhǎng)(dVpgm1)低于所述第二組逐步增大的編程電壓的步長(zhǎng)(dVpgm2)。
8.如權(quán)利要求1所述的方法，其中:
在所述對(duì)數(shù)據(jù)進(jìn)行編程的命令之前，使用公共擦除驗(yàn)證電壓(Vv_擦除)來(lái)擦除連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元和連接到所述另一字線的所述存儲(chǔ)器單元。
9.如權(quán)利要求1所述的方法，其中:
所述一組NAND串被連接到一組位線(1220-1234)；
對(duì)于所述多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)中的至少一個(gè)目標(biāo)數(shù)據(jù)狀態(tài)，所述對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程使用了快速編程模式，隨后是慢速編程模式；
所述快速編程模式是由接地的位線電壓來(lái)實(shí)現(xiàn)的；
所述慢速編程模式是由升高的位線電壓來(lái)實(shí)現(xiàn)的；并且
對(duì)于所述多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)中的所述至少一個(gè)目標(biāo)數(shù)據(jù)狀態(tài)，所述對(duì)連接到所述另一字線的所述存儲(chǔ)器單元進(jìn)行編程使用了所述快速編程模式而不使用所述慢速編程模式。
10.如權(quán)利要求1所述的方法，其中所述對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程包括將一組逐步增大的編程電壓施加到所述漏極側(cè)字線，所述方法進(jìn)一步包括：
在所述一組逐步增大的編程電壓的每一編程電壓期間將通過(guò)電壓(V通過(guò))施加到其他字線。
11.一種存儲(chǔ)器設(shè)備，包括：
一組NAND串(NS0A到NS0A-14)中的一組(1250)存儲(chǔ)器單元，所述一組存儲(chǔ)器單元中的每一存儲(chǔ)器單元包括電荷俘獲材料(403)；
多個(gè)字線(270d，271d，272d，273d，274d；270s，271s，272s，273s，274s；275d，276d，277d，278d；275s，276s，277s，278s；390，391，392，393，394，395，396，397，398，399)，所述字線在所述一組NAND串的漏極端(DE，DEa)處的漏極側(cè)字線(272d，397)與在所述一組NAND串的源極側(cè)(SE，SEa)處的源極側(cè)字線(272s，391)之間延伸；以及
控制電路(110，112，114，116，122，128，130，132)，所述控制電路被配置為：使用第一組驗(yàn)證電壓(VvAe，VvBe，VvCe；VvAeL，VvBeL，VvCeL；VvAe，VvBe，VvCe；VvAe，VvBe，VvCe，VvDe，VvEe，VvFe，VvGe)將連接到所述漏極側(cè)字線的多個(gè)存儲(chǔ)器單元編程到多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)，其中，在對(duì)連接到所述多個(gè)字線中的其他字線的存儲(chǔ)器單元進(jìn)行編程之前，連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元編程；以及隨后使用第二組驗(yàn)證電壓(VvA，VvB，VvC；VvA，VvB，VvC，VvD，VvE，VvF，VvG)將連接到所述多個(gè)字線中的另一字線的多個(gè)存儲(chǔ)器單元編程到所述多個(gè)目標(biāo)數(shù)據(jù)狀態(tài)，其中所述第一組驗(yàn)證電壓中的最低驗(yàn)證電壓(VvAe)高于所述第二組驗(yàn)證電壓中的最低驗(yàn)證電壓(VvA)。
12.如權(quán)利要求11所述的存儲(chǔ)器設(shè)備，其中：
所述一組NAND串被提供為三維存儲(chǔ)器結(jié)構(gòu)(126)；并且
所述三維存儲(chǔ)器結(jié)構(gòu)包括交替的介電層(DL0-DL25；DL0-DL30)和導(dǎo)電層(WLL0-WLL19；WLL0-WLL22)；并且
所述多個(gè)字線是由所述導(dǎo)電層提供的。
13.如權(quán)利要求11所述的存儲(chǔ)器設(shè)備，其中：
為了對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程，所述控制電路被配置為將第一組逐步增大的編程電壓(901-912)施加到所述漏極側(cè)字線，而不使用在所述第一組逐步增大的編程電壓的初始編程電壓(901)之后且在所述第一組逐步增大的編程電壓的下一編程電壓(902)之前的所述第一組驗(yàn)證電壓的任何驗(yàn)證電壓執(zhí)行驗(yàn)證測(cè)試；并且
為了對(duì)連接到所述另一字線的所述存儲(chǔ)器單元進(jìn)行編程，所述控制電路被配置為將第二組逐步增大的編程電壓(931-938)施加到所述另一字線，并且使用在所述第二組逐步增大的編程電壓的初始編程電壓(931)之后且在所述第二組逐步增大的編程電壓的下一編程電壓(932)之前的所述第二組驗(yàn)證電壓的最低驗(yàn)證電壓(VvA)執(zhí)行驗(yàn)證測(cè)試。
14.如權(quán)利要求11所述的存儲(chǔ)器設(shè)備，其中：
為了對(duì)連接到所述漏極側(cè)字線的所述存儲(chǔ)器單元進(jìn)行編程，所述控制電路被配置為將第一組逐步增大的編程電壓(901-912)施加到所述漏極側(cè)字線；并且
為了對(duì)連接到所述另一字線的所述存儲(chǔ)器單元進(jìn)行編程，所述控制電路被配置為將第二組逐步增大的編程電壓(931-938)施加到所述另一字線；并且
所述第一組逐步增大的編程電壓的初始編程電壓(Vpgm_初始1)低于所述第二組逐步增大的編程電壓的初始編程電壓(Vpgm_初始2)。
15.如權(quán)利要求14所述的存儲(chǔ)器設(shè)備，其中：
所述第一組逐步增大的編程電壓(901-912)的步長(zhǎng)(dVpgm1)低于所述第二組逐步增大的編程電壓的步長(zhǎng)(dVpgm2)。