本申請要求于2014年8月20日提交的題為“PSEUDO DUAL PORT MEMORY(偽雙端口存儲器)”的美國專利申請?zhí)?4/464,627的權(quán)益，其通過援引全部明確納入于此。

背景

領(lǐng)域

本公開一般涉及電子電路，尤其涉及偽雙端口(PDP)存儲器。

背景技術(shù)：

許多應(yīng)用需要雙端口存儲器(例如，能夠在單個(gè)時(shí)鐘循環(huán)內(nèi)處置讀和寫操作兩者的存儲器)的功能性。雙端口存儲器通常包括用存儲器單元陣列來操作的兩個(gè)端口，該存儲器單元陣列可以從這兩個(gè)端口同時(shí)訪問。例如，雙端口存儲器可在單個(gè)循環(huán)中訪問兩個(gè)不同的存儲器位置(地址)。為了減小存儲器的大小，偽雙端口或PDP存儲器可被用于替代雙端口存儲器。PDP存儲器的核可以是單核存儲器。相應(yīng)地，PDP存儲器的存儲器陣列可允許一次進(jìn)行單個(gè)存儲器訪問，而不是如同雙端口存儲器那樣兩個(gè)同時(shí)的存儲器訪問。PDP存儲器可以按具有兩個(gè)端口的方式來模仿雙端口存儲器。在一個(gè)實(shí)現(xiàn)中，PDP存儲器可接收用于存取循環(huán)的時(shí)鐘，并且在那個(gè)存取循環(huán)中順序地執(zhí)行兩個(gè)存儲器訪問。

概述

公開了存儲器的諸方面。該存儲器包括配置成響應(yīng)于用于存取循環(huán)的時(shí)鐘的邊沿而生成第一時(shí)鐘和第二時(shí)鐘的控制電路。第一輸入電路被配置成基于第一時(shí)鐘來接收用于第一存儲器訪問的輸入。第一輸入電路包括鎖存器。第二輸入電路被配置成基于第二時(shí)鐘來接收用于第二存儲器訪問的輸入。第二輸入電路包括觸發(fā)器。

公開了存儲器的進(jìn)一步方面。該存儲器包括用于響應(yīng)于用于存取循環(huán)的時(shí)鐘的邊沿而生成第一時(shí)鐘和第二時(shí)鐘的控制裝置。提供了用于基于該第一時(shí)鐘來接收用于第一存儲器訪問的輸入的第一輸入裝置。第一輸入裝置包括鎖存器。提供了用于基于該第二時(shí)鐘來接收用于第二存儲器訪問的輸入的第二輸入裝置。第二輸入裝置包括觸發(fā)器。

公開了一種用于操作存儲器的方法的諸方面。該方法包括：響應(yīng)于用于存取循環(huán)的時(shí)鐘的邊沿而生成第一時(shí)鐘和第二時(shí)鐘，以及由第一輸入電路基于該第一時(shí)鐘來接收用于第一存儲器訪問的輸入。第一輸入電路包括鎖存器。該方法進(jìn)一步包括由第二輸入電路基于第二時(shí)鐘來接收用于第二存儲器訪問的輸入。第二輸入電路包括觸發(fā)器。

應(yīng)理解，根據(jù)以下詳細(xì)描述，裝備和方法的其他方面對于本領(lǐng)域技術(shù)人員而言將變得容易明白，其中以解說方式示出和描述了裝備和方法的各個(gè)方面。如將認(rèn)識到的，這些方面可以按其他和不同的形式來實(shí)現(xiàn)并且其若干細(xì)節(jié)能夠在各個(gè)其他方面進(jìn)行修改。相應(yīng)地，附圖和詳細(xì)描述應(yīng)被認(rèn)為在本質(zhì)上是解說性的而非限制性的。

附圖簡要說明

現(xiàn)在將參照附圖藉由示例而非限定地在詳細(xì)描述中給出裝備和方法的各個(gè)方面，其中：

圖1是解說PDP存儲器接口的示例性實(shí)施例的功能框圖。

圖2是PDP存儲器的存儲器單元的示例性實(shí)施例的示意性表示。

圖3是PDP存儲器陣列的示例性實(shí)施例的功能框圖。

圖4是PDP存儲器的輸入電路的示例性實(shí)施例的示意圖。

圖5是PDP存儲器的示例性實(shí)施例的操作的時(shí)序圖。

圖6是解說PDP存儲器的輸入電路的示例性實(shí)施例的示意圖。

圖7是PDP存儲器的示例性實(shí)施例的操作的流程圖。

詳細(xì)描述

以下結(jié)合附圖闡述的詳細(xì)描述旨在作為本發(fā)明的各種示例性實(shí)施例的描述，而無意表示能在其中實(shí)踐本發(fā)明的僅有實(shí)施例。本詳細(xì)描述包括具體細(xì)節(jié)以提供對本發(fā)明的透徹理解。然而，對于本領(lǐng)域技術(shù)人員而言明顯的是，本發(fā)明無需這些具體細(xì)節(jié)也可實(shí)踐。在一些實(shí)例中，以框圖形式示出眾所周知的結(jié)構(gòu)和組件以便避免湮沒本發(fā)明的概念。首字母縮寫和其它描述性術(shù)語可能僅為方便和清楚而使用，且無意限定本發(fā)明的范圍。

貫穿本公開所呈現(xiàn)的各種裝備和方法可以用各種形式的硬件來實(shí)現(xiàn)。藉由示例，這些裝備或方法中的任何裝備或方法(單獨(dú)地或組合地)可以被實(shí)現(xiàn)為集成電路、或?qū)崿F(xiàn)為集成電路的一部分。集成電路可以是最終產(chǎn)品，諸如微處理器、數(shù)字信號處理器(DSP)、專用集成電路(ASIC)、可編程邏輯、或任何其他合適的集成電路。替換地，集成電路可以集成有其他芯片、分立電路元件、和/或其他組件，作為中間產(chǎn)品(諸如主板)或最終產(chǎn)品的一部分。最終產(chǎn)品可以是包括集成電路的任何合適的產(chǎn)品，藉由示例，這些產(chǎn)品包括蜂窩電話、個(gè)人數(shù)字助理(PDA)、膝上型計(jì)算機(jī)、臺式計(jì)算機(jī)(PC)、計(jì)算機(jī)外圍設(shè)備、多媒體設(shè)備、視頻設(shè)備、音頻設(shè)備、全球定位系統(tǒng)(GPS)、無線傳感器、或任何其他合適的設(shè)備。

措辭“示例性”在本文中用于表示用作示例、實(shí)例、或解說。本文中描述為“示例性”的任何實(shí)施例不必被解釋為優(yōu)于或勝過其他實(shí)施例。同樣，術(shù)語裝置或方法的“實(shí)施例”不要求本發(fā)明的所有實(shí)施例包括所描述的組件、結(jié)構(gòu)、特征、功能性、過程、優(yōu)點(diǎn)、益處、或操作模式。

術(shù)語“連接”、“耦合”或其任何變體，意指在兩個(gè)或更多個(gè)元件之間的或直接或間接的任何連接或耦合，且可涵蓋“被連接”或“耦合”在一起的兩個(gè)元件之間存在一個(gè)或多個(gè)中間元件。元件之間的耦合或連接可為物理的、邏輯的或其組合。如本文中使用的，作為若干非限定和非窮盡性示例，兩個(gè)元件可被認(rèn)為通過使用一條或多條導(dǎo)線、電纜、和/或印刷電氣連接，以及通過使用電磁能量來“連接”或“耦合”在一起，該電磁能量諸如具有射頻區(qū)域、微波區(qū)域以及光學(xué)(可見和不可見兩者)區(qū)域中的波長的電磁能量。

本文中使用諸如“第一”、“第二”等指定對元素的任何引述一般并不限定那些元素的數(shù)量或次序。確切而言，這些指定在本文中用作區(qū)別兩個(gè)或更多個(gè)元素或者元素實(shí)例的便捷方法。因此，對第一元素和第二元素的引述并不意味著只能采用兩個(gè)元素、或者第一元素必須位于第二元素之前。

如本文所使用的，單數(shù)形式的“一”、“某”和“該”旨在也包括復(fù)數(shù)形式，除非上下文另有明確指示并非如此。還將理解，術(shù)語“包括”、“具有”、“包含”和/或“含有”在本文中使用時(shí)指定所陳述的特征、整數(shù)、步驟、操作、要素、和/或組件的存在，但并不排除一個(gè)或多個(gè)其他特征、整數(shù)、步驟、操作、要素、組件和/或其群組的存在或添加。

提供了諸如PDP存儲器之類的存儲器的各個(gè)方面。此類存儲器可以是自立存儲器或者被嵌入在通信裝備(諸如移動(dòng)電話)的片上系統(tǒng)(SOC)處理器上。然而，如本領(lǐng)域技術(shù)人員將容易領(lǐng)會的，本公開的諸方面和應(yīng)用并不限于此。相應(yīng)地，對存儲器的具體應(yīng)用的全部引用僅僅旨在解說存儲器的示例性方面，并且要理解這些方面可具有廣泛的應(yīng)用差異。

圖1是解說PDP存儲器接口的示例性實(shí)施例的功能框圖。存儲器100為外圍電路提供寫入和讀取程序指令和數(shù)據(jù)的介質(zhì)，并且可包括具有兩個(gè)端口的PDP存儲器。如下文中使用的，術(shù)語“數(shù)據(jù)”將被理解成包括程序指令、數(shù)據(jù)、以及可被存儲在存儲器100中的任何其他信息。存儲器100的存儲器陣列(參見圖3)作為單端口存儲器來操作，因?yàn)橐淮蝺H有一個(gè)存儲器位置(例如，地址)被訪問。存儲器100模仿雙端口存儲器且包括兩個(gè)端口。存儲器100包括配置成接收讀取地址102的讀取端口輸入電路110以及配置成接收寫入地址104和寫入數(shù)據(jù)106的寫入端口輸入電路120?？刂齐娐?30接收發(fā)起存取循環(huán)的主時(shí)鐘MCLK 150?？刂齐娐?30可包括：用于執(zhí)行本文中描述的功能的邏輯門、執(zhí)行那些功能的(諸)處理器、生成本文中描述的信號的邏輯門、或其組合。在一個(gè)示例中，存儲器100可在一個(gè)存取循環(huán)中執(zhí)行讀存儲器訪問并且隨后執(zhí)行寫存儲器訪問?；贛CLK 150，控制電路130生成使得讀取端口輸入電路110接收讀取地址102的時(shí)鐘信號ACLK 156，以及使得寫入端口輸入電路120接收寫入地址104和寫入數(shù)據(jù)106的時(shí)鐘信號BCLK 158。接收輸入(例如，讀取地址102、寫入地址104、以及寫入數(shù)據(jù)106)的功能可包括存儲用于存儲器100的內(nèi)部操作的輸入。讀取端口輸入電路110將接收到的讀取地址102輸出為內(nèi)部讀取地址103。寫入端口輸入電路120將接收到的寫入地址104輸出為內(nèi)部寫入地址105并且將接收到的寫入數(shù)據(jù)106輸出為內(nèi)部寫入數(shù)據(jù)107。在一個(gè)實(shí)現(xiàn)中，MCLK 150的上升沿被用于生成時(shí)鐘信號ACLK 156以及使用讀取地址102來發(fā)起讀存儲器訪問。在一個(gè)實(shí)現(xiàn)中，時(shí)鐘信號BCLK 158的下降沿發(fā)起寫存儲器訪問。

內(nèi)部讀取地址103(由讀取端口輸入電路110存儲)和內(nèi)部寫入地址105(由寫入端口輸入電路120存儲)被提供給復(fù)用器140。存儲器100的存取循環(huán)可以是讀存儲器訪問或?qū)懘鎯ζ髟L問?；诖鎯ζ髟L問的類型，控制電路130生成用于復(fù)用器140的時(shí)鐘WCLK 154，以在內(nèi)部讀取地址103和內(nèi)部寫入地址105之間進(jìn)行選擇。所選擇的地址被輸出為至存儲器100的存儲器陣列(參見圖3)的地址輸入142。類似地，如由WCLK 154所選擇的，內(nèi)部寫入數(shù)據(jù)107被提供給存儲器100的存儲器陣列(參見圖3)。

存儲器100可以是任何合適的存儲介質(zhì)，藉由示例，諸如靜態(tài)隨機(jī)存取存儲器(SRAM)。SRAM是需要功率來保留數(shù)據(jù)的易失性存儲器。然而，如本領(lǐng)域技術(shù)人員將容易領(lǐng)會的，存儲器100并不限于SRAM。相應(yīng)地，對SRAM的任何引用僅僅旨在解說各種概念，并且要理解這些概念可被擴(kuò)展至其他存儲器。SRAM包括被稱為存儲器單元的存儲元件陣列。每個(gè)存儲器單元被配置成存儲一個(gè)比特的數(shù)據(jù)。圖2是PDP存儲器的存儲器單元的示例性實(shí)施例的示意性表示。在該示例中，存儲器單元200是SRAM單元。存儲器單元200用八晶體管(8T)配置來實(shí)現(xiàn)。然而，如本領(lǐng)域技術(shù)人員將容易領(lǐng)會的，存儲器單元200可以用四晶體管(4T)、六晶體管(6T)、十晶體管(10T)配置、或任何其他合適的晶體管配置來實(shí)現(xiàn)。

存儲器單元200被示為具有兩個(gè)反相器202、204。第一反相器202包括P溝道晶體管206和N溝道晶體管208。第二反相器204包括P溝道晶體管210和N溝道晶體管212。第一和第二反相器202、204被互連以形成交叉耦合的鎖存器。第一N溝道寫存取晶體管214將輸出216從第一反相器202耦合至第一本地寫位線W-BLB，并且第二N溝道寫存取晶體管218將輸出220從第二反相器204耦合至第二本地寫位線W-BL。N溝道寫存取晶體管214、218的柵極被耦合至寫字線W-WL。來自第一反相器202的輸出216也耦合至N溝道晶體管222的柵極。N溝道讀存取晶體管224將來自N溝道晶體管222的輸出耦合至本地讀位線R-BL。N溝道讀存取晶體管224的柵極被耦合至讀字線R-WL。

寫操作通過將本地寫位線對W-BLB、W-BL設(shè)置成要被寫入到存儲器單元200的值并且隨后斷言寫字線W-WL來發(fā)起。藉由示例，邏輯電平1可以通過將第一本地寫位線W-BLB設(shè)置成邏輯電平0以及將第二本地寫位線W-BL設(shè)置成邏輯電平1來寫入到存儲器單元200。通過寫存取晶體管214，第一本地寫位線W-BLB處的邏輯電平0被施加到第二反相器204的輸入，這進(jìn)而將第二反相器204的輸出220迫使為邏輯電平1。第二反相器204的輸出220被施加到第一反相器202的輸入，這進(jìn)而將第一反相器202的輸出216迫使為邏輯電平0。通過將本地寫位線W-BLB、W-BL的值反相，邏輯電平0可以被寫入到存儲器單元200。本地寫位線驅(qū)動(dòng)器(未示出)被設(shè)計(jì)成比存儲器單元200中的晶體管強(qiáng)得多，以使得它們能夠超馳交叉耦合的反相器202、204的先前狀態(tài)。

讀操作通過將本地讀位線R-BL預(yù)充電為邏輯電平1并且隨后斷言讀字線R-WL來發(fā)起。隨著讀字線被斷言，來自N溝道晶體管222的輸出通過讀存取晶體管224來傳遞至本地讀位線R-BL。藉由示例，如果存儲在第二反相器204的輸出220處的值是邏輯電平0，則來自第一反相器202的輸出216迫使N溝道晶體管222導(dǎo)通，這進(jìn)而導(dǎo)致本地讀位線R-BL通過讀存取晶體管224和N溝道晶體管222來放電至邏輯電平0。如果存儲在第二反相器204的輸出220處的值是邏輯電平1，則來自第一反相器202的輸出216迫使N溝道晶體管222截止。作為結(jié)果，本地讀位線R-BL保持被充電為邏輯電平1。

在SRAM處于待機(jī)模式時(shí)，寫字線W-WL和讀字線R-WL被設(shè)置為邏輯電平0。邏輯電平0使得寫存取晶體管214、218和讀存取晶體管224將本地寫和讀位線W-BL、W-BLB、R-BL從兩個(gè)反相器202、204斷開連接。只要功率被施加給存儲器單元200，兩個(gè)反相器202、204之間的交叉耦合就維持輸出的狀態(tài)。

圖3是PDP存儲器陣列的示例性實(shí)施例的功能框圖。為了滿足PDP功能的需求，存儲器陣列是在一存取循環(huán)中操作兩個(gè)存儲器訪問的單端口存儲器。在一個(gè)示例中，存儲器陣列用單個(gè)地址解碼器(例如，行解碼器304和列解碼器306)來操作，該解碼器一次解碼一個(gè)地址(例如，地址輸入142)。存儲器100包括具有用以解碼地址并且執(zhí)行讀和寫操作的支持電路的存儲器核302。存儲器核302包括安排成共享水平行和垂直列中的連接的存儲器單元。具體而言，存儲器單元的每個(gè)水平行共享讀字線R-WL和寫字線W-WL，且存儲器單元的每個(gè)垂直列共享本地讀位線R-BL和寫位線對W-BL、W-BLB。存儲器核302的大小(即存儲器單元的數(shù)目)可取決于各種各樣的因素而變化，這些因素包括具體應(yīng)用、速度要求、布局和測試要求、以及施加在系統(tǒng)上的整體設(shè)計(jì)約束。通常，存儲器核302將包含數(shù)千或數(shù)百萬的存儲器單元。

在圖3中示出的PDP存儲器陣列的示例性實(shí)施例中，存儲器核302是由(2ⁿ×2^m)個(gè)存儲器單元200組成的，這些存儲器單元200被安排在2ⁿ個(gè)水平行和2^m個(gè)垂直列中。接收到的地址輸入142(圖1)可以為(n+m)位寬。在此示例中，n位地址被提供給行解碼器304的輸入且m位地址被提供給列解碼器306的輸入。存儲器100通過讀/寫啟用信號(未示出)來被置于讀模式或?qū)懩Ｊ街小?/p>

對于讀存儲器訪問而言，行解碼器304將n位地址轉(zhuǎn)換成2ⁿ個(gè)讀字線之一。不同的讀字線R-WL由行解碼器304針對每個(gè)不同的n位行地址來斷言。作為結(jié)果，水平行中的2^m個(gè)存儲器單元中的每一個(gè)具有經(jīng)斷言的讀字線R-WL的存儲器單元通過其存取晶體管來連接至2^m個(gè)讀位線R-BL之一，如以上結(jié)合圖2描述的。該2^m個(gè)讀位線R-BL被用于將由m個(gè)存儲器單元存儲的比特傳送至數(shù)據(jù)復(fù)用器308，該數(shù)據(jù)復(fù)用器308從在讀位線R-BL上傳送的2^m個(gè)比特中選擇一個(gè)或多個(gè)比特。由數(shù)據(jù)復(fù)用器308選擇的比特?cái)?shù)是基于存儲器100輸出的寬度的。藉由示例，數(shù)據(jù)復(fù)用器308可選擇2^m個(gè)比特中的64比特，以支持具有64比特輸出的存儲器100并且將所選擇的數(shù)據(jù)輸出為全局讀位線GR-BL。在所描述的示例性實(shí)施例中，數(shù)據(jù)復(fù)用器308從2^m個(gè)比特中選擇一組數(shù)據(jù)(例如，32或64比特)。(來自所選擇的讀位線R-BL的)所選擇的數(shù)據(jù)GR-BL被提供給數(shù)據(jù)鎖存器310以供輸出數(shù)據(jù)輸出。

對于寫存儲器訪問而言，行解碼器304將n位地址轉(zhuǎn)換成2ⁿ個(gè)寫字線W-WL之一。不同的寫字線W-WL由行解碼器304針對每個(gè)不同的n位行地址來斷言。作為結(jié)果，水平行中的2^m個(gè)存儲器單元中的每一個(gè)具有經(jīng)斷言的寫字線W-WL的存儲器單元通過其存取晶體管來連接至2^m個(gè)寫位線對W-WL、W-WLB之一，如以上結(jié)合圖2描述的。該2^m個(gè)寫位線對W-WL、W-WLB向m個(gè)存儲器單元提供內(nèi)部寫入數(shù)據(jù)107(圖1)以用于寫存儲器訪問。數(shù)據(jù)復(fù)用器308接收內(nèi)部寫入數(shù)據(jù)107，并且基于從列解碼器306解碼的2^m個(gè)地址來從2^m個(gè)寫位線對W-WL、W-WLB中選擇寫位線對W-WL、W-WLB。數(shù)據(jù)復(fù)用器308將接收到的內(nèi)部寫入數(shù)據(jù)107提供到所選擇的寫位線對W-WL、W-WLB上。

圖4是PDP存儲器的輸入電路的示例性實(shí)施例的示意圖。圖5是PDP存儲器的示例性實(shí)施例的操作的時(shí)序圖。為了清楚起見，以下參照圖4和5兩者來提供描述。參照圖5，在T₀時(shí)，主時(shí)鐘MCLK 150上升(例如，激活)以發(fā)起存取循環(huán)(T₀-T₉)。在一個(gè)存取循環(huán)內(nèi)，存儲器100可執(zhí)行兩個(gè)存儲器訪問。第一存儲器訪問是讀存儲器訪問(T₁-T₅)。第二和后續(xù)的存儲器訪問是寫存儲器訪問(T₅-T₈)。響應(yīng)于T₀處MCLK 150的上升沿，控制電路130可在T₁時(shí)生成時(shí)鐘信號ACLK 156和BCLK 158。(然而，當(dāng)然，時(shí)鐘信號ACLK 156和BCLK 158無需同時(shí)上升或激活。)隨后，時(shí)鐘信號ACLK 156在T₄時(shí)變?yōu)榈?例如，停用)，并且時(shí)鐘信號BCLK 158在T₇時(shí)變?yōu)榈?例如，停用)?？刂齐娐?30可在T₂時(shí)進(jìn)一步生成(例如，變?yōu)楦呋蚣せ?時(shí)鐘信號SCLK 458。時(shí)鐘信號SCLK 458在T₆時(shí)變?yōu)榈?例如，停用)。

參照圖4，示圖400包括讀取端口輸入電路110和寫入端口輸入電路120。讀取端口輸入電路110和寫入端口輸入電路120表示單個(gè)比特。在一個(gè)實(shí)現(xiàn)中，對于每個(gè)地址位(例如，地址輸入142中的地址位)而言，可以提供讀取端口輸入電路110的一個(gè)實(shí)例或?qū)懭攵丝谳斎腚娐?20的地址部分(地址觸發(fā)器450)的一個(gè)示例。對于寫入數(shù)據(jù)106中的每個(gè)比特而言，可以提供寫入端口輸入電路120的數(shù)據(jù)部分(數(shù)據(jù)觸發(fā)器460)的一個(gè)示例。讀取端口輸入電路110提供用于響應(yīng)于時(shí)鐘信號ACLK 156及其互補(bǔ)的時(shí)鐘信號ACLKB 157來接收用于讀存儲器訪問的讀取地址102的裝置。讀取端口輸入電路110包括由例如傳輸門412、414和反相器413、415形成的鎖存器410。在T₁之前，傳輸門412是“打開”或啟用的，以允許讀取地址102經(jīng)由傳輸門412以及反相器413和415流至內(nèi)部讀取地址103。鎖存器410由此在T₁之前被啟用(例如，在接收輸入的狀態(tài)中)。

在T₁時(shí)，時(shí)鐘信號ACLK 156上升和ACLKB 157下降操作用于將讀取地址102與鎖存器410斷開連接(例如，通過“關(guān)閉”或禁用傳輸門412)。另外，時(shí)鐘信號ACLK 156上升和ACLKB 157下降“打開”或啟用傳輸門414以鎖存所輸入的讀取地址102。以此方式，讀取地址102被允許在T₁之后改變(例如，針對下一存取循環(huán))。在T₄時(shí)，時(shí)鐘信號ACLK 156變?yōu)榈?且ACLKB 157變?yōu)楦?啟用鎖存器410以接收新的讀取地址102(例如，針對下一存取循環(huán))?？刂齐娐?30提供用于響應(yīng)于存取循環(huán)的主時(shí)鐘MCLK 150的上升沿(在T₁時(shí))而改變時(shí)鐘信號ACLK 156和ACLKB 157的狀態(tài)的裝置(使用本領(lǐng)域中已知的時(shí)鐘生成方法)。

寫入端口輸入電路120提供用于響應(yīng)于時(shí)鐘信號BCLK 158(在T₁時(shí)激活)及其互補(bǔ)的時(shí)鐘信號BCLKB 159而接收用于寫存儲器訪問的寫入地址104和寫入數(shù)據(jù)106的裝置。寫入端口輸入電路120包括地址觸發(fā)器450和數(shù)據(jù)觸發(fā)器460。在一個(gè)實(shí)現(xiàn)中，地址觸發(fā)器450是主-從觸發(fā)器。在一個(gè)示例中，主-從觸發(fā)器可包括在互補(bǔ)的狀態(tài)中操作的第一鎖存器和第二鎖存器。當(dāng)?shù)谝绘i存器由主時(shí)鐘啟用(例如，在接收輸入的狀態(tài)中)以接收輸入時(shí)，由從時(shí)鐘控制的第二鎖存器可以被禁用并且與第一鎖存器斷開連接。第二鎖存器的斷開連接釋放了第一鎖存器以接收新的輸入。地址觸發(fā)器450包括由例如傳輸門422、424和反相器423、425形成的第一鎖存器452。在T₁之前，傳輸門422是“打開”或啟用的，以允許寫入地址104經(jīng)由傳輸門422以及反相器423和425來流至第二鎖存器454(其在T₁之前未“被打開”)。第一鎖存器452由此在T₁之前被啟用(例如，在接收輸入的狀態(tài)中)。

在T₁時(shí)，時(shí)鐘信號BCLK 158上升和BCLKB 159下降操作用于將寫入地址104與第一鎖存器452斷開連接(例如，通過“關(guān)閉”或禁用傳輸門422)。另外，時(shí)鐘信號BCLK 158上升和BCLKB 159下降“打開”或啟用傳輸門424以鎖存所輸入的寫入地址104。以此方式，寫入地址104被允許在T₁之后改變(例如，針對下一存取循環(huán))。在T₇時(shí)，時(shí)鐘信號BCLK 158變?yōu)榈?且BCLKB 159變?yōu)楦?啟用第一鎖存器452以接收新的寫入地址104(例如，針對下一存取循環(huán))?？刂齐娐?30提供用于響應(yīng)于存取循環(huán)的主時(shí)鐘MCLK 150的上升沿而生成時(shí)鐘信號BCLK 158和BCLKB 159的裝置(使用本領(lǐng)域中已知的時(shí)鐘生成方法)。

反相器423和425將寫入地址104輸出至第二鎖存器454。第二鎖存器454包括傳輸門426、428和反相器427、429。第二鎖存器454在T₂時(shí)由時(shí)鐘信號SCLK 458及其互補(bǔ)的時(shí)鐘信號SCLKB 459來啟用(例如，在接收輸入的狀態(tài)中)?？刂齐娐?30提供用于響應(yīng)于BCLK 158的上升沿而生成時(shí)鐘信號SCLK458和SCLKB 459的裝置。在一個(gè)實(shí)現(xiàn)中，時(shí)鐘信號SCLK 458在來自時(shí)鐘信號BCLK 158的上升沿(在T₁時(shí))的延遲之后上升。在T₂時(shí)，時(shí)鐘信號SCLK458變?yōu)楦?且SCLKB 459變?yōu)榈?，并且傳輸門426導(dǎo)通或“打開”，從而允許第一鎖存器452的輸出(例如，寫入地址104)傳遞至反相器427。傳輸門428截止或“關(guān)閉”，從而將反饋與輸出(內(nèi)部寫入地址105)斷開連接。反相器427和429將(從第一鎖存器452的輸出)接收到的寫入地址104提供至內(nèi)部寫入地址105。由此，寫入端口輸入電路120被配置成響應(yīng)于時(shí)鐘信號SCLK 458的上升沿(在T₂時(shí))而將寫入地址104提供給用于寫存儲器訪問的內(nèi)部寫入地址105。

當(dāng)在T₆時(shí)鐘信號SCLK 458變?yōu)榈?且SCLKB 459變?yōu)楦?時(shí)，傳輸門428打開并且允許來自內(nèi)部寫入地址105的反饋以在第二鎖存器454中鎖存或存儲接收到的寫入地址104。傳輸門426關(guān)閉，從而將第二鎖存器454(并且因此內(nèi)部寫入地址105)與第一鎖存器452斷開連接。SCLK信號458為高的時(shí)段T₂-T₆不需要長期持續(xù)(例如，足夠長以在第二鎖存器454中鎖存數(shù)據(jù))。

在T₆之后，寫入端口輸入電路120可開始接收新的寫入地址104(例如，允許104上的下一循環(huán)寫入地址流進(jìn)第一鎖存器452)，因?yàn)閮?nèi)部寫入地址105是與第一鎖存器452斷開連接的。相應(yīng)地，在T₇時(shí)，BCLK 158變?yōu)榈?，以使得第一鎖存器452能夠基于SCLK 458在T₆時(shí)變?yōu)榈蛠斫邮招碌膶懭氲刂?04。以此方式，BCLK 158為高的時(shí)段T₁-T₇可被減少。例如，時(shí)段T₁-T₇(BCLK 158為高)的脈沖寬度在該實(shí)施例中是基于時(shí)段T₂-T₆(SCLK 458為高)的脈沖寬度的。如以上所描述的，SCLK 458為高的時(shí)段T₂-T₆的脈沖寬度僅需要與在第二鎖存器454中鎖存數(shù)據(jù)所需要的時(shí)間一樣長。

相應(yīng)地，在一個(gè)實(shí)現(xiàn)中，寫入端口輸入電路120被配置成：基于地址觸發(fā)器450的第二鎖存器454與第一鎖存器452斷開連接來接收用于寫存儲器訪問的寫入地址104。在一個(gè)實(shí)現(xiàn)中，寫入端口輸入電路120被配置成：響應(yīng)于SCLK458的上升沿(其控制地址觸發(fā)器450的第二鎖存器454的操作)而輸出接收到的寫入地址104(例如，將寫入地址104提供給內(nèi)部寫入地址105)。

在T₃時(shí)，在寫入地址104被提供給內(nèi)部寫入地址105之后，WCLK 154改變狀態(tài)(例如，變?yōu)楦?。參照圖1，復(fù)用器140響應(yīng)于WCLK 154變?yōu)楦叨x擇用于地址輸入142的內(nèi)部寫入地址105。這允許地址解碼器(例如，行解碼器304和列解碼器306)解碼用于寫存儲器訪問的內(nèi)部寫入地址105。

寫入端口輸入電路120進(jìn)一步包括數(shù)據(jù)觸發(fā)器460，其提供用于接收寫入數(shù)據(jù)106的裝置。數(shù)據(jù)觸發(fā)器460可以按與以上描述的地址觸發(fā)器450相同的方式來配置和計(jì)時(shí)。例如，數(shù)據(jù)觸發(fā)器460類似地可包括第一鎖存器和第二鎖存器。數(shù)據(jù)觸發(fā)器460被配置成基于第二鎖存器與第一鎖存器斷開連接來接收用于寫存儲器訪問的寫入數(shù)據(jù)106。在一個(gè)實(shí)現(xiàn)中，數(shù)據(jù)觸發(fā)器460被配置成：響應(yīng)于SCLK 458的上升沿(其控制數(shù)據(jù)觸發(fā)器460的第二鎖存器的操作)而輸出接收到的寫入數(shù)據(jù)106(例如，將數(shù)據(jù)觸發(fā)器106提供給內(nèi)部寫入數(shù)據(jù)107)。

圖6是解說PDP存儲器的輸入電路的示例性實(shí)施例的示意圖。圖6解說了寫入端口輸入電路120可被進(jìn)一步配置成接收或鎖存測試向量。示出了地址觸發(fā)器(450-1、450-2、450-3)和數(shù)據(jù)觸發(fā)器(460-1、460-2、460-3)的三個(gè)實(shí)例，但是范圍并不限于此。在此示例中，測試向量是用于掃描測試的以驗(yàn)證存儲器正確地工作。測試向量602(用于掃描測試)被輸入至復(fù)用器611-1。復(fù)用器611-1為掃描測試選擇測試向量602。替換地，復(fù)用器611-1為常規(guī)操作模式選擇寫入地址104-1。復(fù)用器611-1將所選擇的測試向量602提供給地址觸發(fā)器450-1，該地址觸發(fā)器450-1如以上所描述的那樣鎖存測試向量602并且向內(nèi)部寫入地址105-1輸出測試向量602。

在后續(xù)的循環(huán)中，復(fù)用器611-2在內(nèi)部寫入地址105-1與寫入地址104-2之間進(jìn)行選擇。在測試模式中，內(nèi)部寫入地址105-1被選擇并且提供給地址觸發(fā)器450-2，該地址觸發(fā)器450-2如以上所描述的那樣鎖存內(nèi)部寫入地址105-1且向內(nèi)部寫入地址105-2輸出內(nèi)部寫入地址105-1。在后續(xù)的循環(huán)中，每個(gè)地址觸發(fā)器(450-1、450-2、450-3)按以上描述的過程來鎖存測試向量602。

每個(gè)數(shù)據(jù)觸發(fā)器(460-1、460-2、460-3))按類似方式來鎖存測試向量620。測試向量620(用于掃描測試)被輸入至復(fù)用器623-1。復(fù)用器623-1為掃描測試選擇測試向量620。替換地，復(fù)用器623-1為常規(guī)操作模式選擇寫入數(shù)據(jù)106-1。復(fù)用器623-1將所選擇的測試向量620提供給數(shù)據(jù)觸發(fā)器460-1，該數(shù)據(jù)觸發(fā)器460-1如以上所描述的那樣鎖存測試向量620并且向內(nèi)部寫入數(shù)據(jù)107-1輸出測試向量602。

在后續(xù)的循環(huán)中，復(fù)用器623-2在內(nèi)部寫入數(shù)據(jù)107-1與寫入數(shù)據(jù)106-2之間進(jìn)行選擇。在測試模式中，內(nèi)部寫入數(shù)據(jù)107-1被選擇并且被提供給數(shù)據(jù)觸發(fā)器460-2，該數(shù)據(jù)觸發(fā)器460-2如以上所描述的那樣鎖存內(nèi)部寫入數(shù)據(jù)107-1并且向內(nèi)部寫入數(shù)據(jù)107-2輸出內(nèi)部寫入數(shù)據(jù)107-1。在后續(xù)的循環(huán)中，每個(gè)數(shù)據(jù)觸發(fā)器(460-1、460-2、460-3…)按以上描述的過程來鎖存測試向量620。

圖7是PDP存儲器的操作的流程圖。以虛線繪制的步驟可以是可任選的。在710處，響應(yīng)于用于存取循環(huán)的時(shí)鐘的邊沿而生成第一時(shí)鐘和第二時(shí)鐘。例如，控制電路130響應(yīng)于MCLK 150的上升沿而生成時(shí)鐘信號ACLK 156和時(shí)鐘信號BCLK 158(圖5)。在720處，響應(yīng)于第一時(shí)鐘而由第一輸入電路接收用于第一存儲器訪問的輸入，其中該第一輸入電路包括鎖存器。例如，讀取端口輸入電路110響應(yīng)于時(shí)鐘信號ACLK 156而接收讀取地址102(圖5)。讀取端口輸入電路110包括鎖存器410(圖4)。在730處，響應(yīng)于第二時(shí)鐘而由第二輸入電路接收用于第二存儲器訪問的輸入。第二輸入電路包括觸發(fā)器。例如，寫入端口輸入電路120響應(yīng)于時(shí)鐘信號BCLK 158而接收寫入地址104(圖5)。寫入端口輸入電路120包括地址觸發(fā)器450和數(shù)據(jù)觸發(fā)器460(圖4)。在740處，由該第二輸入電路來鎖存測試向量。例如，寫入端口輸入電路120鎖存測試向量602和測試向量620(圖6)。在760處，由第二輸入電路響應(yīng)于控制觸發(fā)器的第二鎖存器的第三時(shí)鐘的邊沿而輸出用于第二存儲器訪問的輸入。例如，寫入端口輸入電路120響應(yīng)于SCLK 458的上升沿而(分別向內(nèi)部寫入地址105和內(nèi)部寫入數(shù)據(jù)107)輸出接收到的寫入地址104和寫入數(shù)據(jù)106(圖4和5)。SCLK 458控制例如地址觸發(fā)器450的第二鎖存器454。這些操作的示例進(jìn)一步與圖1-6相關(guān)聯(lián)地進(jìn)行描述。

以上所描述的操作方法中的框的具體次序或階層僅是作為示例而提供的。基于設(shè)計(jì)偏好，該操作方法中的框的具體次序或階層可以被重新安排、修正和/或修改。除非在權(quán)利要求中明確指出，否則伴隨的方法權(quán)利要求包括關(guān)于操作方法的各種限定，但是所述及的限定并不意味著以任何方式受到具體次序或階層的限制。

提供了本公開的各個(gè)方面以使本領(lǐng)域普通技術(shù)人員能夠?qū)嵺`本發(fā)明。對本公開通篇給出的示例性實(shí)施例的各種修改對于本領(lǐng)域技術(shù)人員而言將是顯而易見的，并且本文中公開的概念可擴(kuò)展到其他磁性存儲設(shè)備。由此，權(quán)利要求并非旨在限定于本公開的各個(gè)方面，而是要被給予與權(quán)利要求的語言相一致的完全范圍。本公開中通篇描述的示例性實(shí)施例的各個(gè)組件的所有結(jié)構(gòu)和功能上為本領(lǐng)域普通技術(shù)人員所知或?qū)硭牡刃Х桨竿ㄟ^應(yīng)用明確納入于此，且意在被權(quán)利要求書所涵蓋。此外，本文中所公開的任何內(nèi)容都并非旨在貢獻(xiàn)給公眾，無論這樣的公開是否在權(quán)利要求書中被顯式地?cái)⑹?。?quán)利要求的任何要素都不應(yīng)當(dāng)在35U.S.C.§112(f)的規(guī)定下來解釋，除非該要素是使用短語“用于…的裝置”來明確敘述的或者在方法權(quán)利要求情形中該要素是使用短語“用于…的步驟來敘述的?！?/p>