本公開要求于2014年08月27日提交的題為“EFFICIENT STANDARD FLIP-FLOP”的美國臨時(shí)申請No.62/042,551以及于2014年12月05日提交的題為“CLOCK GATED STANDARD FF”的美國臨時(shí)申請No.62/088,021的權(quán)益，上述申請通過引用全文結(jié)合于此。

背景技術(shù)：

這里所提供的背景描述是出于在整體上給出本公開的環(huán)境的目的。就該背景描述部分中所描述的范圍而言，當(dāng)前署名發(fā)明人的工作以及該描述中在提交時(shí)并未以其它方式構(gòu)成現(xiàn)有技術(shù)的多個(gè)方面既非明確也非隱含地認(rèn)可其相對于本公開構(gòu)成現(xiàn)有技術(shù)。

觸發(fā)器或鎖存器被普遍應(yīng)用于各種集成電路(IC)中，諸如順序邏輯電路、同步電路等。在一個(gè)示例中，用于處理計(jì)算機(jī)網(wǎng)絡(luò)上的分組數(shù)據(jù)的處理器使用具有多個(gè)順序處理級(jí)的管道架構(gòu)來實(shí)施。觸發(fā)器貫穿始終且在管道級(jí)之間被用來采樣信號(hào)并且執(zhí)行各種邏輯操作。例如，觸發(fā)器被鐘控以對各個(gè)邏輯操作進(jìn)行同步。觸發(fā)器的活動(dòng)消耗處理器電路所消耗的電力中的相對大的部分。

技術(shù)實(shí)現(xiàn)要素：

本公開的多個(gè)方面提供了一種數(shù)據(jù)存儲(chǔ)電路。該電路包括第一鎖存器、第二鎖存器以及時(shí)鐘選通和緩沖電路。該第一鎖存器被配置為在時(shí)鐘信號(hào)處于第一狀態(tài)時(shí)響應(yīng)于數(shù)據(jù)輸入向該第二鎖存器提供中間輸出，并且在該時(shí)鐘信號(hào)處于第二狀態(tài)時(shí)保持該中間輸出，并且該第二鎖存器被配置為響應(yīng)于該中間輸出和時(shí)鐘信號(hào)而提供數(shù)據(jù)輸出。該時(shí)鐘緩沖電路被配置為向該第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)，并且在該中間輸出保持不變時(shí)抑制向該第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)。

根據(jù)本公開的一個(gè)方面，該時(shí)鐘選通和緩沖電路被配置為將該中間輸出與數(shù)據(jù)輸出進(jìn)行比較，并且基于該比較而抑制向該第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)。在一個(gè)實(shí)施例中，該時(shí)鐘選通和緩沖電路包括比較電路，該比較電路被配置為將該第二鎖存器的內(nèi)部節(jié)點(diǎn)上的信號(hào)與該中間輸出進(jìn)行比較，該內(nèi)部節(jié)點(diǎn)上的信號(hào)指示數(shù)據(jù)輸出，并且該內(nèi)部節(jié)點(diǎn)在從該中間輸出至數(shù)據(jù)輸出的信號(hào)路徑之外。在一個(gè)示例中，該比較電路被配置為將該中間輸出與數(shù)據(jù)輸出進(jìn)行比較，并且在該中間輸出與數(shù)據(jù)輸出相同時(shí)將該時(shí)鐘信號(hào)維持在第一狀態(tài)中。

在一個(gè)實(shí)施例中，該比較電路包括交叉耦合差分對，該交叉耦合差分對被配置為將該中間輸出與數(shù)據(jù)輸出進(jìn)行比較。在一個(gè)示例中，該交叉耦合差分對被配置為基于該比較而關(guān)閉從時(shí)鐘驅(qū)動(dòng)反向器到接地端的電流路徑，使得去往該第一鎖存器和第二鎖存器之一或二者的時(shí)鐘信號(hào)被有選擇地關(guān)閉。在一個(gè)示例中，該時(shí)鐘緩沖電路由于增加了該交叉耦合差分對而與庫中的標(biāo)準(zhǔn)觸發(fā)電路相比有所修改。

本公開的多個(gè)方面提供了一種方法。該方法包括由時(shí)鐘選通和緩沖電路向第一鎖存器和第二鎖存器提供時(shí)鐘信號(hào)。該第一鎖存器在時(shí)鐘信號(hào)處于第一狀態(tài)時(shí)響應(yīng)于數(shù)據(jù)輸入向該第二鎖存器提供中間輸出，并且在該時(shí)鐘信號(hào)處于第二狀態(tài)時(shí)保持該中間輸出，并且該第二鎖存器響應(yīng)于該中間輸出和時(shí)鐘信號(hào)而提供數(shù)據(jù)輸出。另外，該方法包括在該中間輸出保持不變時(shí)抑制向該第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)。

本公開的多個(gè)方面提供了一種裝置，該裝置包括具有觸發(fā)器電路的集成電路(IC)芯片。該觸發(fā)器電路包括第一鎖存器、第二鎖存器以及時(shí)鐘選通和緩沖電路。該第一鎖存器被配置為在時(shí)鐘信號(hào)處于第一狀態(tài)時(shí)響應(yīng)于數(shù)據(jù)輸入向該第二鎖存器提供中間輸出，并且在該時(shí)鐘信號(hào)處于第二狀態(tài)時(shí)保持該中間輸出，并且該第二鎖存器被配置為響應(yīng)于該中間輸出和時(shí)鐘信號(hào)而提供數(shù)據(jù)輸出。該時(shí)鐘選通和緩沖電路被配置為向該第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)，并且在該中間輸出保持不變時(shí)抑制向該第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)。

附圖說明

本公開作為示例所提出的各個(gè)實(shí)施例將參考以下附圖進(jìn)行詳細(xì)描述，同樣的附圖標(biāo)記指代同樣的要素，其中：

圖1示出了根據(jù)本公開實(shí)施例的電子設(shè)備示例100的框圖；

圖2示出了根據(jù)本公開實(shí)施例的觸發(fā)器示例210的示意圖；

圖3示出了根據(jù)本公開實(shí)施例的波形示例300的圖；和

圖4示出了根據(jù)本公開實(shí)施例的網(wǎng)表示例400。

具體實(shí)施方式

圖1示出了根據(jù)本公開實(shí)施例的電路示例100的框圖。電路100包括多個(gè)觸發(fā)器110-112，例如D型觸發(fā)器，其中諸如觸發(fā)器110的至少一個(gè)觸發(fā)器由時(shí)鐘選通從而節(jié)省電力。觸發(fā)器110響應(yīng)于時(shí)鐘信號(hào)CLK進(jìn)行操作，以對數(shù)據(jù)輸入(D)進(jìn)行采樣，將該數(shù)據(jù)輸入保持一段時(shí)間，并且生成數(shù)據(jù)輸出(Q)。觸發(fā)器110包括時(shí)鐘選通和緩沖電路140，時(shí)鐘選通和緩沖電路140被配置為緩沖時(shí)鐘信號(hào)CLK并且有選擇地提供用于控制觸發(fā)器110的操作的時(shí)鐘信號(hào)CKn和CKp。時(shí)鐘信號(hào)CKn和CKp至少基于被提供至觸發(fā)器110或經(jīng)過觸發(fā)器110的數(shù)據(jù)與從觸發(fā)器110所輸出的數(shù)據(jù)的比較而被選通，也就是說被供給或抑制，從而節(jié)省電力。

電路100可以是在電子設(shè)備中使用的任意適當(dāng)電路。在一個(gè)實(shí)施例中，電路100是集成電路(IC)芯片，例如片上系統(tǒng)(SOC)或者SOC中的任意其它適當(dāng)單元或模塊。在不同實(shí)施例中，電路100包括集成在IC芯片上的各種電路組件，諸如數(shù)字電路、模擬電路、混合信號(hào)電路等。在一個(gè)示例中，電路100在用于處理計(jì)算機(jī)網(wǎng)絡(luò)上的數(shù)據(jù)分組的分組處理器中使用。分組處理器適當(dāng)?shù)匾怨艿兰軜?gòu)實(shí)施，該管道架構(gòu)包括管道級(jí)自身中的多個(gè)觸發(fā)器以及耦合管道級(jí)以在管道級(jí)之間緩沖信號(hào)的觸發(fā)器。觸發(fā)器基于時(shí)鐘信號(hào)進(jìn)行同步，在一個(gè)實(shí)施例中，上述時(shí)鐘信號(hào)諸如系統(tǒng)時(shí)鐘。在一個(gè)示例中，該時(shí)鐘信號(hào)可能為多個(gè)觸發(fā)器服務(wù)。觸發(fā)器110-112中的一個(gè)或多個(gè)根據(jù)觸發(fā)器110的微架構(gòu)進(jìn)行配置從而節(jié)省電力。因此，在另一個(gè)示例中，電路100適當(dāng)?shù)卦诰哂械凸β室蟮碾姵毓╇娫O(shè)備中使用，諸如智能電話、平板計(jì)算機(jī)等。在另一個(gè)實(shí)施例中，電路100在諸如網(wǎng)絡(luò)交換機(jī)的高功耗設(shè)備中使用。

根據(jù)本公開的一個(gè)方面，觸發(fā)器110包括第一鎖存器電路120、第二鎖存器電路130以及時(shí)鐘選通和緩沖電路140。在圖1的示例中，第一鎖存器電路120和第二鎖存器電路130耦合在一起以形成主-從類型的D觸發(fā)器。時(shí)鐘選通和緩沖電路140接收時(shí)鐘信號(hào)CLK并且有選擇地將時(shí)鐘信號(hào)CKn和CKp提供至第一鎖存器電路120和/或第二鎖存器電路130從而控制觸發(fā)器110的操作。

特別地，第一鎖存器電路120被配置為接收數(shù)據(jù)輸入(D)，基于時(shí)鐘信號(hào)CKn和CKp而響應(yīng)于數(shù)據(jù)輸入(D)保持?jǐn)?shù)據(jù)，并且根據(jù)第一鎖存器電路120中所保持的數(shù)據(jù)提供中間輸出(Qm)。類似地，第二鎖存器電路130被配置為接收第一鎖存器的中間輸出(Qm)，基于時(shí)鐘信號(hào)CKn和CKp而保持中間輸出(Qm)，并且根據(jù)第二鎖存器電路130中所保持的數(shù)據(jù)提供數(shù)據(jù)輸出(Q)。

根據(jù)本公開的一個(gè)方面，時(shí)鐘選通和緩沖電路140根據(jù)去往第一鎖存器的數(shù)據(jù)輸入(D)或者第一鎖存器相對于數(shù)據(jù)輸出(Q)狀態(tài)的中間輸出(Qm)的相應(yīng)狀態(tài)，有選擇地提供時(shí)鐘信號(hào)CKn和CKp以驅(qū)動(dòng)第一鎖存器和第二鎖存器之一或二者，從而有選擇地抑制第一鎖存器120和第二鎖存器130的狀態(tài)轉(zhuǎn)變并節(jié)省電力。特別地，時(shí)鐘選通和緩沖電路140包括比較電路150，比較電路150被配置為接收兩個(gè)輸入A和B，將這兩個(gè)輸入A和B進(jìn)行比較，隨后基于該比較有選擇地提供時(shí)鐘信號(hào)CKn和CKp。在一個(gè)實(shí)施例中，兩個(gè)輸入A和B之一，諸如輸入A，是中間輸出(Qm)并且指示最近的數(shù)據(jù)輸入。可選地，輸入A來自于數(shù)據(jù)輸入(D)自身。諸如輸入B的其它輸入是數(shù)據(jù)輸出(Q)或等同于數(shù)據(jù)輸出(Q)。注意，數(shù)據(jù)輸出(Q)指示之前被輸入并存儲(chǔ)于觸發(fā)器110中的數(shù)據(jù)。當(dāng)兩個(gè)輸入A和B都是相同邏輯值時(shí)(例如，數(shù)據(jù)輸入保持相同)，則時(shí)鐘選通和緩沖電路140對時(shí)鐘信號(hào)CKn和CKp進(jìn)行抑制，由此抑制第一鎖存器120和第二鎖存器130的狀態(tài)的相應(yīng)變化，從而節(jié)省電力；并且當(dāng)兩個(gè)輸入A和B為不同邏輯值時(shí)(例如，數(shù)據(jù)輸入相對于數(shù)據(jù)輸出有所變化)，則時(shí)鐘選通和緩沖電路140基于時(shí)鐘信號(hào)CLK而向第一鎖存器和第二鎖存器之一或二者提供時(shí)鐘信號(hào)CKn和CKp，由此使能該鎖存器以改變它們的相應(yīng)狀態(tài)、存儲(chǔ)新的輸入數(shù)據(jù)并且更新數(shù)據(jù)輸出(Q)。

在一個(gè)實(shí)施例中，時(shí)鐘信號(hào)CLK被反轉(zhuǎn)從而生成時(shí)鐘信號(hào)CKn，并且該時(shí)鐘信號(hào)CKn進(jìn)一步被反轉(zhuǎn)以生成時(shí)鐘信號(hào)CKp。在一個(gè)實(shí)施例中，時(shí)鐘信號(hào)CKn和CKp以兩種狀態(tài)被提供至D觸發(fā)器110。當(dāng)時(shí)鐘信號(hào)CKn為邏輯“1”并且時(shí)鐘信號(hào)CKp為邏輯“0”時(shí)，時(shí)鐘信號(hào)CKn和CKp以第一狀態(tài)被提供至D觸發(fā)器，并且當(dāng)時(shí)鐘信號(hào)CKn為邏輯“0”并且時(shí)鐘信號(hào)CKp為邏輯“1”時(shí)，時(shí)鐘信號(hào)CKn和CKp以第二狀態(tài)被提供至D觸發(fā)器。

在一個(gè)示例中，當(dāng)時(shí)鐘信號(hào)CKn和CKp處于第一狀態(tài)時(shí)，時(shí)鐘信號(hào)CKn和CKp使能第一鎖存器電路120以接收數(shù)據(jù)輸入并且響應(yīng)于數(shù)據(jù)輸入(D)提供中間輸出(Qm)。另外，處于第一狀態(tài)的時(shí)鐘信號(hào)CKn和CKp允許第二鎖存器130被鎖定以保持第二鎖存器130中所存儲(chǔ)的值并且基于所存儲(chǔ)的值提供數(shù)據(jù)輸出(Q)。

另外，在一個(gè)示例中，在時(shí)鐘信號(hào)CKn和CKp從第一狀態(tài)變?yōu)榈诙顟B(tài)時(shí)，第一鎖存器120被時(shí)鐘信號(hào)CKn和CKp鎖定以保持所存儲(chǔ)的數(shù)據(jù)，并且隨后基于所存儲(chǔ)的數(shù)據(jù)提供中間輸出(Qm)，并且第二鎖存器130被使能以接收該中間輸出(Qm)，響應(yīng)于該中間輸出(Qm)緩沖數(shù)據(jù)，并且基于所緩沖的數(shù)據(jù)生成數(shù)據(jù)輸出(Q)。

另外，在該示例中，當(dāng)去往比較電路150的兩個(gè)輸入A和B具有相同邏輯值時(shí)，時(shí)鐘信號(hào)CKn和CKp被選通，從而盡管在時(shí)鐘信號(hào)CLK有所轉(zhuǎn)變的情況下也保持在第一狀態(tài)中。注意，當(dāng)時(shí)鐘信號(hào)CKn和CKp處于第一狀態(tài)時(shí)，中間輸出(Qm)響應(yīng)于數(shù)據(jù)輸入(D)的變化而有所變化。因此，當(dāng)時(shí)鐘信號(hào)CKn和CKp處于第一狀態(tài)并且數(shù)據(jù)輸入(D)發(fā)生變化時(shí)，中間輸出(Qm)也發(fā)生變化以反映出輸入數(shù)據(jù)(D)的邏輯值，并且可以不同于數(shù)據(jù)輸出(Q)。因此，當(dāng)數(shù)據(jù)輸入(D)改變其邏輯值時(shí)，中間數(shù)據(jù)輸出(Q)也發(fā)生變化并且時(shí)鐘選通和緩沖電路140解除對時(shí)鐘信號(hào)CKn和CKp的抑制，從而它們改變?yōu)榈诙顟B(tài)而使得觸發(fā)器110存儲(chǔ)新的數(shù)據(jù)，并且更新數(shù)據(jù)輸出(Q)以反映該新的數(shù)據(jù)輸入。

圖2示出了根據(jù)本公開實(shí)施例的觸發(fā)器示例210的示意圖。觸發(fā)器210能夠在電路100中被用作觸發(fā)器110。在圖2的示例中，觸發(fā)器210是掃描使能觸發(fā)器210，諸如D觸發(fā)器。掃描使能觸發(fā)器210被配置為接收數(shù)據(jù)輸入(D)和掃描輸入(SI)，并且基于掃描使能信號(hào)(SE)而選擇數(shù)據(jù)輸入(D)和掃描輸入SI之一作為輸入。如圖2所示，掃描觸發(fā)器210包括耦合在一起的第一鎖存器電路220、第二鎖存器電路230、時(shí)鐘選通和緩沖電路240以及掃描控制緩沖電路260。

掃描控制緩沖電路260包括反向器INV7以接收掃描使能信號(hào)SE并且生成經(jīng)反轉(zhuǎn)的掃描使能信號(hào)SEb。掃描使能信號(hào)SE和經(jīng)反轉(zhuǎn)的掃描使能信號(hào)SEb被提供至第一鎖存器電路220以選擇適當(dāng)輸入，也就是處于操作模式時(shí)的數(shù)據(jù)輸入或處于測試模式時(shí)的掃描輸入。

時(shí)鐘緩沖電路240接收時(shí)鐘信號(hào)CLK，生成兩個(gè)時(shí)鐘信號(hào)CKn和CKp，并且將這兩個(gè)時(shí)鐘信號(hào)提供至第一鎖存器電路220和第二鎖存器電路230從而控制鎖存器操作。

第一鎖存器電路220和第二鎖存器電路230在主-從類型的D觸發(fā)器中耦合在一起。第一鎖存器電路220接收數(shù)據(jù)輸入D和掃描輸入SI，并且基于掃描使能信號(hào)SE和經(jīng)反轉(zhuǎn)的掃描使能信號(hào)SEb選擇數(shù)據(jù)輸入D和掃描輸入SI之一來驅(qū)動(dòng)節(jié)點(diǎn)Db。此外，第一鎖存器電路220在由時(shí)鐘緩沖電路240所提供的時(shí)鐘信號(hào)CKn和CKp的控制下響應(yīng)于所選輸入而存儲(chǔ)數(shù)據(jù)，并且根據(jù)第一鎖存器電路220中的所存儲(chǔ)的數(shù)據(jù)來提供中間輸出(Qm)。第二鎖存器電路230接收中間輸出(Qm)，在由時(shí)鐘緩沖電路240所提供的時(shí)鐘信號(hào)CKn和CKp的控制下響應(yīng)于中間輸出(Qm)而存儲(chǔ)數(shù)據(jù)，并且根據(jù)第二鎖存器電路230中的所存儲(chǔ)的數(shù)據(jù)提供數(shù)據(jù)輸出(Q)。

特別地，如圖2所示，時(shí)鐘選通和緩沖電路240包括耦合在一起的P型金屬氧化物半導(dǎo)體(MOS)晶體管P9、N型MOS晶體管N9-N11以及反向器INV6。P型MOS晶體管P9與N型MOS晶體管N9耦合在一起以形成反向器INV 11，從而接收時(shí)鐘信號(hào)CLK并且生成相對于時(shí)鐘信號(hào)CLK被反轉(zhuǎn)的時(shí)鐘信號(hào)CKn。N型MOS晶體管N10和N11形成交叉耦合差分對250以將兩個(gè)輸入A和B進(jìn)行比較。如圖2中的節(jié)點(diǎn)COMP所示，交叉耦合差分對250耦合至N型MOS晶體管N9的源極。在一個(gè)實(shí)施例中，反向器INV6接收時(shí)鐘信號(hào)CKn并且生成相對于CKn被反轉(zhuǎn)的時(shí)鐘信號(hào)CKp。

在圖2的示例中，輸入A是中間輸出(Qm)并且輸入B指示數(shù)據(jù)輸出(Q)?？商鎿Q地，輸入A在數(shù)據(jù)被提供至第一鎖存器電路220的數(shù)據(jù)輸入之前從中進(jìn)行分流。當(dāng)輸入A和輸入B二者為諸如邏輯“1”或邏輯“0”的相同值時(shí)，無論時(shí)鐘信號(hào)CLK如何轉(zhuǎn)變，時(shí)鐘信號(hào)CKn都保持為高(例如，邏輯“1”)，而時(shí)鐘信號(hào)CKp保持為低(例如，邏輯“0”)。當(dāng)輸入A不同于輸入B時(shí)，時(shí)鐘信號(hào)CKn和CKp響應(yīng)于時(shí)鐘信號(hào)CLK的轉(zhuǎn)變而改變值。例如，時(shí)鐘信號(hào)CKn從時(shí)鐘信號(hào)CLK進(jìn)行反轉(zhuǎn)，并且時(shí)鐘信號(hào)CKp與時(shí)鐘信號(hào)CLK大致相同。

在一個(gè)實(shí)施例中，如圖2所示，第一鎖存器電路220包括耦合在一起的N型MOS晶體管N1-N6、P型MOS晶體管P1-P6以及反向器INV1-INV2。P型MOS晶體管P3和N型MOS晶體管N3耦合在一起以形成反向器INV8，從而接收掃描輸入SI并且根據(jù)該掃描輸入SI驅(qū)動(dòng)節(jié)點(diǎn)Db。P型MOS晶體管P1-P2和N型MOS晶體管N1-N2耦合至反向器INV8，以基于掃描使能信號(hào)SE和SEb以及時(shí)鐘信號(hào)CKn和CKp對反向器INV8進(jìn)行控制。

P型MOS晶體管P6和N型MOS晶體管N6耦合在一起以形成反向器INV9，從而接收數(shù)據(jù)輸入D并且根據(jù)該數(shù)據(jù)輸入D驅(qū)動(dòng)節(jié)點(diǎn)Db。P型MOS晶體管P4-P5和N型MOS晶體管N4-N5耦合至反向器INV9，從而基于掃描使能控制信號(hào)SE和SEb以及時(shí)鐘信號(hào)CKn和CKp對反向器INV9進(jìn)行控制。

反向器INV1和INV2形成耦合至節(jié)點(diǎn)Db的反饋回路，從而在節(jié)點(diǎn)Db鎖存數(shù)據(jù)并且相應(yīng)地驅(qū)動(dòng)中間輸出Qm。

根據(jù)本公開的一個(gè)方面，反向器INV8和INV9之一基于掃描使能信號(hào)SE和SEb而被選擇。在一個(gè)示例中，當(dāng)掃描使能信號(hào)SE為邏輯“1”時(shí)，經(jīng)反轉(zhuǎn)的掃描使能信號(hào)SEb為邏輯“0”，因此反向器INV9被選擇為驅(qū)動(dòng)節(jié)點(diǎn)Db；當(dāng)掃描使能信號(hào)SE為邏輯“0”時(shí)，經(jīng)反轉(zhuǎn)的掃描使能信號(hào)SEb為邏輯“1”，因此反向器INV8被選擇為驅(qū)動(dòng)節(jié)點(diǎn)Db。

如圖2所示，第二鎖存器電路230包括耦合在一起的N型MOS晶體管N7-N8、P型MOS晶體管P7-P8以及反向器INV3-INV5。P型MOS晶體管P8和N型MOS晶體管N8耦合在一起以形成反向器INV10，從而接收中間輸出Qm并且驅(qū)動(dòng)節(jié)點(diǎn)I_Q。P型MOS晶體管P7和N型MOS晶體管N7耦合至反向器INV10，以基于時(shí)鐘信號(hào)CKn和CKp對反向器INV10進(jìn)行控制。反向器INV4和INV5形成反饋回路以在節(jié)點(diǎn)I_Q鎖存數(shù)據(jù)。反向器INV3對數(shù)據(jù)輸出Q進(jìn)行驅(qū)動(dòng)。

在圖2的示例中，中間輸出Qm作為輸入A被提供至?xí)r鐘緩沖電路240，并且反向器INV4的輸出Qs作為輸入B被提供至?xí)r鐘緩沖電路240。注意，輸出Qs在圖2的示例中具有與數(shù)據(jù)輸出Q相同的邏輯值。

參考圖3對觸發(fā)器210的操作進(jìn)行詳細(xì)描述。

圖3示出了根據(jù)本公開實(shí)施例的觸發(fā)器210的波形的圖300。在該示例中，數(shù)據(jù)輸入D被選擇作為去往觸發(fā)器210的輸入(例如，掃描使能信號(hào)SE為邏輯“1”)。圖300包括時(shí)鐘信號(hào)CLK的波形301、時(shí)鐘信號(hào)CKn的波形310、時(shí)鐘信號(hào)CKp的波形320、數(shù)據(jù)輸入D的波形330、節(jié)點(diǎn)Db處的信號(hào)的波形340、中間輸出Qm的波形350、節(jié)點(diǎn)I_Q處的信號(hào)的波形360、信號(hào)Qs的波形370、數(shù)據(jù)輸出Q的波形380以及節(jié)點(diǎn)COMP處的信號(hào)的波形390。

在圖3的示例中，最初(例如，在時(shí)間T1之前)，數(shù)據(jù)輸入D為邏輯“0”，中間輸出Qm為邏輯“0”，并且數(shù)據(jù)輸出Q和輸出Qs為邏輯“0”。因此，去往交叉耦合差分對250的輸入A和輸入B都為邏輯“0”，則N型MOS晶體管N10和N11都被截止，并且沒有從節(jié)點(diǎn)COMP到接地端的電流路徑。時(shí)鐘信號(hào)CKn由于從VDD經(jīng)由P型MOS晶體管P9的充電而為邏輯“1”，并且時(shí)鐘信號(hào)CKp為邏輯“0”。時(shí)鐘信號(hào)CKn和CKp使能反向器INV9以接收數(shù)據(jù)輸入D并且驅(qū)動(dòng)節(jié)點(diǎn)Db，因此在第一鎖存器電路220中，中間輸出Qm能夠響應(yīng)于數(shù)據(jù)輸入D而發(fā)生變化。而且，時(shí)鐘信號(hào)CKn和CKp去使能反向器INV10并且鎖定存儲(chǔ)在第二鎖存器電路230中的數(shù)據(jù)，因此數(shù)據(jù)輸出Q是穩(wěn)定的。

在時(shí)間T1，數(shù)據(jù)輸入D從邏輯“0”變?yōu)檫壿嫛?”，如331所示。數(shù)據(jù)輸入D的變化導(dǎo)致中間輸出Qm變?yōu)檫壿嫛?”，如351所示。中間輸出Qm的變化使得對于交叉耦合差分對250而言輸入A不同于輸入B，N型MOS晶體管N10被導(dǎo)通，從而經(jīng)由INV4中的N型MOS晶體管(未示出)和N型MOS晶體管N10對節(jié)點(diǎn)COMP進(jìn)行放電，因此節(jié)點(diǎn)COMP處的電壓如391所示被拉低。

節(jié)點(diǎn)COMP處的電壓拉低使得時(shí)鐘信號(hào)CKn和時(shí)鐘信號(hào)CKp響應(yīng)于時(shí)鐘信號(hào)CLK的轉(zhuǎn)變而發(fā)生變化。

在時(shí)間T2，時(shí)鐘信號(hào)CLK從邏輯“0”變?yōu)檫壿嫛?”，如302所示。時(shí)鐘信號(hào)CLK的變化使N型MOS晶體管N9導(dǎo)通并且使P型MOS晶體管P9截止，因此時(shí)鐘信號(hào)CKn變?yōu)檫壿嫛?”而時(shí)鐘信號(hào)CKp變?yōu)檫壿嫛?”。時(shí)鐘信號(hào)CKn和CKp的變化去使能反向器INV9以鎖定第一鎖存器電路220中的數(shù)據(jù)。并且時(shí)鐘信號(hào)CKn和CKp的變化使能反向器INV10以根據(jù)中間輸出Qm驅(qū)動(dòng)節(jié)點(diǎn)I_Q，因此節(jié)點(diǎn)I_Q如362所示從邏輯“1”變?yōu)檫壿嫛?”。反向器INV3根據(jù)節(jié)點(diǎn)I_Q處的信號(hào)驅(qū)動(dòng)數(shù)據(jù)輸出Q，并且反向器INV4根據(jù)節(jié)點(diǎn)I_Q處的信號(hào)驅(qū)動(dòng)輸出Qs。因此，數(shù)據(jù)輸出Q從如382所示從邏輯“0”變?yōu)檫壿嫛?”，而輸出Qs如372所示從邏輯“0”變?yōu)檫壿嫛?”。

輸出Qs的變化使得對于交叉耦合差分對350而言輸入B與輸入A相同。當(dāng)輸入A和輸入B為邏輯“1”時(shí)，節(jié)點(diǎn)COMP經(jīng)由N型MOS晶體管N10和N11進(jìn)行充電直至N型MOS晶體管N10和N11被截止，例如在節(jié)點(diǎn)COMP處的電壓上升至大約低于輸入A和輸入B的電壓的閾值電壓時(shí)，如時(shí)間T3處的393所示。此外，由于N型MOS晶體管N9被導(dǎo)通，所以時(shí)鐘信號(hào)CKn如313所示也有所升高，而時(shí)鐘信號(hào)CKp則如323所示有所下降。

時(shí)鐘信號(hào)CKn和CKp的變化(由313和323所示)去使能反向器INV10，從而鎖定第二鎖存器電路230中的所存儲(chǔ)的數(shù)據(jù)。而且，時(shí)鐘信號(hào)CKn和CKp的變化使能反向器INV9從而接收數(shù)據(jù)D并且相應(yīng)地驅(qū)動(dòng)節(jié)點(diǎn)Db。

在時(shí)間T4，時(shí)鐘信號(hào)CLK從邏輯“1”變?yōu)檫壿嫛?”，P型MOS晶體管P9導(dǎo)通并且N型MOS晶體管N9截止，并且時(shí)鐘信號(hào)CKn充電至大約VDD，例如314所示。

在時(shí)間T5，數(shù)據(jù)輸入D從邏輯“1”變?yōu)檫壿嫛?”，如335所示。數(shù)據(jù)輸入D的變化使得中間輸出Qm變?yōu)檫壿嫛?”，如355所示。中間輸出Qm的變化使得對于交叉耦合差分對250而言輸入A不同于輸入B。特別地，N型MOS晶體管N10的柵極端子(也是N型MOS晶體管N11的源極)通過反向器INV1中的N型MOS晶體管(未示出)進(jìn)行放電。因此，N型MOS晶體管N11被導(dǎo)通，節(jié)點(diǎn)COMP經(jīng)由N型MOS晶體管N11和INV1中的N型MOS晶體管(未示出)進(jìn)行放電，并且因此節(jié)點(diǎn)COMP處的電壓被拉低，如395所示。

節(jié)點(diǎn)COMP處的電壓拉低使能時(shí)鐘信號(hào)CKn和時(shí)鐘信號(hào)CKp，從而響應(yīng)于時(shí)鐘信號(hào)CLK中的轉(zhuǎn)變而發(fā)生變化。

在時(shí)間T6，時(shí)鐘信號(hào)CLK從邏輯“0”變?yōu)檫壿嫛?”，如306所示。時(shí)鐘信號(hào)CLK的變化使N型MOS晶體管N9導(dǎo)通并且使P型MOS晶體管P9截止，因此時(shí)鐘信號(hào)CKn變?yōu)檫壿嫛?”而時(shí)鐘信號(hào)CKp則變?yōu)檫壿嫛?”。時(shí)鐘信號(hào)CKn和CKp的變化使得去使能反向器INV9，從而鎖定第一鎖存器電路220中的數(shù)據(jù)。而且，時(shí)鐘信號(hào)CKn和CKp的變化使能反向器INV10，以根據(jù)中間輸出Qm驅(qū)動(dòng)節(jié)點(diǎn)I_Q，因此節(jié)點(diǎn)I_Q從邏輯“0”變?yōu)檫壿嫛?”，如366所示。反向器INV3根據(jù)節(jié)點(diǎn)I_Q處的信號(hào)驅(qū)動(dòng)數(shù)據(jù)輸出Q，并且反向器INV4根據(jù)節(jié)點(diǎn)I_Q處的信號(hào)驅(qū)動(dòng)輸出Qs。因此，數(shù)據(jù)輸出Q如386所示從邏輯“1”變?yōu)檫壿嫛?”，而輸出Qs則如376所示從邏輯“1”變?yōu)檫壿嫛?”。

輸出Qs的變化使得對于交叉耦合差分對250而言輸入B與輸入A相同。當(dāng)輸入A和輸入B為邏輯“0”時(shí)，N型MOS晶體管N10和N11都被截止。

當(dāng)時(shí)鐘信號(hào)CLK如307所示從邏輯“1”變?yōu)檫壿嫛?”時(shí)，P型MOS晶體管P9導(dǎo)通而N型MOS晶體管N9截止，并且時(shí)鐘信號(hào)CKn如317所示從邏輯“0”變?yōu)檫壿嫛?”，而時(shí)鐘信號(hào)CKp則如326所示從邏輯“1”變?yōu)檫壿嫛?”。

時(shí)鐘信號(hào)CKn和CKp的變化(由317和327所示)去使能反向器INV10，從而鎖定第二鎖存器電路230中的所存儲(chǔ)的數(shù)據(jù)。而且，時(shí)鐘信號(hào)CKn和CKp的變化使能反向器INV9，從而接收數(shù)據(jù)D并且相應(yīng)地驅(qū)動(dòng)節(jié)點(diǎn)Db。

注意，當(dāng)數(shù)據(jù)輸入D諸如大約在時(shí)間T8并不發(fā)生變化時(shí)，時(shí)鐘信號(hào)CKn和CKp盡管在時(shí)鐘信號(hào)CLK的信號(hào)轉(zhuǎn)變的情況下也不發(fā)生變化。

根據(jù)本公開的一個(gè)方面，觸發(fā)器210基于庫中的標(biāo)準(zhǔn)觸發(fā)器單元來實(shí)施。注意，該技術(shù)能夠應(yīng)用于任意適當(dāng)?shù)挠|發(fā)器。

圖4示出了根據(jù)本公開實(shí)施例的選通觸發(fā)器的網(wǎng)表400。網(wǎng)表400描述了觸發(fā)器210。網(wǎng)表400包括第一部分410和第二部分420。在一個(gè)示例中，第一部分410與現(xiàn)有D觸發(fā)器(例如，標(biāo)準(zhǔn)庫中的D觸發(fā)器)的網(wǎng)表相比有所修改。通過利用諸如節(jié)點(diǎn)COMP的節(jié)點(diǎn)替代N型MOS晶體管(例如，圖2中的N型MOS晶體管N9)的源極端子處的VSS連接而對現(xiàn)有D觸發(fā)器的網(wǎng)表進(jìn)行修改。第二部分420針對現(xiàn)有觸發(fā)器定義了兩個(gè)附加晶體管(例如，N型MOS晶體管N10和N11)。這兩個(gè)附加晶體管耦合至節(jié)點(diǎn)COMP。

根據(jù)本公開的一個(gè)方面，觸發(fā)器210的節(jié)電取決于數(shù)據(jù)輸入的活動(dòng)。在一個(gè)示例中，數(shù)據(jù)輸入的活動(dòng)被表達(dá)為一個(gè)時(shí)間段中數(shù)據(jù)輸入中的轉(zhuǎn)變數(shù)量與時(shí)鐘周期總量的百分比。在仿真中，在數(shù)據(jù)輸入的活動(dòng)低于11％時(shí)，現(xiàn)有D觸發(fā)器比觸發(fā)器210多消耗21％的電力。而對于大約5％的數(shù)據(jù)活動(dòng)而言，觸發(fā)器210比現(xiàn)有觸發(fā)器少消耗44％的電力。而且，觸發(fā)器210具有比現(xiàn)有D觸發(fā)器明顯更少的電流毛刺。

根據(jù)本公開的另一個(gè)方面，向現(xiàn)有的D觸發(fā)器增加兩個(gè)晶體管并不會(huì)影響D觸發(fā)器的外部時(shí)序特性。例如，節(jié)點(diǎn)Qs而不是數(shù)據(jù)輸出Q處的信號(hào)被用于比較從而減小對于主要信號(hào)傳播路徑的時(shí)間影響。因此，在芯片設(shè)計(jì)示例中，利用觸發(fā)器210替換設(shè)計(jì)中的現(xiàn)有D觸發(fā)器并不會(huì)影響芯片鐘控或寄存器傳輸級(jí)(RTL)模型。

當(dāng)以硬件實(shí)施時(shí)，該硬件可以包括一個(gè)或多個(gè)離散組件、集成電路、專用集成電路(ASIC)等。

雖然已經(jīng)結(jié)合其作為示例所提出的具體實(shí)施例對本公開的多個(gè)方面進(jìn)行了描述，但是可以對示例進(jìn)行改變、修改和變化。因此，如這里所給出的實(shí)施例意在是說明性而不是限制性的。存在可以在并不背離以下所給出的權(quán)利要求的范圍的情況下作出的改變。