技術(shù)編號：12513623
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細信息。對漏極側(cè)字線進行編程以減少編程干擾和電荷損失背景技術(shù)本技術(shù)涉及存儲器設(shè)備的操作。電荷俘獲材料可用于存儲器設(shè)備中以存儲表示數(shù)據(jù)狀態(tài)的電荷?？梢詫㈦姾煞@材料豎直地布置在三維(3D)堆疊存儲器結(jié)構(gòu)中，或水平地布置在二維(2D)存儲器結(jié)構(gòu)中。3D存儲器結(jié)構(gòu)的一個示例是位成本可擴展(BitCostScalable，BiCS)架構(gòu)，其包括交替的導電層和介電層的疊堆。在疊堆中形成存儲器空穴，并且然后通過用包括電荷俘獲層的材料填充存儲器空穴來形成NAND串。直的NAND串在一個存儲器空穴中延伸，而管狀或U形N...
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