本技術涉及存儲器設備的操作。

電荷俘獲材料可用于存儲器設備中以存儲表示數(shù)據(jù)狀態(tài)的電荷?？梢詫㈦姾煞@材料豎直地布置在三維(3D)堆疊存儲器結構中，或水平地布置在二維(2D)存儲器結構中。3D存儲器結構的一個示例是位成本可擴展(Bit Cost Scalable，BiCS)架構，其包括交替的導電層和介電層的疊堆。在疊堆中形成存儲器空穴，并且然后通過用包括電荷俘獲層的材料填充存儲器空穴來形成NAND串。直的NAND串在一個存儲器空穴中延伸，而管狀或U形NAND串(P-BiCS)包括在兩個存儲器空穴中延伸并且通過底部背柵連接的一對豎直的存儲器單元列。軸線存儲器單元的控制柵是由導電層提供的。

然而，在操作這樣的存儲器設備時存在各種挑戰(zhàn)。

附圖說明

類似編號的元件在不同附圖中指代共同部件。

圖1A是3D堆疊非易失性存儲器設備的透視圖。

圖1B是諸如圖1A的3D堆疊非易失性存儲器設備100的存儲器設備的功能框圖。

圖1C描繪了可由處理器執(zhí)行的代碼。

圖2A描繪了作為圖1A中BLK0的示例性實施方式的U形NAND實施例中的示例性字線層202和204的俯視圖。

圖2B描繪了與圖2A一致的示例性選擇柵層部分的俯視圖。

圖2C描繪了疊堆231的實施例，示出了圖2A的部分209的沿線220的截面視圖。

圖2D描繪了圖2C的疊堆231的選擇柵層和字線層的替代視圖。

圖3A描繪了在直的NAND串實施例中圖1A的塊BLK0的示例性字線394的俯視圖。

圖3B描繪了與圖3A一致的示例性SGD層SGD1的俯視圖。

圖3C描繪了疊堆376的實施例，示出了圖3A的部分307的沿線305的截面視圖。

圖3D描繪了圖3C的疊堆376的選擇柵層和字線層的替代視圖。

圖4A描繪了圖3C的區(qū)域246的視圖，示出了SGD晶體管420和421、虛擬(dummy)存儲器單元422和423、以及數(shù)據(jù)存儲存儲器單元MC21和MC22。

圖4B描繪了圖3C的區(qū)域246的沿線444的截面視圖。

圖4C描繪了圖3C的區(qū)域410的視圖，示出了存儲器單元MC0和MC1。

圖5A描繪了作為圖1B的存儲器結構126中的存儲器單元的2D示例的包括平坦控制柵和多個電荷俘獲區(qū)域的存儲器單元的沿字線方向的橫截面圖。

圖5B描繪了沿圖5A的沿線559的截面視圖，示出了具有平坦控制柵和電荷俘獲層的NAND串530。

圖5C描繪了圖5B的NAND串的部分540的擴大視圖。

圖6A是Vth相對于時間的曲線圖，示出了在對存儲器單元進行編程之后由于短期電荷損失而導致的Vth的降低。

圖6B描繪了電荷俘獲存儲器單元的能帶圖。

圖7A描繪了與圖2C和圖3C的存儲器設備一致的NAND串的線路圖。

圖7B描繪了沿圖7A的NAND串的高度的信道升壓。

圖8A描繪了示例性編程操作，其中漏極側邊緣字線與其他字線進行不同的處理。

圖8B描繪了圖8A的用于將數(shù)據(jù)編程到與漏極側邊緣字線相連接的存儲器單元中的步驟801的示例。

圖8C描繪了圖8A的用于將數(shù)據(jù)編程到與另一字線相連接的存儲器單元中的步驟802的示例。

圖9A描繪了與圖8B一致的在編程操作中施加到漏極側邊緣字線的多個電壓。

圖9B描繪了與圖8C一致的在編程操作中施加到另一字線的多個電壓。

圖10A描繪了在編程到三個目標數(shù)據(jù)狀態(tài)之后的一組存儲器單元的Vth分布，包括由于編程干擾而導致的擦除狀態(tài)存儲器單元的Vth的增大以及由于電荷損失而導致的經(jīng)編程存儲器單元的Vth的減小。

圖10B描繪了與圖8B一致的在編程到三個目標數(shù)據(jù)狀態(tài)之后連接到漏極側邊緣字線的存儲器單元的Vth分布，示出了相比于圖10A減小的Vth窗口。

圖10C描繪了與圖8B一致的在使用快速和慢速編程模式進行編程之后連接到漏極側邊緣字線的存儲器單元的Vth分布，示出了相比于圖10A減小的Vth窗口。

圖11A描繪了與圖8B一致的在編程到七個目標數(shù)據(jù)狀態(tài)之后連接到漏極側邊緣字線的存儲器單元的Vth分布。

圖11B描繪了與圖8C一致的在編程到七個目標數(shù)據(jù)狀態(tài)之后連接到非邊緣字線的存儲器單元的Vth分布。

圖12描繪了漏極側邊緣字線397上的一組示例性存儲器單元1250和示例性非邊緣字線394上的一組示例性存儲器單元1280。

具體實施方式

提供了用于減少電荷俘獲存儲器中的編程干擾和短期電荷損失的技術。

電荷俘獲存儲器設備可以使用電荷俘獲獲取材料(例如氮化硅層)，所述電荷俘獲獲取材料被布置在信道區(qū)域旁邊的氧化物層之間(例如，氧化物-氮化物-氧化物或ONO配置)。電荷俘獲存儲器設備的一個示例是3D存儲器設備，其中形成了交替的導電層和電介質(zhì)層的疊堆。存儲器空穴被蝕刻在所述堆疊中，并且膜沉積在所述空穴和/或用于提供導電層的空間中，使得形成了存儲器單元或選擇柵晶體管，其中所述導電層與存儲器空穴相交。所述膜包括沿著單個單元或整個NAND串豎直地延伸的電荷俘獲層。一些導電層用作存儲器單元的控制柵，并且其他導電層用作選擇柵晶體管(例如NAND串中的漏極或源極側晶體管)的控制柵。電荷俘獲存儲器設備的另一示例是2D存儲器設備，其中電荷俘獲層沿NAND串水平地延伸。

在電荷俘獲存儲器單元的編程過程中，電子從信道移動到氮化物層。然而，由于從ONO層中的淺陷快速去電荷俘獲到信道中，發(fā)生短期電荷損失。這可能在存儲器單元根據(jù)驗證測試完成編程到目標數(shù)據(jù)狀態(tài)之后的幾秒或幾分鐘發(fā)生。作為電荷損失的結果，所述存儲器單元的閾值電壓(Vth)分布的較低尾部可以減小到不能從存儲器單元精確地讀回目標數(shù)據(jù)狀態(tài)的點。通常，電荷損失導致一組單元具有降擋至低于驗證電壓的加寬Vth分布。

短期電荷損失被認為是由空穴引起的，空穴在電荷俘獲材料的上部被俘獲，所述上部是電荷俘獲材料的離信道最遠的一部分。在編程之后，空穴被熱激活到價帶并且擴散到電荷俘獲材料的下部，所述下部是電荷俘獲材料的最靠近信道的一部分，從而降低Vth。因此，在電荷俘獲材料中存在空穴的再分布，這導致Vth的降低。

發(fā)生另一個問題是，由于對其他存儲器單元進行編程，處于擦除狀態(tài)的存儲器單元經(jīng)受編程干擾。當攻擊者具有比受害者更高的Vth時，由于從一個存儲器單元(攻擊者)到另一個相鄰的存儲器單元(受害者)的電容耦合而發(fā)生編程干擾。編程干擾與攻擊者和受害者的Vth之間的差異成比例。因此，當受害者是擦除狀態(tài)單元而攻擊者處于最高目標數(shù)據(jù)狀態(tài)時，編程干擾是最大的。攻擊者可以在相同的NAND串中、或在相同的字線上鄰近受害者，或者在相鄰的NAND串和字線上對角相鄰。影響編程干擾的另一因素是，受害者單元是在選定NAND串(其中存儲器單元正在進行編程)還是未選定NAND串(其中沒有存儲器單元正在進行編程)中。對于選定NAND串中的受害者單元，信道通常接地，使得不存在減少來自攻擊者的電容耦合的升壓，并且編程干擾是強的。對于未選定NAND串中的受害者單元，信道被升壓以減少來自攻擊者的電容耦合。然而，與NAND串中的其他存儲器單元相比，對于NAND串中的連接到漏極側邊緣字線的漏極側存儲器單元而言，信道升壓的量可能更弱。如圖7B所說明的，對于漏極側邊緣字線的存儲器單元，由于在虛擬字線和選擇柵晶體管下轉換到較低升壓電平，信道升壓較低。其結果是，對于漏極側存儲器單元的編程干擾比對于其他存儲器單元的編程干擾更強。

編程干擾引起經(jīng)擦除的存儲器單元的Vth分布的上尾部增加，使得一些被干擾的擦除狀態(tài)單元可能被錯誤地回讀為處于最低目標數(shù)據(jù)狀態(tài)，例如A狀態(tài)。這與提供允許多個數(shù)據(jù)狀態(tài)被準確地存儲和讀回的窄Vth分布的需要相沖突。

本文提供的技術涉及在對一組字線(例如在塊中)的任何其他字線的存儲器單元進行編程之前，對漏極側邊緣字線的存儲器單元進行編程。在編程過程中，將多個編程電壓施加到漏極側邊緣字線，同時將用作應力脈沖的多個通過電壓(通過voltage)施加到其他字線，所述應力脈沖使其他字線的存儲器單元的電荷俘獲材料中的空穴再分布，以減少短期電荷損失。還在漏極側邊緣字線的驗證測試期間，將多個通過電壓施加到其他字線。其結果是，在對其他字線的存儲器單元進行編程之后，所述空穴的再分布量將減少。通過電壓在電荷俘獲材料中提供了電子通量，所述電子通量在編程之后與空穴重新組合并減輕電荷俘獲材料中的隨后的空穴再分布。

另外，在對漏極側邊緣字線的存儲器單元進行編程中使用的一個或多個初始編程電壓相對較低(相比于在對其他字線進行編程中使用的初始編程電壓)，使得在這些存儲器單元開始達到最低目標數(shù)據(jù)狀態(tài)之前所述編程電壓也將用作應力脈沖。這也減少了這些存儲器單元中的電荷損失。

此外，漏極側邊緣字線的存儲器單元被編程到比其他字線的存儲器單元更窄的Vth窗口，以在受干擾的擦除狀態(tài)存儲器單元的Vth和處于最低目標數(shù)據(jù)狀態(tài)的存儲器單元的Vth之間提供足夠的裕度?？梢允褂美缦鄬^低的初始編程電壓、用于編程電壓的相對較低的步長、相對短的編程脈沖持續(xù)時間和/或慢速編程模式來實現(xiàn)這種較窄的Vth分布，在所述慢速編程模式中當這些存儲器單元達到低于目標數(shù)據(jù)狀態(tài)的最終驗證電壓的偏移驗證電壓時使用升高的位線電壓。

以下討論提供了解決上述和其他問題的示例性存儲器設備的構造細節(jié)和相關技術。

圖1A是3D堆疊非易失性存儲器設備的透視圖。存儲器設備100包括襯底101。存儲器單元的示例性塊BLK0和BLK1以及具有由所述塊使用的電路的外圍區(qū)域104位于所述襯底上。襯底101還可以在所述塊下方承載電路、以及一個或多個下部金屬層，所述下部金屬層在導電路徑中被圖案化以承載所述電路的信號。這些塊形成在存儲器設備的中間區(qū)域102中。在存儲器設備的上部區(qū)域103中，在多個導電路徑中對一個或多個上部金屬層進行圖案化以承載電路的信號。每個塊包括存儲器單元的堆疊區(qū)域，其中所述疊堆的交替層級表示字線。在一種可能的途徑中，每個塊具有相對的分層側，多個豎直接點從所述分層側向上延伸到上部金屬層以形成到導電路徑的連接。盡管兩個塊是以示例進行描述的，但是可以使用在x和/或y方向上延伸的附加塊。

在一種可能的途徑中，平面在x方向上的長度表示在一個或多個上部金屬層中信號路徑到字線的延伸方向(字線或SGD線方向)，并且平面在y方向上的寬度表示到在一個或多個上部金屬層中信號路徑到位線的延伸方向(位線方向)。z方向表示存儲器設備的高度。

圖1B是諸如圖1A的3D堆疊非易失性存儲器設備100的存儲器設備的功能框圖。存儲器設備100可以包括一個或多個存儲器裸片108。存儲器裸片108包括含多個存儲器單元的存儲器結構126(如單元陣列)、控制電路110、以及多個讀取/寫入線路128。在3D配置中，所述存儲器結構可以包括圖1A的塊BLK0和BLK1。存儲器結構126可由多個字線經(jīng)由行解碼器124和由多個位線經(jīng)由列解碼器132尋址。所述讀取/寫入線路128包括多個讀出塊130(讀出電路)并且允許讀取一頁存儲器單元或?qū)ζ溥M行并行編程。通常，控制器122與一個或多個存儲器裸片108被包括在相同的存儲器設備100(例如，可移動存儲卡)中。命令和數(shù)據(jù)經(jīng)由線120在主機140與控制器122之間傳輸以及經(jīng)由線118在控制器與一個或多個存儲器裸片108之間傳輸。

所述存儲器結構可以是2D或3D的。所述存儲器結構可以包括一個或多個存儲器單元陣列，包括3D陣列。所述存儲器結構可以包括單片三維存儲器結構，其中多個存儲器級形成在單個襯底(例如晶片)上方形成(而不是在其中)，而沒有中間襯底。所述存儲器結構可以包括在多個存儲器單元陣列的一個或多個物理層級中單片形成的任何類型的非易失性存儲器，其中有源區(qū)被設置在硅襯底上方。所述存儲器結構可以是在具有與所述存儲器單元的操作相關聯(lián)的電路的非易失性存儲器設備中，而無論相關聯(lián)的電路是在襯底上方還是在襯底內(nèi)。

控制電路110與讀取/寫入線路128協(xié)作以對存儲器結構126執(zhí)行多項存儲器操作，并且包括狀態(tài)機112、片上地址解碼器114以及功率控制模塊116。狀態(tài)機112提供存儲器操作的芯片級別控制?？梢蕴峁┐鎯^(qū)域115用于諸如驗證電壓、步長、編程脈寬和初始Vpgm的編程數(shù)據(jù)。

片上地址解碼器114在由主機或存儲器控制器使用的硬件地址與由解碼器124和132使用的硬件地址之間提供地址接口。功率控制模塊116控制在存儲器操作期間供應給所述字線和位線的功率和電壓。所述功率控制模塊可以包括用于3D配置中的字線層(WLL)的多個驅(qū)動器、SGS和SGD晶體管以及多個源極線。在一種途徑中，所述讀出塊130可以包括位線驅(qū)動器。SGS晶體管是在NAND串的源極端的選擇柵晶體管，并且SGD晶體管是在NAND串的漏極端的選擇柵晶體管。

在一些實施方式中，所述組件中的一些組件可以組合。在多種不同設計中，除存儲器結構126之外的一個或多個組件(單獨或組合)可以被認為是被配置為執(zhí)行本文所描述的動作的至少一個控制線路。例如，控制線路可以包括控制電路110、狀態(tài)機112、解碼器114/132、功率控制模塊116、讀出塊130、讀取/寫入線路128和控制器122等中的任何一個或其組合。

片外控制器122可以包括處理器122c和諸如ROM 122a和RAM 122b的存儲設備(存儲器)。所述存儲設備包括諸如一組指令的代碼，并且所述處理器可操作用于執(zhí)行所述一組指令集以提供本文描述的功能?？商娲鼗蛄硗?，所述處理器可以從存儲器結構的存儲設備126a(例如，一個或多個字線中的存儲器單元的保留區(qū))訪問代碼。

例如，圖1C描繪了可由處理器122c執(zhí)行的代碼。代碼150由控制器用于訪問存儲器結構，例如用于編程、讀取和擦除操作。所述代碼可以包括引導代碼151和控制代碼(指令集)160。引導代碼是在引導或啟動過程期間對控制器進行初始化并使控制器能夠訪問存儲器結構的軟件。所述代碼可以由控制器用來控制一個或多個存儲器結構。在被通電時，處理器122c從ROM122a或存儲設備126a獲取引導代碼以便執(zhí)行，并且引導代碼對所述系統(tǒng)組件進行初始化并將控制代碼加載到RAM 122b中。一旦控制代碼被加載到RAM中，就由處理器執(zhí)行所述控制代碼?？刂拼a包括用于執(zhí)行基本任務(例如控制和分配存儲器、優(yōu)先化指令的處理以及控制輸入和輸出端口)的驅(qū)動器。

控制代碼進一步包括對連接到漏極側字線的存儲器單元進行編程的指令(162)，包括用于將第一組逐步增大的編程電壓施加到漏極側字線的指令(162a)、以及執(zhí)行快速和慢速編程模式的指令(162b)?？刂拼a還包括對連接到另一字線的存儲器單元進行編程的指令(170)，包括用于將第二組逐步增大的編程電壓施加到所述另一字線的指令(170a)、以及執(zhí)行快速編程模式的指令(170b)。所述控制代碼可以包括用于執(zhí)行本文所述的包括圖8A至圖8C的過程的步驟在內(nèi)的功能的指令。

還可以使用除了NAND閃速存儲器之外的其他類型的非易失性存儲器。

半導體存儲器設備包括易失性存儲器設備(例如動態(tài)隨機存取存儲器(“DRAM”)或靜態(tài)隨機存取存儲器(“SRAM”)設備)、非易失性存儲器設備(例如電阻式隨機存取存儲器(“ReRAM”))、電可擦除可編程只讀存儲器(“EEPROM”)、閃速存儲器(其也可以被認為是EEPROM的子集)、鐵電隨機存取存儲器(“FRAM”)、和磁阻隨機存取存儲器(“MRAM”)、以及能夠存儲信息的其他半導體元件。每種類型的存儲器設備可以具有不同的配置。例如，閃存存儲器設備可以被配置為NAND或NOR配置。

所述存儲器設備可以由無源和/或有源元件以任何組合形成。作為非限制性示例，無源半導體存儲器元件包括ReRAM設備元件，在一些實施例中，所述ReRAM設備元件包括電阻率切換存儲元件(例如反熔絲或相變材料)并且可選地是操縱元件(例如二極管或晶體管)。進一步作為非限制性示例，有源半導體存儲器元件包括EEPROM和閃存存儲器設備元件，其在一些實施例中包括包含電荷存儲區(qū)域(諸如浮柵)、導電納米顆?；螂姾纱鎯殡姴牧系脑?。

多個存儲器元件可以被配置為使得它們串聯(lián)連接或使得每個元件是可單獨訪問的。作為非限制性示例，NAND配置(NAND存儲器)中的閃速存儲器設備通常包含串聯(lián)連接的存儲器元件。NAND串是包括多個存儲器單元和多個選擇柵晶體管的一組串聯(lián)連接的晶體管的示例。

NAND存儲器陣列可以被配置為使得所述陣列由多個存儲器串組成，其中一串由共享單個位線并作為群組被訪問的多個存儲器元件組成?？商娲?，存儲器元件可以被配置為使得每一元件是可單獨訪問的，例如NOR存儲器陣列。NAND和NOR存儲器配置是示例性的，并且存儲器元件能夠以其他方式配置。

位于襯底內(nèi)和/或上方的半導體存儲器元件能夠以二維或三維形式布置，例如二維存儲器結構或三維存儲器結構。

在二維存儲器結構中，所述半導體存儲器元件被布置在單個平面或單個存儲器設備層級中。通常，在二維存儲器結構中，存儲器元件被布置在基本上平行于支撐所述存儲器元件的襯底的主表面延伸的平面(例如，x-y方向平面)中。襯底可以是在其上或其中形成所述存儲器元件的層的晶片，或者所述襯底可以是在形成所述存儲器元件之后附接到存儲器元件的載體襯底。作為非限制性示例，襯底可以包括諸如硅的半導體。

所述存儲器元件能夠以有序陣列(例如以多個行和/或列)布置在單個存儲器設備層級中。然而，所述存儲器元件能夠以非規(guī)則或非正交配置來布置。所述存儲器元件可以各自具有兩個或更多個電極或接觸線，例如位線和字線。

三維存儲器陣列被布置為使得多個存儲器元件占據(jù)多個平面或多個存儲器設備層級，由此形成三維(即，x、y和z方向，其中z方向基本上垂直于襯底的主表面，并且x和y方向基本上平行于襯底的主表面)結構。

作為非限制性示例，三維存儲器結構可以豎直布置為多個二維存儲器設備層級的疊堆。作為另一非限制性示例，三維存儲器陣列可以被布置為多個豎直列(例如，基本上垂直于襯底的主表面(即，在y方向)延伸的列)，其中每列具有多個存儲器元件。所述列能夠以二維配置(例如，在x-y平面中)進行布置，從而產(chǎn)生具有位于多個豎直堆疊的存儲器平面上的元件的存儲器元件三維布置。存儲器元件的其他三維配置也可以構成三維存儲器陣列。

作為非限制性示例，在三維NAND存儲器陣列中，所述存儲器元件可以耦合在一起以在單個水平(例如，x-y)存儲器設備層級內(nèi)形成NAND串?？商娲?，所述存儲器元件可以耦聯(lián)在一起以形成橫跨多個水平存儲器設備層級的豎直NAND串。可以設想到其他三維配置，其中一些NAND串包含單個存儲器層級中的存儲器元件，而其他串包含跨越多個存儲器層級的存儲器元件。三維存儲器陣列還可以被設計為NOR配置和ReRAM配置。

通常，在單片三維存儲器陣列中，在單個襯底上方形成一個或多個存儲器設備層級?？蛇x地，單片三維存儲器陣列還可以具有至少部分位于單個襯底內(nèi)的一個或多個存儲器層。作為非限制性示例，襯底可以包括諸如硅的半導體。在單片三維陣列中，構成陣列的每個存儲器設備層級的層通常形成在所述陣列的底層存儲器設備層級的層上。然而，單片三維存儲器陣列的相鄰存儲器設備層級的層可以被共享或者在存儲器設備層級之間具有中間層。

而且，可以單獨形成多個二維陣列并且然后封裝在一起以形成具有多層存儲器的非單片存儲器設備。例如，非單片堆疊存儲器可以是通過在分開的襯底上形成多個存儲器層級并且然后將所述存儲器級堆疊在彼此之上來構造的。在堆疊之前，所述襯底可以從所述存儲器設備層級減薄或去除，但是當所述存儲器設備層級最初形成在分開的襯底上時，所得到的存儲器陣列不是單片三維存儲器陣列。進一步地，多個二維存儲器陣列或三維存儲器陣列(單片或非單片)可以形成在分開的芯片上、并且然后封裝在一起以形成堆疊芯片存儲器設備。

通常需要相關電路用于所述存儲器元件的操作和用于與所述存儲器元件的通信。作為非限制性示例，存儲器設備可以具有用于控制和驅(qū)動存儲器元件以實現(xiàn)諸如編程和讀取的功能的電路。此相關電路可以與所述存儲器元件位于相同的襯底上和/或在分開的襯底上。例如，用于存儲器讀寫操作的控制器可以位于分開的控制器芯片上和/或在與所述存儲器元件相同的襯底上。

本領域技術人員將認識到，本技術不限于所描述的二維和三維示例性結構，而是覆蓋如本文所描述的和如本領域技術人員所理解的技術的精神和范圍內(nèi)所有相關的存儲器結構。

圖2A描繪了作為圖1A中BLK0的示例性實施方式的U形NAND實施例中的示例性字線層202和204的俯視圖。在3D堆疊存儲器設備中，存儲器單元是沿著存儲器空穴形成的，所述存儲器空穴延伸穿過疊堆中交替的導電層和電介層。所述存儲器單元通常被布置在多個NAND串中。每個導電層可以包括一個或多個字線層。字線層是字線的示例。

所述視圖是堆疊中的多個WLL(字線層)中的代表性層。還參照圖2C，所述疊堆包括交替的介電層和導電層。所述介電層包括DL0至DL25，并且可以由例如SiO2制成。所述導電層包括背柵層(BGL)、數(shù)據(jù)存儲字線層WLL0至WLL19、虛擬(非數(shù)據(jù)存儲)字線層DWLL1和DWLL2、以及選擇柵層SGL1、SGL2和SGL3。所述字線層是到所述層處的存儲器單元的控制柵的導電路徑。此外，每個選擇柵層可以包括到選擇柵晶體管(例如，SGD和/或SGS晶體管)的導線。

數(shù)據(jù)存儲器單元有資格存儲用戶或系統(tǒng)數(shù)據(jù)，而虛擬存儲器單元沒有資格存儲用戶或系統(tǒng)數(shù)據(jù)。

圖2A的字線層可以表示圖2C中的字線層中的任何一個。所述導電層可以包括例如摻雜的多晶硅或金屬，例如鎢或金屬硅化物。可以將5-10V的示例性電壓施加到背柵以保持連接漏極側列和源極側列的導通狀態(tài)。

對于每個塊，每個導電層可以被分成兩個字線層202和204，所述字線層通過狹縫206而彼此絕緣。還可參見圖2D。狹縫是通過在疊堆中蝕刻豎直延伸的空隙形成的，通常從底部的蝕刻停止層至少到疊堆的頂層，然后用絕緣物填充所述狹縫。這是可以導致電荷在疊堆的頂部導電層中蓄積的蝕刻類型的示例。狹縫206是在塊中以Z字形圖案延伸的單個連續(xù)狹縫。這種途徑可以在控制所述存儲器單元方面提供較大的靈活性，因為所述WLL可以被獨立地驅(qū)動。

每個塊包括在疊堆中豎直延伸的存儲器空穴或柱，并且包括諸如在NAND串中的一列存儲器單元。每個圓表示與字線層相關聯(lián)的存儲器空穴或存儲器單元。沿著線220的示例性存儲器單元列包括C0到C11。列C0、C3、C4、C7、C8和C11表示對應的NAND串的漏極側列。列C1、C2、C5、C6、C9和C10表示對應的NAND串的源極側列。所述圖表示為簡化圖，因為通常將使用更多的存儲器空穴行，在圖中向右和向左延伸。此外，所述圖不必按比例繪制。所述存儲器單元列可以被布置在多個諸如子塊的子集中。

進一步地，所述NAND串被成組地布置，其中一組中的每個NAND串包括具有公共控制柵電壓的SGD晶體管。還可參見圖2B。區(qū)域201、203、205、207、208和210各自表示一組NAND串、或字線層中的一組存儲器單元。例如，區(qū)域210包括NAND串NS0、…、NS0-14。編程操作可以涉及一組NAND串。一組中的每個NAND串可以與對應的位線相關聯(lián)，所述位線被獨立地控制以允許或禁止編程。

所述附圖不是按比例繪制的，并且未示出所有存儲器列。例如，更現(xiàn)實的塊可以在如圖所示的y方向上具有十二個存儲器列，但在x方向上具有非常大的數(shù)量，例如32k個存儲器列，塊中總共有384,000個存儲器列。對于U形NAND串，在所述示例中提供了192k個NAND串。對于直的NAND串，在所述示例中提供了384,000個NAND串。假設每列有24個存儲器單元，在所述組中存在384,000×24＝9,216,000個存儲器單元。

圖2B描繪了與圖2A一致的示例性選擇柵層部分的俯視圖。在一種途徑中，選擇柵層215不同于WLL，因為對于每一組NAND串而言提供了分開的SGD層部分或線。也就是說，在x方向上延伸的每個單行SGD晶體管是分開控制的。換句話說，共同控制每一組NAND串中的SGD晶體管的控制柵。

此外，在一種途徑中，對于在x方向上延伸的一對SGS晶體管行，為相鄰組的NAND串提供了SGS層部分或線?？蛇x地，使用附加的狹縫，使得對于沿x方向延伸的單行SGS晶體管提供分開的SGS層部分。因此，一對SGS晶體管行中或單行SGS晶體管中的SGS晶體管的控制柵也被共同地控制。

由于狹縫239、240、241、242、243、245、247和248而產(chǎn)生了SGS和SGD層部分。所述狹縫在疊堆中向下部分延伸，如圖2C中的示例性狹縫241所示。區(qū)域227、228、229、232、233和237分別表示SGD層部分216、218、219、223、224和226中的SGD晶體管。區(qū)域253和254、255和257以及258和259分別表示SGS層部分217、221和225中的SGS晶體管。區(qū)域255和257、258和259分別表示SGS層部分221和225中的SGS晶體管。重復來自圖2A的部分209，以供參考。

所述選擇柵晶體管與NAND串NS0-NS5相關聯(lián)。

圖2C描繪了疊堆231的實施例，示出了圖2A的部分209的沿線220的截面視圖，其中提供了三個選擇柵極層SGL1、SGL2和SGL3。在這種情況下，狹縫向下延伸到DL22，使得為每個NAND串的每一列提供三個分開的選擇柵晶體管層。所述疊堆具有頂部287和底部238。

在一種途徑中，所述選擇柵的導電層可以具有與所述存儲器單元的導電層相同的高度(信道長度)。這有利于存儲器設備的制造。在一列中，所述單獨的選擇柵晶體管一起等效于具有信道長度為所述單獨的選擇柵晶體管的信道長度之和的一個選擇柵晶體管。進一步地，在一種途徑中，在操作過程中一列中的選擇柵晶體管(例如，在層SGL1、SGL2和SGL3中)連接并接收公共電壓。所述SGS晶體管可以具有與SGD晶體管類似的構造。進一步地，所述SGS和SGD晶體管可以具有與存儲器單元晶體管類似的構造。

在一種途徑中，所述襯底可以是p型并且可以提供連接到頂部選擇柵極層的接地。過孔244將C0和NS0的漏極側連接到位線288。過孔262將C1和NS0的源極側連接到源極線289。背柵263、264、265和266分別提供在NS0、NS1、NS2和NS3中。

DE指代NS0的漏極端，并且SE指代NS0的源極端。

圖2D描繪了圖2C的疊堆231的選擇柵層和字線層的替代視圖。所述SGL層SGL1、SGL2和SGL3各自包括與一組NAND串的漏極側(由實線示出)或源極側(由虛線示出)相關聯(lián)的多個平行的選擇柵線行。例如，SGL1包括與圖2B一致的漏極側選擇柵線216、218、219、223、224和226以及源極側選擇柵線217、221和225。在一種途徑中，每個選擇柵線可以被獨立地控制。

所述SGL層下方是字線層。每個字線層包括連接到NAND串(背柵和漏極端之間的一半的NAND串)的漏極側上的存儲器單元的漏極側字線、以及連接到NAND串(背柵和源極端之間的一半的NAND串)的源極側上的存儲器單元的源極側字線。例如，DWLL1、DWLL2、WLL19、WLL18和WLL17分別包括漏極側字線270d、271d、272d、273d和274d，以及源極側字線270s、271s、272s、273s和274s。以陰影示出的字線272d是一組字線中的漏極側邊緣字線。漏極側邊緣字線是一組字線中連接到數(shù)據(jù)存儲存儲器單元并且最靠近一組NAND串的漏極側的字線。字線272s是所述一組字線中的源極側邊緣字線。源極側邊緣字線是一組字線中連接到數(shù)據(jù)存儲存儲器單元并且最靠近一組NAND串的源極側的字線。

WLL3、WLL2、WLL1和WLL0分別包括漏極側字線275d、276d、277d和278d，以及源極側字線275s、276s、277s和278s。在一種途徑中，每個字線可以被獨立地控制。

圖3A描繪了在直的NAND串實施例中圖1A的塊BLK0的示例性字線394的俯視圖。在這種配置中，NAND串僅具有一列，并且源極側選擇柵是在所述列的底部上而不在頂部上，如在U形NAND串中。此外，一個塊的給定層級具有與所述層的每個存儲器單元相連接的一個WLL。當通過濕蝕刻去除未摻雜的多晶硅層并且沉積電介質(zhì)以形成交替的介電層時，經(jīng)絕緣物填充的狹縫346、347、348、349和350還可以在制造過程中用于給所述疊堆提供結構支撐。虛線305延伸通過列C12-C17。圖3C中示出了沿著部分307的線305的截面視圖。

區(qū)域340、341、342、343、344和345表示對應組的NAND串的存儲器單元(如圓所示)。例如，區(qū)域340表示NAND串NS0A、NS0A-14中的存儲器單元。附加的NAND串包括NS1A、NS2A、NS3A、NS4A和NS5A。

可替代地，層394表示SGS層，在這種情況下，每個圓表示SGS晶體管。

圖3B描繪了與圖3A一致的示例性SGD層SGD1的俯視圖。狹縫357、358、359、360和361將SGD層分成多個部分363、364、365、366、367和368。每個部分連接一組NAND串中的SGD晶體管。例如，SGD層部分363或線連接所述一組NAND串NS0A至NSOA-14中的SGD晶體管。區(qū)域351、352、353、354、355和356分別表示SGD層部分363、364、365、366、367和368中的對應組的NAND串的SGD晶體管(如圓所示)。重復來自圖3A的部分307。所述選擇柵晶體管與NAND串NS0A-NS5A相關聯(lián)。

圖3C描繪了疊堆376的實施例，示出了圖3A的部分307的沿線305的截面視圖。所述疊堆包括多個SGD層SGD1和SGD2、多個漏極側虛擬字線層DWLL3和DWLL4、多個數(shù)據(jù)字線層WLL0至WLL22、源極側虛擬字線層DWLL5以及多個SGS層SGS1和SGS2。在多層疊堆中，描繪了對應于NAND串NS0A-NS3A的存儲器單元列。所述疊堆包括襯底101、襯底上的絕緣膜250、以及源極線SL0A的一部分。SGD線子集中的附加的直的NAND串在以截面(例如，沿著x軸)描繪的NAND串之后延伸。NS0A具有源極端SEa和漏極端DEa。還描繪了來自圖3A的狹縫346、347和348。還描繪了位線BL0A的一部分。導電過孔373將DEa連接到BL0A。所述列形成在存儲器空穴MH0-MH4中。所述存儲器空穴是柱狀的并且至少從所述疊堆的頂部370延伸到底部371。

源極線SL0A被連接到每個NAND串的源極端。SL0A還被連接到在x方向上位于這些NAND串之后的其他組的存儲器串。

字線層(例如WLL0-WLL22)和介電層(例如DL0-DL30)交替地布置在所述疊堆中。多個SGS晶體管形成在SGS1和SGS2層中。

在圖4A中更詳細地示出了所述疊堆的區(qū)域246。

在圖4C中更詳細地示出了所述疊堆的區(qū)域410。

圖3D描繪了圖3C的疊堆376的選擇柵層和字線層的替代視圖。這些SGD層SGD1和SGD2各自包括與一組NAND串的漏極側相關聯(lián)的多個平行的選擇柵線行。例如，SGD1包括與圖3B一致的漏極側選擇柵線363、364、365、366、367和368。在一種途徑中，每個選擇柵線可以被獨立地控制。

所述SGD層下方是字線層。在一種途徑中，每個字線層表示字線、并且在所述疊堆中的給定高度處連接到一組存儲器單元。例如，DWLL3、DWLL4、WLL22、WLL21、WLL20和WLL19分別表示字線399、398、397、396、395和394。以陰影示出的字線397是用于所述NAND串的漏極側邊緣字線。WLL2、WLL1、WLL0和DWLL5分別表示字線393、392、391和390。在一種途徑中，每個字線可以被獨立地控制。

所述字線層下方是SGS層。所述SGS層SGS1和SGS2各自包括與一組NAND串的源極側相關聯(lián)的多個平行的選擇柵線行。例如，SGS1包括源極側選擇柵線380、381、382、383、384和385。在一種途徑中，每個選擇柵線可以被獨立地控制。

圖4A描繪了圖3C的區(qū)域246的視圖，示出了SGD晶體管420和421、虛擬存儲器單元422和423、以及數(shù)據(jù)存儲存儲器單元MC21和MC22?？梢匝刂隽械膫缺诓⒃诿總€字線層內(nèi)沉積多個層。這些層可以包括例如使用原子層沉積來沉積的氧化物-氮化物-氧化物(O-N-O)和多晶硅層。例如，所述列包括諸如SiN或其他氮化物的電荷俘獲層或薄膜(CTL)403、隧道氧化物(TOx)404、多晶硅體或信道(CH)405以及電介質(zhì)核(DC)406。字線層包括塊狀氧化物(BOx)402、塊狀高k材料401、勢壘金屬400、以及作為控制柵的諸如W 399的導電金屬。例如，分別為SGD晶體管420和421提供控制柵426和427，分別為虛擬存儲器單元422和423提供控制柵428和429，并且分別為數(shù)據(jù)存儲器單元MC22和MC21提供控制柵430和431。

在另一種途徑中，除了金屬之外的所有這些層設置在所述列中。在所述列中類似地形成附加的存儲器單元和SGS晶體管。存儲器空穴中的所述層形成NAND串的柱狀有源區(qū)域(AA)。

在所述選擇柵晶體管和數(shù)據(jù)存儲存儲器單元之間使用一個或多個虛擬存儲器單元是有用的，因為對于與所述選擇柵晶體管相鄰或接近的存儲器單元，編程干擾可能更大。由于對這些選擇柵晶體管的電壓的約束，所述邊緣單元具有較低的信道升壓量，如圖7B所示。例如，信道405包括分別與SGD晶體管420和421相關聯(lián)的信道區(qū)域ch1和ch2、分別與虛擬存儲器單元422和423相關聯(lián)的信道區(qū)域ch3和ch4、以及分別與數(shù)據(jù)存儲存儲器單元MC22和MC21相關聯(lián)的信道區(qū)域ch5和ch6。每個信道區(qū)域可以是環(huán)形的。

特別地，為了提供處于非導通狀態(tài)的選擇柵晶體管，將相對較低的電壓施加到它們的控制柵，從而在信道的緊挨這些選擇柵晶體管的區(qū)域中產(chǎn)生相對較低的信道升壓量。因此，所述信道中緊挨邊緣單元的區(qū)域也因此具有相對較低的信道升壓量。相比之下，緊挨非邊緣單元的所述單元可以接收相對較高的通過電壓，因為這些單元是以導通狀態(tài)提供的，從而產(chǎn)生相對較高的信道升壓量。

當對存儲器單元進行編程時，電子被存儲在與存儲器單元相關聯(lián)的CTL的一部分中。這些電子從所述信道并通過TOx吸入到CTL中。存儲器單元的Vth與所存儲的電荷量成比例地增加。在擦除操作過程中，所述電子返回到所述信道。

所述存儲器空穴各自可以填充有多個環(huán)形層，包括塊氧化物層、電荷俘獲層、隧道層以及信道層。所述存儲器空穴各自的核心區(qū)域用主體材料填充，并且所述多個環(huán)形層在每個存儲器空穴位于的核心區(qū)域與WLL之間。

圖4B描繪了圖4A的區(qū)域246的沿線444的截面視圖。在一種可能的途徑中，除了核心填充物(其為圓柱體)之外，每個層是環(huán)形的。

圖4C描繪了圖3C2的NAND串的區(qū)域410的擴大視圖。當將編程電壓經(jīng)由對應的字線施加到存儲器單元的控制柵時，產(chǎn)生了電場。在存儲器單元MC0中，所述電場致使電子從信道405隧穿到電荷俘獲層403的區(qū)域470中。類似地，對于存儲器單元MC1，所述電場致使電子從信道405隧穿到電荷俘獲層403的區(qū)域460中。電子進入到所述電荷俘獲層中的移動由指向左側的箭頭表示。所述電子用圓圈內(nèi)具有破折號的圓圈表示。

當隨后讀回選定字線上的存儲器單元時，將諸如V_讀取A、V_讀取B和V_讀取C的控制柵讀取電壓施加到所述存儲器單元，而讀出電路確定存儲器單元是否處于導通狀態(tài)。同時，將讀取通過電壓V_讀取(例如，8-9V)施加到其余字線。

然而，如開頭所述，回讀操作的精度可能受到存儲器單元中的電荷損失的影響。電荷損失由指向右側的箭頭表示。例如，電子452是已從電荷俘獲區(qū)域470去俘獲的電荷的示例，從而降低了MC0的Vth。電子453是保留在電荷俘獲區(qū)域470中的電荷的示例。

MC1具有漏極DR1b、源極SR1b和控制柵CG1。

圖5A描繪了作為圖1B的存儲器結構126中的存儲器單元的2D示例的包括平坦控制柵和多個電荷俘獲區(qū)域的存儲器單元的沿字線方向的橫截面圖。電荷俘獲存儲器可以用于NOR和NAND閃存存儲器設備。與使用諸如摻雜多晶硅的導體來存儲電子的浮柵MOSFET技術相比，此技術使用諸如SiN膜的絕緣體來存儲電子。作為示例，字線(WL)524延伸跨越包括相應信道區(qū)域506、516和526的NAND串。所述字線的多個部分提供控制柵502、512和522。所述字線下方是多晶硅間電介質(zhì)(IPD)層528，電荷俘獲層504、514和521，多晶硅層505、515和525以及隧道氧化物(TOx)層509、507和508。每個電荷俘獲層在對應的NAND串中連續(xù)延伸。

存儲器單元500包括控制柵502、電荷俘獲層504、多晶硅層505、以及信道區(qū)域506的一部分。存儲器單元510包括控制柵512、電荷俘獲層514、多晶硅層515、以及信道區(qū)域516的一部分。存儲器單元520包括控制柵522、電荷俘獲層521、多晶硅層525、以及信道區(qū)域526的一部分。

進一步地，可以使用平坦的控制柵來代替包圍浮動柵的控制柵。一個優(yōu)點是可以使得所述電荷俘獲層比浮柵更薄。另外，所述存儲器單元可以更緊密地放置在一起。

圖5B描繪了沿圖5A的沿線559的截面視圖，示出了具有平坦控制柵和電荷俘獲層的NAND串530。NAND串530包括SGS晶體管531，多個示例性存儲元件500、532、…、533和534，以及SGD晶體管535。如所討論的，SGD晶體管可以在擦除操作過程中被偏置以產(chǎn)生GIDL。存儲器單元500包括位于電荷俘獲層504、多晶硅層505、隧道氧化物層509和信道區(qū)506上方的控制柵502和IPD部分528。存儲器單元532包括位于電荷俘獲層504、多晶硅層505、隧道氧化物層509和信道區(qū)506上方的控制柵536和IPD部分537。

例如，控制柵層可以是多晶硅，并且隧道氧化物層可以是氧化硅。IPD層可以是諸如AlOx或HfOx的多個高k電介質(zhì)的疊堆，其有助于增加控制柵層與電荷俘獲或電荷存儲層之間的耦合比。電荷捕獲層可以是例如氮化硅和氧化物的混合物。浮柵存儲器單元與平坦存儲器單元之間的差異是電荷存儲層的高度。通常，浮柵高度可以是約100nm，而電荷俘獲層可以小至3nm，并且多晶硅層可以是約5nm。SGD和SGS晶體管具有與存儲元件相同的配置，但具有更長的信道長度，以確保電流在禁止的NAND串中截止。

圖5C描繪了圖5B的NAND串的部分540的擴大視圖。電子電荷俘獲層504包括分別在存儲器單元500和532正下方和與其相鄰的區(qū)域541和543。

電荷損失可以在2D存儲器設備中以與3D存儲器設備中類似的方式發(fā)生。電荷損失由指向下的箭頭表示。例如，電子551是已從電荷俘獲區(qū)域541去俘獲的電荷的示例，從而降低了存儲器單元500的Vth。電子552是保留在電荷俘獲區(qū)域541中的電荷的示例。

圖6A是Vth相對于時間的曲線圖，示出了在對存儲器單元進行編程之后由于短期電荷損失而導致的Vth的降低。水平軸表示對數(shù)標度上的時間，并且豎直軸表示存儲器單元的Vth。在存儲器單元被編程到其目標數(shù)據(jù)狀態(tài)之后，其Vth逐漸減小。降低速率可以是數(shù)據(jù)狀態(tài)的函數(shù)，使得當數(shù)據(jù)狀態(tài)的Vth較高時速率較小。這是因為與具有較低數(shù)據(jù)狀態(tài)的存儲器單元相比，具有較高數(shù)據(jù)狀態(tài)的存儲器單元在它們完成編程之前接收較大數(shù)目的編程脈沖。在具有較高數(shù)據(jù)狀態(tài)的存儲器單元完成編程之前，附加編程脈沖使電荷俘獲材料中的空穴再分布加速。進一步地，使用相對較高幅值的編程脈沖(其對具有較高的數(shù)據(jù)狀態(tài)的存儲器單元的柵極疊堆施加應力)也使空穴再分布加速。

圖6B描繪了存儲器單元的能帶圖。水平軸表示存儲器單元中的距離。例如，此距離可以是3D存儲器設備中的側向距離或2D存儲器設備中的豎直距離。豎直軸表示能級。所述存儲器單元包括信道區(qū)域(CH)、隧道氧化物區(qū)域(TOx)、電荷俘獲層(CTL)、塊狀氧化物(BOx)以及控制柵(CG)。還描繪了CTL中的多個示例性空穴610。這是在擦除之后的平帶條件下的能帶圖，并且表示由于在擦除之后使用正控制柵電壓而在CTL中如何再分布空穴，如本文所述。通過首先對邊緣字線進行編程，在對非邊緣字線進行編程之前發(fā)生大量的再分配。其結果是，減少了在非邊緣字線的編程之后發(fā)生的再分配和伴隨的電荷損失。

圖7A描繪了與圖2C和圖3C的存儲器設備一致的NAND串的線路圖。與圖3C一致的示例性NAND串NS0A(或與圖2C一致的NS0)包括多個SGD晶體管702和703，多個漏極側虛擬存儲器單元704和705，漏極側存儲器單元706，其他存儲器單元707、…、708、709，源極側虛擬存儲器單元710，以及多個SGS晶體管711和712。位線BL0A將NAND串的漏極端連接到讀出電路700，所述讀出電路用于在涉及選擇柵晶體管和存儲器單元的操作過程中讀出所述NAND串。源極線713被連接到所述NAND串的源極端。電壓驅(qū)動器可以用于提供所示的電壓。例如，將Vsgd施加到彼此連接的SGD晶體管的控制柵，并且將Vsgs施加到彼此連接的SGS晶體管的控制柵。Vdwll3、Vdwll4和Vdwll5分別施加到虛擬存儲器單元704、705和710。在對漏極側字線WLL22進行編程的過程中，將編程電壓Vpgm施加到漏極側字線WLL22，并且將通過電壓V通過施加到其他字線WLL0-WLL21。Vbl是位線電壓，并且Vsl是源極線電壓。

圖7B描繪了沿圖7A的NAND串的高度的信道升壓。水平軸描繪了信道升壓電平(Vch)，并且豎直軸描繪了沿圖7A的NAND串NS0A的位置。如所提到的，由于對選擇柵晶體管的電壓的約束，在未選定NAND串的邊緣處的存儲器單元具有較低的信道升壓量。其結果是，與在其他字線上的存儲器單元相比，對于在NAND串的邊緣處的存儲器單元，或者更一般地，對于連接到相應的邊緣字線的一組存儲器單元，編程干擾是相對較高的。與非邊緣字線相比，雖然在源極側邊緣字線上也可能發(fā)生一些增大，但對于漏極側邊緣字線的編程干擾的增大是最高的。

作為示例，對于禁止的NAND串，假設Vbl＝2V。另外，對于所有NAND串，Vsgd＝2V，Vdwll3＝4，Vdwll4＝6V，Vpgm＝12-22V，V通過＝8V，并且Vsl＝2V。對應地，鄰近SGD1和SGD2選擇柵晶體管702和703，Vch處于與Vbl相當?shù)南鄬^低的電平。鄰近虛設存儲器單元704，Vch近似等于Vdwll3減去虛存儲器單元704的Vth。鄰近虛設存儲器單元705，Vch近似等于Vdwll4減去虛存儲器單元705的Vth。鄰近邊緣存儲器單元706，Vch是在峰值電平Vch_峰值以下1-2V。鄰近其他存儲器單元707-709，Vch處于峰值電平(例如，9-11V)。值得注意的是，Vpgm和V通過由于電容耦合而使信道電壓升壓。

控制柵電壓可以被設定為基于所述虛擬存儲器單元與位線的距離在所述虛擬存儲器單元上逐漸增加，以產(chǎn)生Vch的逐漸變化，以減少電子-空穴產(chǎn)生量。然而，對于漏極側邊緣字線，在Vch中仍然存在相對較高的梯度，這導致相對較高的電子-空穴產(chǎn)生量。所述空穴傾向于行進經(jīng)過選擇柵并到達位線，而所述電子在經(jīng)編程的單元下面的信道中行進并拉下升壓電勢。

圖8A描繪了示例性編程操作，其中漏極側邊緣字線與其他字線進行不同的處理。在步驟800處，發(fā)出命令以對一組存儲器單元中的數(shù)據(jù)進行編程。例如，控制器可以提供這樣的命令。在所述對數(shù)據(jù)進行編程的命令之前，使用公共擦除驗證電壓(Vv_擦除)來擦除連接到所述漏極側字線的所述存儲器單元和連接到所述另一字線的所述存儲器單元。步驟801包括使用相對較小的Vth窗口將數(shù)據(jù)編程到與多個字線的漏極邊緣字線相連接的存儲器單元中。例如，參見圖10B和圖10C中的窗口1以及圖11A中的窗口1a。在一個可能的定義中，Vth窗口指的是經(jīng)編程的數(shù)據(jù)狀態(tài)的閾值電壓的范圍。決定步驟802確定編程是否完成。當所有待編程的數(shù)據(jù)已被編程時，此決定步驟為真。如果決定步驟802為真，則編程操作在步驟804處結束。如果決定步驟802為假，則編程操作在步驟803繼續(xù)。步驟803包括使用相對較大的Vth窗口將數(shù)據(jù)編程到與所述多個字線的另一字線相連接的存儲器單元中。例如，參見圖10A中的窗口2以及圖11B中的窗口2a。然后重復決定步驟802。

如上所述，對于所述漏極側邊緣字線上的存儲器單元，編程干擾通常是最差的，從而這些單元與其他字線上的存儲器單元進行不同地編程。然而，可以修改圖8A的過程以考慮在其他字線(例如第二漏極側邊緣字線，即圖7A中的WLL21)上的增大的編程干擾水平。例如，WLL21的存儲器單元可以被編程到比漏極側邊緣字線更寬且比其他字線更窄的Vth窗口。因此，A狀態(tài)驗證電平可以低于漏極側邊緣字線，但高于其他字線。還可以修改圖8A的過程以考慮源側字線(即圖7A中的WLL0)上的增大的編程干擾水平。例如，這些存儲器單元可以被編程到等于或?qū)捰诼O側邊緣字線但窄于其他字線的Vth窗口。因此，A狀態(tài)驗證電平可以等于或低于漏極側邊緣字線并高于其他字線。

圖8B描繪了圖8A的用于將數(shù)據(jù)編程到與漏極側邊緣字線相連接的存儲器單元中的步驟801的示例。步驟810包括將編程電壓(Vpgm)設定為初始值Vpgm_初始1(參見圖9A)，并且將步長dVpgm1設定為相對較小。也就是說，這些值中的一者或兩者小于在圖8C的處理中對非邊緣字線進行編程的情況。還可以將用于漏極側邊緣字線的編程的脈寬設定為短于用于其他字線的編程的脈寬?；蛘撸瑘D8B的第一組逐步增大的編程電壓的脈寬可以等于圖8C的第二組逐步增大的編程電壓的脈寬。使用相等的脈寬提供了較不復雜的實施方式。

步驟811包括將編程循環(huán)計數(shù)器(PL)設定為＝1以指示這是第一編程循環(huán)。步驟812包括將Vpgm施加到漏極側邊緣字線。步驟812a提供了用于使用升高的位線電壓(Vbl)的慢速編程模式的選項。還可參見圖10C。典型地，在第一編程循環(huán)中不使用慢速編程模式。決定步驟813確定PL是否小于或等于預定數(shù)N跳過_驗證，N跳過_驗證是編程操作中未繼之以驗證測試的初始編程循環(huán)的數(shù)目。當不太可能使具有最低目標數(shù)據(jù)狀態(tài)(例如，A狀態(tài))的存儲器單元達到相關聯(lián)的驗證電平VvAe(圖10B或圖11A)或VvAleL(圖10C)時，此選項通過允許跳過驗證測試來減少編程時間。

如果決定步驟813為真，則步驟814指示漏極側邊緣字線的存儲器單元的驗證測試被跳過。也就是說，所述編程循環(huán)施加了編程電壓，但不使用第一組驗證電壓中的任何驗證電壓來執(zhí)行驗證測試。如果決定步驟813為假，則到達步驟815。所述步驟涉及使用第一組驗證電壓基于PL來對一個或多個目標數(shù)據(jù)狀態(tài)執(zhí)行驗證測試。例如，當PL相對較低時，所述驗證測試可以用于較低的目標數(shù)據(jù)狀態(tài)。當PL具有中間值時，所述驗證測試可以用于中間目標數(shù)據(jù)狀態(tài)。當PL相對較高時，所述驗證測試可以用于較高的目標數(shù)據(jù)狀態(tài)。

圖9A中提供了基于PL對一個或多個目標數(shù)據(jù)狀態(tài)執(zhí)行驗證測試的示例。圖10B(VvAe，VvBe，VvCe)、圖10C(VvAeL，VvBeL，VvCeL；VvAe，VvBe，VvCe)和圖11A(VvAe，VvBe，VvCe，VvDe，VvEe，VvFe，VvGe)中提供了所述第一組驗證電壓的示例。可以專門為漏極側邊緣字線設定所述驗證電壓，以使得相關聯(lián)的存儲器單元具有相對較小的Vth窗口。例如，所述第一組驗證電壓(對于漏極側邊緣字線)的最低驗證電壓(例如，VvAe)可以高于第二組驗證電壓(例如，對于其他字線)的最低驗證電壓(例如，VvA)。

在驗證測試中，將與目標數(shù)據(jù)狀態(tài)相關聯(lián)的驗證電壓施加到所述字線，而讀出電路確定存儲器單元是否處于導通狀態(tài)。同時，將讀取通過電壓V讀取(例如，8-9V)施加到其余字線。如果存儲器單元處于非導通狀態(tài)，則其Vth超過驗證電壓，并且其通過驗證測試。如果存儲器單元處于導通狀態(tài)，則其Vth不超過驗證電壓，并且其不通過驗證測試。在一些情況下，針對存儲器單元執(zhí)行的驗證測試是不相關的，因為存儲器單元具有與所述驗證測試所測試的目標數(shù)據(jù)狀態(tài)不同的目標數(shù)據(jù)狀態(tài)。在這些情況下的讀出結果可以丟棄。

步驟815a提供了用于使用升高的位線電壓(Vbl)的慢速編程模式的選項。例如，可以使用限定目標數(shù)據(jù)狀態(tài)的最小Vth的最終驗證電壓和偏離這些最終驗證電壓的驗證電壓來執(zhí)行驗證測試。例如，在圖10C中，最終驗證電壓為VvAe、VvBe和VvCe，并且偏移驗證電壓分別為VvAeL、VvBeL和VvCeL。當驗證測試指示存儲器單元具有低于存儲器單元的目標數(shù)據(jù)狀態(tài)的偏移驗證電壓的Vth時，存儲器單元在下一編程循環(huán)中被置于快速編程模式。在這種情況下，Vbl保持為低電壓，例如0V，從而編程不減速。當驗證測試指示存儲器單元具有在存儲器單元的目標數(shù)據(jù)狀態(tài)的偏移驗證電壓與最終驗證電平之間的Vth時，存儲器單元在下一編程循環(huán)中被置于慢速編程模式。在這種情況下，Vbl被設置在諸如1V的升高的電平，以使得編程被減速。這提高了編程的精度，使得可以實現(xiàn)更窄的Vth分布和更窄的Vth窗口。當驗證測試指示存儲器單元具有高于存儲器單元的目標數(shù)據(jù)狀態(tài)的最終驗證電平的Vth時，存儲器單元在所述編程操作的其余編程循環(huán)中被置于禁止模式。在這種情況下，Vbl被設置在諸如2V的禁止電平，以使得編程被阻止。

決定步驟816確定對漏極側邊緣字線的存儲器單元的編程是否完成。如果所有或大多數(shù)(例如，90-95％或更多)存儲器單元已經(jīng)達到其目標數(shù)據(jù)狀態(tài)并通過相關聯(lián)的驗證測試，則此決定步驟為真。如果決定步驟816為真，則對漏極側邊緣字線的存儲器單元的編程在步驟819結束。如果決定步驟816為假，則步驟817涉及使Vpgm遞增相對較小的步長(例如，小于用于對其他字線進行編程的步長)，步驟818使編程循環(huán)計數(shù)器(PL)遞增，且在步驟812施加下一編程電壓。

例如，當所述一組NAND串被連接到一組位線時可以發(fā)生所述慢速編程模式；對于所述多個目標數(shù)據(jù)狀態(tài)中的至少一個目標數(shù)據(jù)狀態(tài)(例如，A、B和/或C)，對連接到所述漏極側字線的所述存儲器單元進行編程使用了快速編程模式，隨后是慢速編程模式；所述快速編程模式是由接地的位線電壓來實現(xiàn)的；所述慢速編程模式是由升高的位線電壓來實現(xiàn)的；并且對于所述多個目標數(shù)據(jù)狀態(tài)中的所述至少一個目標數(shù)據(jù)狀態(tài)，對連接到另一字線的存儲器單元進行編程使用了快速編程模式而不使用慢速編程模式。

圖8C描繪了圖8A的用于將數(shù)據(jù)編程到與另一字線相連接的存儲器單元中的步驟802的示例。在另一字線(例如，一組字線中的非漏極側邊緣字線)的情況下，如所討論的，可以調(diào)整編程以允許更大的Vth窗口。步驟820包括將Vpgm設定為初始值Vpgm_初始2(見圖9B)，并且將步長dVpgm2設定為相對較大。也就是說，所述值中的一者或兩者可以大于對邊緣字線進行編程的情況。例如，Vpgm_初始1可以比Vpgm_初始2低約2V，并且dVpgm1可以比dVpgm2低約0.2V，例如，0.4V對0.6V。步驟821包括將編程循環(huán)計數(shù)器(PL)設定為＝1以指示這是第一編程循環(huán)。步驟822包括將Vpgm施加到所述字線。

在一種途徑中，與圖8B相反，不使用慢速編程模式，因為可允許具有較大的Vth窗口。慢速編程模式可以增加編程時間。

步驟823涉及使用至少部分地與所述第一組驗證電壓不同的第二組驗證電壓基于PL對一個或多個目標數(shù)據(jù)狀態(tài)執(zhí)行驗證測試。圖10A(VvA，VvB，VvC)和圖11B(VvA，VvB，VvC，VvD，VvE，VvF，VvG)中提供了所述第二組驗證電壓的示例?？梢詫ｉT為除了漏極側邊緣字線之外的字線設定所述驗證電壓，以使得相關聯(lián)的存儲器單元具有相對較大的窗口。例如，所述第二組驗證電壓的最低驗證電壓(例如，VvA)可以低于第一組驗證電壓的最低驗證電壓(例如，VvAe)。在一種途徑中，所述第二組驗證電壓的最高驗證電壓(例如，VvC或VvG)等于第一組驗證電壓的最高驗證電壓(例如，VvC或VvGe)?；蛘撸龅诙M驗證電壓的最高驗證電壓略微高于第一組驗證電壓的最高驗證電壓，但是所述最高目標數(shù)據(jù)狀態(tài)的上尾部測試基本相等的。

在所述第一組驗證電壓中，中間目標數(shù)據(jù)狀態(tài)的驗證電壓(例如，VvB或VvB、VvC、VvD、VvE、VvF)例如以相等的間隔在最低(例如VvA)和最高(例如，VvC或VvG)目標數(shù)據(jù)狀態(tài)之間分隔開的。類似地，在所述第二組驗證電壓中，中間目標數(shù)據(jù)狀態(tài)的驗證電壓(例如，VvBe或VvBe、VvCe、VvDe、VvEe、VvFe)例如以相等的間隔在最低(例如VvAe)和最高(例如，VvCe或VvGe)目標數(shù)據(jù)狀態(tài)之間分隔開的。第一組驗證電壓中的間隔可以小于第二組驗證電壓中的間隔，以提供更小的Vth窗口。

在一種途徑中，與圖8B相反，不使用驗證跳過選項，其中編程操作中的多個初始編程循環(huán)并未繼之以驗證測試。所述選項可能不是所期望的，因為由于圖8C中的Vpgm的初始值高于圖8B中的Vpgm的初始值，所以A狀態(tài)存儲器單元中的一些的Vth可以在僅一個編程脈沖之后超過VvA。

決定步驟824確定對所述字線的存儲器單元的編程是否完成。如果所有或大多數(shù)(例如，90-95％或更多)存儲器單元已經(jīng)達到其目標數(shù)據(jù)狀態(tài)并通過相關聯(lián)的驗證測試，則此決定步驟為真。如果決定步驟824為真，則對所述字線的存儲器單元的編程在步驟827結束。如果決定步驟824為假，則步驟825涉及使Vpgm遞增相對較大的步長(例如，大于用于對漏極側邊緣字線進行編程的步長)，步驟826使編程循環(huán)計數(shù)器(PL)遞增，且在步驟822施加下一編程電壓。

圖9A描繪了與圖8B一致的在編程操作中施加到漏極側邊緣字線的多個電壓。在圖9A和圖9B中，水平軸描繪時間或編程循環(huán)，并且豎直軸描繪VWLn(選定用于編程的第n個字線上的電壓)。

編程輪次(programming通過)包括波形900，其包括多個編程循環(huán)中的編程電壓和驗證電壓。每個編程循環(huán)包括編程電壓和一個或多個驗證電壓，具有跳過用于一個或多個初始編程循環(huán)的驗證電壓的選項。在所述示例中，針對一個初始編程循環(huán)跳過所述驗證電壓。例如，所述對連接到所述漏極側字線的所述存儲器單元進行編程包括將第一組逐步增大的編程電壓(901-912)施加到所述漏極側字線，而不使用在所述第一組逐步增大的編程電壓的初始編程電壓(901)之后且在所述第一組逐步增大的編程電壓的下一編程電壓(902)之前的所述第一組驗證電壓的任何驗證電壓執(zhí)行驗證測試；并且所述對連接到所述另一字線的所述存儲器單元進行編程包括將第二組逐步增大的編程電壓(931-938)施加到所述另一字線，并且使用在所述第二組逐步增大的編程電壓的初始編程電壓(931)之后且在所述第二組逐步增大的編程電壓的下一編程電壓(932)之前的所述第二組驗證電壓的最低驗證電壓(VvA)執(zhí)行驗證測試。

編程輪次可以在稱為增量步進脈沖編程(ISPP)的過程中在第一循環(huán)之后的每個編程循環(huán)中逐步升高Vpgm。步長為dVpgm1。編程輪次還可以基于所述編程循環(huán)來執(zhí)行多次驗證測試。例如，在循環(huán)2-6、5-9和7-12中分別驗證A、B和C狀態(tài)單元。示例性驗證波形920包括為VvAe的A狀態(tài)驗證電壓。示例性驗證波形921包括分別為VvAe和VvBe的A和B狀態(tài)驗證電壓。示例性驗證波形922包括分別為VvBe和VvCe的B和C狀態(tài)驗證電壓。示例性驗證波形923包括為VvCe的C狀態(tài)驗證電壓。還描繪了編程電壓901(具有幅值Vpgm_初始1)、902、903、904、905、906、907、908、909、910、911和912。

圖9B描繪了與圖8C一致的在編程操作中施加到另一字線的多個電壓。編程輪次包括一系列波形930，包括多個編程電壓和多個驗證電壓。步長為dVpgm2。編程輪次可以基于所述編程循環(huán)來執(zhí)行多次驗證測試。例如，在循環(huán)1-4、3-7和5-9中分別驗證A、B和C狀態(tài)單元。示例性驗證波形940包括為VvA的A狀態(tài)驗證電壓。示例性驗證波形941包括分別為VvA和VvB的A和B狀態(tài)驗證電壓。示例性驗證波形942包括分別為VvB和VvC的B和C狀態(tài)驗證電壓。示例性驗證波形943包括為VvC的C狀態(tài)驗證電壓。還描繪了編程電壓931(具有幅值Vpgm_初始2)、932、933、934、935、936、937和938。

在圖10A、圖10B、圖10C、圖11A和圖11B中，水平軸描繪Vth，并且豎直軸描繪在對數(shù)標度上的存儲器單元的數(shù)目。

圖10A描繪了在編程到三個目標數(shù)據(jù)狀態(tài)之后的一組存儲器單元的Vth分布，包括由于編程干擾而導致的擦除狀態(tài)存儲器單元的Vth的增大以及由于電荷損失而導致的經(jīng)編程存儲器單元的Vth的減小。

使用Vv_擦除的驗證電壓來擦除一組存儲器單元，以達到Vth分布1000。在四狀態(tài)存儲器設備中，隨后分別使用VvA、VvB和VvC的驗證電壓將所述一組存儲器單元從擦除狀態(tài)編程到A、B和C的目標數(shù)據(jù)狀態(tài)。在其他情況下，使用八個、十六個或更多個數(shù)據(jù)狀態(tài)。擦除狀態(tài)以及A、B和C狀態(tài)分別由Vth分布1000、1002、1004和1006表示。還描繪了V讀取A，V讀取B和V讀取C的讀取電壓。

在一種途徑中，所述編程涉及單個輪次，其中所述存儲器單元從擦除狀態(tài)轉換到目標數(shù)據(jù)狀態(tài)。這種編程(也稱為全序列編程)使編程時間最小化，但是可能導致高的編程干擾水平。

在第一途徑中，在編程之后，由于在所述存儲器單元的電荷俘獲材料中的空穴的再分布，在所述處于編程狀態(tài)的存儲器單元中發(fā)生短期電荷損失，使得Vth分布1002、1004和1006向下移位并變寬，分別成為Vth分布1003、1005和1007。在所述第一途徑中，漏極側邊緣字線的存儲器單元在其他字線的存儲器單元之前不進行編程。

在第二途徑中，漏極側邊緣字線的存儲器單元在其他字線的存儲器單元之前進行編程。在對漏極側邊緣字線的存儲器單元進行編程的過程中，施加到其余字線的存儲器單元的通過電壓(例如，8-9V)用作應力脈沖，所述應力脈沖使其他字線的存儲器單元的電荷俘獲材料中的空穴再分布，以減少短期電荷損失。其結果是，Vth分布1002、1004和1006分別向下移位并較小程度地變寬(相比于Vth分布1003、1005和1007)，以分別成為Vth分布1003a、1005a和1007a。

另外，編程干擾致使擦除狀態(tài)的Vth分布增大。由于連接到漏極側邊緣字線的存儲器單元的信道升壓減小，漏極側邊緣字線的增加量大于其他字線的增加量。Vth分布1001e表示漏極側邊緣字線，并且Vth分布1001表示其他字線。進一步地，在所述示例中，相同組的驗證電平用于漏極側邊緣字線和其他字線。

對于其余字線，與漏極側邊緣字線相比，在使用V讀取A的讀取操作中，其余字線的較小數(shù)目的擦除狀態(tài)存儲器單元可能被錯誤地讀取為A狀態(tài)單元。這個較小的數(shù)目通?？梢允褂肊CC解碼來校正。

Vth窗口(窗口2)是指由編程狀態(tài)包含的閾值電壓的范圍，例如從VvA到C狀態(tài)Vth分布的上尾部1008。在所述示例中，漏極側邊緣字線的存儲器單元和其余字線的存儲器單元具有公共Vth窗口。

圖10B描繪了與圖8B一致的在編程到三個目標數(shù)據(jù)狀態(tài)之后連接到漏極側邊緣字線的存儲器單元的Vth分布，示出了相比于圖10A減小的Vth窗口。這是上述第二途徑。Vth窗口(窗口1)小于窗口2。這可以例如通過提升Vth窗口的下端來實現(xiàn)。確切地講，可以使用較高的驗證電壓VvAe(其中“e”表示漏極側末端字線)來將漏極側邊緣字線的存儲器單元編程到A狀態(tài)(最低目標數(shù)據(jù)狀態(tài))。VvAe比VvA高出量dVvA。類似地，用于較高目標數(shù)據(jù)狀態(tài)的驗證電壓可以增大逐漸減小的量。例如，VvBe可以比VvB高出量dVvB，并且VvCe可以比VvC高出量dVvC，其中dVvA>dVvB>dVvC。在另一途徑中，VvCe＝VvC。也就是說，第一組驗證電壓的最高驗證電壓(VvCe)等于第二組驗證電壓的最高驗證電壓(VvC)。

與圖10A相比，所述讀取電壓還是更高的移位器，其中V讀取Ae>V讀取A，V讀取Be>V讀取B、并且V讀取Ce>V讀取C。

在一途徑中，用于漏極側邊緣字線的存儲器單元的最高目標數(shù)據(jù)狀態(tài)的上尾部1009與用于其余字線的存儲器單元的最高目標數(shù)據(jù)狀態(tài)的上尾部1008大致相同。

由于VvAe高于VvA，擦除狀態(tài)單元被錯誤地讀取為漏極側邊緣字線上的A狀態(tài)單元的可能性降低。在圖10A和圖10B中重復Vth分布1000和1001e。將漏極側邊緣字線的存儲器單元從擦除狀態(tài)Vth分布1000編程到A、B和C狀態(tài)Vth分布1012、1014和1016。

另外，在對漏極側邊緣字線的存儲器單元進行編程的過程中，一個或多個初始編程電壓可以用作使電荷俘獲材料中的空穴再分布的應力脈沖，以減少漏極側邊字線的存儲器單元中的短期電荷損失。其結果是，Vth分布1012、1014和1016分別向下移位并較小程度地變寬(相比于Vth分布1003、1005和1007)，以分別成為Vth分布1013、1015和1017。

如上所述，對于每個目標數(shù)據(jù)狀態(tài)，還可以例如通過減小初始Vpgm、步長或編程脈寬和/或通過使用慢速編程模式來調(diào)節(jié)所述編程以實現(xiàn)更窄的Vth分布。例如，通過將步長從0.6V減小到0.4V，Vth窗口可以減小約1V。

圖10C描繪了與圖8B一致的在使用快速和慢速編程模式進行編程之后連接到漏極側邊緣字線的存儲器單元的Vth分布，示出了相比于圖10A減小的Vth窗口。如上所述，當存儲器單元的Vth是在低于最終驗證電壓的偏移電壓和目標數(shù)據(jù)狀態(tài)的最終驗證電壓之間的電壓范圍內(nèi)時，可以在編程過程中實施慢速編程模式。例如，對于A、B和C目標數(shù)據(jù)狀態(tài)，這些范圍分別是VvAeL至VvAe、VvBeL至VvBe以及VvCeL至VvCe。Vth分布1018、1019和1020分別表示A、B和C目標數(shù)據(jù)狀態(tài)的存儲器單元，其中一些存儲器單元處于慢速編程模式，而其他存儲器單元已完成編程。Vth分布1012、1014和1016分別表示A、B和C目標數(shù)據(jù)狀態(tài)的存儲器單元，其中所有存儲器單元已完成編程。

升高的Vbl可以用于使編程減速?？焖倬幊棠Ｊ娇梢杂糜诰哂械陀谄鋵繕藬?shù)據(jù)狀態(tài)的偏移驗證電壓的Vth的存儲器單元。

圖11A描繪了與圖8B一致的在編程到七個目標數(shù)據(jù)狀態(tài)之后連接到漏極側邊緣字線的存儲器單元的Vth分布。所述存儲器單元最初被擦除以提供Vth分布1000，并且隨后分別使用驗證電壓VvAe、VvBe、VvCe、VvDe、VvEe、VvFe和VvGe經(jīng)編程以提供分別用于A、B、C、D、E、F和G狀態(tài)的Vth分布1110、1111、1112、1113、1114、1115和1116。在一種途徑中，Vth窗口是窗口1a，其可以等于或大于圖10B中的窗口1。由于編程干擾，所述擦除狀態(tài)單元轉換到Vth分布1100。編程干擾的量與最高目標數(shù)據(jù)狀態(tài)的Vth水平成比例。

圖11B描繪了與圖8C一致的在編程到七個目標數(shù)據(jù)狀態(tài)之后連接到非邊緣字線的存儲器單元的Vth分布。所述存儲器單元最初被擦除以提供Vth分布1000，并且隨后分別使用驗證電壓VvA、VvB、VvC、VvD、VvE、VvF和VvG經(jīng)編程以提供分別用于A、B、C、D、E、F和G狀態(tài)的Vth分布1120、1121、1122、1123、1124、1125和1126。在一種途徑中，Vth窗口是窗口2a，其可以等于或大于圖10A中的窗口2。由于編程干擾，所述擦除狀態(tài)單元轉換到Vth分布1100a。編程干擾的量小于圖11A中的。為了簡單起見，未在圖11A和圖11B中示出電荷損失之后的Vth分布。

圖12描繪了與圖3A和3D一致的在漏極側邊緣字線397上的一組示例性存儲器單元1250(包括多個存儲器單元1200-1214)和在示例非邊緣字線394上的一組示例性存儲器單元1280(包括存儲器單元1240-1254)、和相關聯(lián)的對應位線1220-1234、以及對應的NAND串NS0A-NS0A-14。例如，存儲器單元1240-1254可以位于圖3A的區(qū)域340中。所述存儲器單元處于E(擦除)狀態(tài)、A狀態(tài)、B狀態(tài)或C狀態(tài)，如根據(jù)所述狀態(tài)的隨機分布所指示的。連接到字線的每個存儲器單元可以在例如與不同位線相關聯(lián)的對應NAND串中。

相應地，在一個實施例中，可以看到一種用于對存儲器設備進行編程的方法包括：響應于對一組NAND串中的一組存儲器單元中的數(shù)據(jù)進行編程的命令，其中所述存儲器單元被連接到在所述一組NAND串的漏極端處的漏極側字線和在所述組NAND串的漏極端與在所述一組NAND串的源極側處的源極側字線之間延伸的多個字線，使用第一組驗證電壓將連接到所述漏極側字線的多個存儲器單元編程到多個目標數(shù)據(jù)狀態(tài)，其中，在對連接到所述多個字線中的其他字線的存儲器單元進行編程之前，連接到所述漏極側字線的所述存儲器單元被編程，并且所述一組存儲器單元中的每一存儲器單元包括電荷俘獲材料；以及隨后使用第二組驗證電壓將連接到所述多個字線中的另一字線的多個存儲器單元編程到所述多個目標數(shù)據(jù)狀態(tài)，其中所述第一組驗證電壓中的最低驗證電壓高于所述第二組驗證電壓中的最低驗證電壓。

在另一實施例中，存儲器設備包括：一組NAND串中的一組存儲器單元，所述一組存儲器單元中的每個存儲器單元包括電荷俘獲材料；多個字線，所述字線在所述一組NAND串的漏極端處的漏極側字線與在所述一組NAND串的源極側處的源極側字線之間延伸；以及控制電路。所述控制電路被配置為：使用第一組驗證電壓將連接到漏極側字線的存儲器單元編程到第一閾值電壓范圍內(nèi)的多個目標數(shù)據(jù)狀態(tài)，并且隨后使用第二組驗證電壓將連接到所述多個字線中的另一字線的存儲器單元編程到第二閾值電壓范圍內(nèi)的所述多個目標數(shù)據(jù)狀態(tài)，其中所述第一閾值電壓范圍窄于所述第二閾值電壓范圍。

在另一實施例中，存儲器控制器包括：包含一組指令的存儲設備，所述一組指令包括：使用第一組驗證電壓將連接到多個字線中的漏極側字線的多個存儲器單元編程到多個目標數(shù)據(jù)狀態(tài)的指令，其中，在對連接到所述多個字線中的其他字線的存儲器單元進行編程之前，連接到所述漏極側字線的所述存儲器單元被編程；使用第二組驗證電壓將連接到所述多個字線中的另一字線的多個存儲器單元編程到所述多個目標數(shù)據(jù)狀態(tài)的指令，其中所述第一組驗證電壓中的最低驗證電壓高于所述第二組驗證電壓中的最低驗證電壓；以及處理器，所述處理器可操作用于執(zhí)行所述一組指令。

在另一實施例中，存儲器設備包括：一組NAND串中的一組存儲器單元，所述一組存儲器單元中的每個存儲器單元包括電荷俘獲材料；多個字線，所述字線在所述一組NAND串的漏極端處的漏極側字線與在所述一組NAND串的源極側處的源極側字線之間延伸；以及控制電路。所述控制電路被配置為：使用第一組驗證電壓將連接到所述漏極側字線的多個存儲器單元編程到多個目標數(shù)據(jù)狀態(tài)，其中，在對連接到所述多個字線中的其他字線的存儲器單元，連接到所述漏極側字線的所述存儲器單元編程之前進行編程；以及隨后使用第二組驗證電壓將連接到所述多個字線中的另一字線的多個存儲器單元編程到所述多個目標數(shù)據(jù)狀態(tài)，其中所述第一組驗證電壓中的最低驗證電壓高于所述第二組驗證電壓中的最低驗證電壓。

以上對本發(fā)明的詳細描述是出于展示和說明的目的呈現(xiàn)的。其并不旨在窮舉或?qū)⒈景l(fā)明限制為所披露的精確形式。鑒于以上的傳授內(nèi)容，許多修改和變體都是可能的。選擇所描述的所述實施例是為了最佳地說明本發(fā)明的原理及其實際應用，從而由此使得本領域其他技術人員能夠以不同的實施例和具有適合于所考慮到的實際用途的不同修改來最佳地利用本發(fā)明。旨在使本發(fā)明的范圍由所附權利要求來限定。