本發(fā)明涉及集成電路技術(shù)領(lǐng)域，具體而言涉及一種輸出緩沖器。

背景技術(shù)：

在雙倍速率同步動態(tài)隨機存儲器(Double Data Rate Synchronous Dynamic Random Access Memory，即DDR SDRAM)收發(fā)器系統(tǒng)中，源同步時鐘(DQS)與數(shù)據(jù)(DQ)一起被傳輸。DQ是單端信號，DQS是差分信號。DDRn SDRAM使用DQS和/DQS的交叉點作為鎖存數(shù)據(jù)(DQ)的參考信號。

為了實現(xiàn)高性能和高速度操作，要求其輸出緩沖器阻抗可以達到最佳平衡。然而，當(dāng)DQ或DQS信號上拉(pull up)和下拉(pull down)具有不同的驅(qū)動性能時，上升和下降信號之間的交叉點將偏離每個信號的中間電平。因此，發(fā)生時滯(即傾斜，skew)，正如圖1的右側(cè)所示出的(圖1的左側(cè)為沒有發(fā)生傾斜時的參照圖)。當(dāng)這樣的傾斜存在時，所提供的用于在數(shù)據(jù)輸入或輸出期間鎖存數(shù)據(jù)的時間(有效數(shù)據(jù)窗口)將減小。該有效數(shù)據(jù)窗口的減小對DDR SDRAM來說是一個嚴重的問題，其要求高速操作。

技術(shù)實現(xiàn)要素：

針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種輸出緩沖器，所述輸出緩沖器包括上拉裝置和下拉裝置，其中，所述上拉裝置包括第一電阻、上拉驅(qū)動晶體管和多個上拉校準晶體管，所述上拉驅(qū)動晶體管的源極連接所述第一電阻，所述多個上拉校準晶體管中的每一個均與所述第一電阻并聯(lián)連接；所述下拉裝置包括第二電阻、下拉驅(qū)動晶體管和多個下拉校準晶體管，所述下拉驅(qū)動晶體管的源極連接所述第二電阻，所述多個下拉校準晶體管中的每一個均與所述第二電阻并聯(lián)連接；以及所述上拉驅(qū)動晶體管和所述下拉驅(qū)動晶體管的漏極相互連接至所 述輸出緩沖器的輸出。

在本發(fā)明的一個實施例中，所述輸出緩沖器包括相互之間并聯(lián)連接的多個所述上拉裝置和多個所述下拉裝置。

在本發(fā)明的一個實施例中，所述輸出緩沖器包括數(shù)量相同的所述上拉裝置和所述下拉裝置。

在本發(fā)明的一個實施例中，所述輸出緩沖器包括七個所述上拉裝置和七個所述下拉裝置。

在本發(fā)明的一個實施例中，所述上拉校準晶體管和所述下拉校準晶體管的開啟與關(guān)閉受控于邏輯電路。

在本發(fā)明的一個實施例中，所述上拉校準晶體管和所述下拉校準晶體管的數(shù)量取決于系統(tǒng)需求。

在本發(fā)明的一個實施例中，所述上拉校準晶體管和所述下拉校準晶體管的數(shù)量相同。

在本發(fā)明的一個實施例中，每個所述上拉裝置包括五個上拉校準晶體管，每個所述下拉裝置包括五個下拉校準晶體管。

在本發(fā)明的一個實施例中，所述多個上拉校準晶體管彼此之間具有不同的電流驅(qū)動能力，所述多個下拉校準晶體管彼此之間具有不同的電流驅(qū)動能力。

在本發(fā)明的一個實施例中，所述輸出緩沖器用于雙倍速率同步動態(tài)隨機存儲器應(yīng)用。

本發(fā)明所提供的輸出緩沖器可以實現(xiàn)輸出阻抗的細調(diào)，從而實現(xiàn)更加優(yōu)化的輸出阻抗與傳輸線的匹配，保證高速傳輸?shù)囊蟆?/p>

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1示出了用于DDR的輸出緩沖器阻抗不平衡引起DQ-DQS傾斜的示意圖；

圖2示出了現(xiàn)有的可編程輸出緩沖器的典型示例結(jié)構(gòu)；

圖3示出了根據(jù)本發(fā)明實施例的輸出緩沖器的結(jié)構(gòu)圖；

圖4示出了根據(jù)本發(fā)明另一個實施例的輸出緩沖器的結(jié)構(gòu)圖；以及

圖5a和圖5b分別示出了使用根據(jù)本發(fā)明實施例的輸出緩沖器進行阻抗校準之前和之后的仿真結(jié)果圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。

在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

為了實現(xiàn)輸出緩沖器阻抗平衡，可以采用片外驅(qū)動(off chip driver,OCD)來調(diào)整輸出緩沖器的阻抗值，從而高精度地均衡上拉阻抗和下拉阻抗。

圖2示出了現(xiàn)有的可編程輸出緩沖器200的典型示例結(jié)構(gòu)。輸出緩沖器200為帶有校準功能的輸出緩沖器。如圖2所示，在輸出緩沖器200中，每個驅(qū)動晶體管均為漏極連接電阻，作為上拉或下拉管腳(leg)。若干個拉管腳并聯(lián)連接，每個拉管腳可以通過代碼控制而打 開，從而對輸出阻抗進行校準。然而，該帶有校準功能的輸出緩沖器200只能實現(xiàn)輸出阻抗的粗調(diào)。

圖3示出了根據(jù)本發(fā)明的實施例的輸出緩沖器300的結(jié)構(gòu)圖。如圖3所示，輸出緩沖器300包括上拉裝置301和下拉裝置302。其中，上拉裝置301包括第一電阻3011、上拉驅(qū)動晶體管3012和多個上拉校準晶體管3013，上拉驅(qū)動晶體管3012的源極連接第一電阻3011，多個上拉校準晶體管3013中的每一個均與第一電阻3011并聯(lián)連接；下拉裝置302包括第二電阻3021、下拉驅(qū)動晶體管3022和多個下拉校準晶體管3023，下拉驅(qū)動晶體管3022的源極連接第二電阻3021，多個下拉校準晶體管3023中的每一個均與第二電阻3021并聯(lián)連接；上拉驅(qū)動晶體管3012和下拉驅(qū)動晶體管3022的漏極相互連接至輸出緩沖器的輸出。

對于輸出緩沖器300的上拉裝置301，當(dāng)多個上拉校準晶體管3013中的每一個均關(guān)閉時，其輸出阻抗最大；當(dāng)多個上拉校準晶體管3013中的每一個均開啟時，其輸出阻抗最?。划?dāng)多個上拉校準晶體管3013部分開啟部分關(guān)閉時，其輸出阻抗介于最大值和最小值之間?？傊刂贫鄠€上拉校準晶體管3013中不同數(shù)量的上拉校準晶體管3013的開啟或關(guān)閉，可以精細地調(diào)節(jié)上拉裝置301輸出阻抗的值。

類似地，對于輸出緩沖器300的下拉裝置302，當(dāng)多個下拉校準晶體管3023中的每一個均關(guān)閉時，其輸出阻抗最大；當(dāng)多個下拉校準晶體管3023中的每一個均開啟時，其輸出阻抗最小；當(dāng)多個下拉校準晶體管3023部分開啟部分關(guān)閉時，其輸出阻抗介于最大值和最小值之間?？傊?，控制多個下拉校準晶體管3023中不同數(shù)量的下拉校準晶體管3023的開啟或關(guān)閉，可以精細地調(diào)節(jié)下拉裝置302輸出阻抗的值。

這樣，通過對上拉裝置301和下拉裝置302各自輸出阻抗的精細調(diào)整，可以使其達到高精度的均衡，從而使輸出緩沖器300能夠?qū)崿F(xiàn)更加優(yōu)化的輸出阻抗與傳輸線的匹配，保證高速傳輸?shù)囊蟆?/p>

根據(jù)本發(fā)明的一個實施例，上拉校準晶體管3013和下拉校準晶體管3023的數(shù)量可以取決于系統(tǒng)需求。在符合系統(tǒng)需求的情況下， 上拉校準晶體管3013和下拉校準晶體管3023的數(shù)量越多，調(diào)整輸出阻抗的精度越高。根據(jù)本發(fā)明的一個實施例，上拉校準晶體管3013和下拉校準晶體管3023的數(shù)量相等，例如上拉裝置301可以包括4個或5個上拉校準晶體管3013，同時下拉裝置302可以包括4個或5個下拉校準晶體管3023。在圖3中，示例性地將上拉校準晶體管3013和下拉校準晶體管3023的數(shù)量示出為各自包括5個。然而，本領(lǐng)域普通技術(shù)人員可以理解，還可以采用其他數(shù)量的上拉校準晶體管3013和下拉校準晶體管3023。

此外，雖然將所有上拉校準晶體管示出為具有附圖標(biāo)記3013，但是這些上拉校準晶體管可以具備不同的電流驅(qū)動能力(例如圖3中每個上拉校準晶體管旁邊的數(shù)字16、8、4、2、1可以代表其電流驅(qū)動能力)；類似地，雖然將所有下拉校準晶體管示出為具有附圖標(biāo)記3023，但是這些下拉校準晶體管可以具備不同的電流驅(qū)動能力(例如圖3中每個下拉校準晶體管旁邊的數(shù)字16、8、4、2、1可以代表其電流驅(qū)動能力)。采用不同驅(qū)動能力的上拉/下拉校準晶體管，可以實現(xiàn)更為靈活和精細的阻抗校準。

根據(jù)本發(fā)明的一個實施例，上拉校準晶體管3013和下拉校準晶體管3012的開啟與關(guān)閉可以受控于邏輯電路。例如對于圖3中包括5個上拉/下拉校準晶體管的輸出緩沖器300，當(dāng)邏輯電路輸入碼＝00000時，所有上拉/下拉校準晶體管關(guān)閉，則輸出阻抗最大；當(dāng)邏輯電路輸入碼＝11111時，所有上拉/下拉校準晶體管開啟，則輸出阻抗最小。與控制邏輯相結(jié)合，可以使輸出緩沖器300具備自動校準的功能。因此，當(dāng)這樣的輸出緩沖器300應(yīng)用于DDR3時，可以完全滿足DDR3的緩沖器應(yīng)當(dāng)具備自動校準功能的要求。

此外，可以將每打開/關(guān)閉一個校準晶體管導(dǎo)致緩沖器阻抗減小/增大的程度定義為“步長”，單位為歐姆；并將可調(diào)節(jié)的階段定義為“步數(shù)”。例如，當(dāng)輸出緩沖器的上拉裝置和下拉裝置各包括5個校準晶體管(如圖3所示的輸出緩沖器300)，那么可以使用5比特控制邏輯代碼，則可調(diào)節(jié)的階段即“步數(shù)”為31，“步長”則可以等于(Ron(max)–Ron(min))/31，其中Ron(max)為最大輸出阻抗值，Ron(min)為最小輸出阻抗值。在確定“步數(shù)”和“步長”之后，可以確 定校準范圍，其等于“步數(shù)”x“步長”。通過優(yōu)化上述這些參數(shù)，可以使上拉/下拉阻抗達到高精度的平衡。

進一步地，根據(jù)本發(fā)明的一個實施例，輸出緩沖器300可以包括相互之間并聯(lián)連接的多個上拉裝置301和多個下拉裝置302(圖3中僅示例性地示出一個上拉裝置301和一個下拉裝置302)。優(yōu)選地，上拉裝置301和下拉裝置302的數(shù)量可以相同。輸出緩沖器300的每對上拉/下拉裝置可以用于實現(xiàn)輸出阻抗的細調(diào)，輸出緩沖器300包括多個上拉/下拉裝置則可以實現(xiàn)輸出阻抗的粗調(diào)，而輸出緩沖器300包括多個這樣的上拉/下拉裝置則可以實現(xiàn)輸出阻抗的細調(diào)和粗調(diào)相結(jié)合，從而使上拉/下拉阻抗達到更高精度的平衡。在本發(fā)明的一個實施例中，輸出緩沖器可以包括七個上拉裝置和七個下拉裝置，正如圖4所示出的。

圖5a和圖5b分別示出了使用根據(jù)本發(fā)明實施例的輸出緩沖器進行阻抗校準之前和之后的仿真結(jié)果圖。從圖5a和圖5b中明顯可以看出，在阻抗校準之前，信號下降沿比上升沿慢，這導(dǎo)致信號交叉點偏離中間點；而使用根據(jù)本發(fā)明實施例的輸出緩沖器進行阻抗校準之后，信號上升沿和下降沿得到精確地平衡，交叉點如所預(yù)期的設(shè)置在中間點。

通過上面的示例性描述，根據(jù)本發(fā)明實施例的輸出緩沖器可以補償例如由于PVT變化而導(dǎo)致的緩沖器上拉和下拉不平衡，從而有效改善緩沖器性能，因此其優(yōu)選地可以用于DDR SDRAM應(yīng)用。然而，本領(lǐng)域普通技術(shù)人員可以理解，根據(jù)本發(fā)明實施例的輸出緩沖器還可以根據(jù)需要適用于其他應(yīng)用。

本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。