本申請要求2015年5月15日提交給韓國知識產(chǎn)權(quán)局的申請?zhí)枮?0-2015-0068059的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

各種實施例總體涉及一種電子器件，更具體地，涉及一種包括虛設(shè)存儲單元的半導(dǎo)體存儲器件及其操作方法。

背景技術(shù)：

半導(dǎo)體存儲器件由諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)和磷化銦(InP)的半導(dǎo)體材料制成。半導(dǎo)體存儲器件被分類為易失性存儲器件和非易失性存儲器件。

易失性存儲器件在掉電時丟失儲存的數(shù)據(jù)。易失性存儲器件的示例包括靜態(tài)RAM(SRAM)、動態(tài)RAM(DRAM)和同步DRAM(SDRAM)。非易失性存儲器件不管上電/掉電狀態(tài)如何都保持儲存的數(shù)據(jù)。非易失性存儲器件的示例包括只讀存儲器(ROM)、掩模ROM(MROM)、可編程ROM(PROM)、可擦除可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲器、相變隨機存取存儲器(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)?？扉W存儲器被分類為或非(NOR)型存儲器和與非(NAND)型存儲器。

技術(shù)實現(xiàn)要素：

各種實施例涉及一種具有改進(jìn)性能的半導(dǎo)體存儲器件及其操作方法。

根據(jù)實施例的一種操作半導(dǎo)體存儲器件的方法，所述半導(dǎo)體存儲器件包括耦接至虛設(shè)字線和正常字線的多個單元串，所述方法可以包括：通過將第一編程脈沖順序地施加至正常字線之中的選中正常字線來對選中正常存儲單元執(zhí)行第一子編程操作；以及通過將比第一編程脈沖大的第二編程脈沖順序地施加至選中正常字線來對選中正常存儲單元執(zhí)行第二子編程操作，其中，每當(dāng)?shù)谝痪幊堂}沖中的每個被施加至選中正常字線時，以與選中正常字線相同的方式來偏置虛設(shè)字線中的至少一個。

每當(dāng)?shù)诙幊堂}沖中的每個被施加至選中正常字線時，可以將虛設(shè)字線中的所述至少一個偏置為比第二編程脈沖低的編程通過脈沖。

每當(dāng)?shù)诙幊堂}沖中的每個被施加至選中正常字線時，可以將正常字線之中的未選中正常字線偏置為編程通過脈沖。

每當(dāng)?shù)谝痪幊堂}沖中的每個被施加至選中正常字線時，可以將正常字線之中的未選中正常字線偏置為比第一編程脈沖低的編程通過脈沖。

根據(jù)另一個實施例的一種操作半導(dǎo)體存儲器件的方法，所述半導(dǎo)體存儲器件包括耦接至虛設(shè)字線和正常字線的多個單元串，所述方法可以包括：將第一編程脈沖共同地施加至正常字線之中的選中正常字線和虛設(shè)字線，直到選中正常存儲單元對應(yīng)于第一編程通過為止；以及將第二編程脈沖施加至選中正常字線，直到選中正常存儲單元對應(yīng)于第二編程通過為止，其中，使用子驗證電壓來判斷選中正常存儲單元是否對應(yīng)于第一編程通過，以及使用比子驗證電壓大的目標(biāo)驗證電壓來判斷選中正常存儲單元是否對應(yīng)于第二編程通過。

根據(jù)另一個實施例的一種半導(dǎo)體存儲器件可以包括：存儲單元陣列，存儲單元陣列包括耦接至虛設(shè)字線的虛設(shè)存儲單元以及耦接至正常字線的正常存儲單元；以及外圍電路，在編程操作期間，外圍電路通過將第一編程脈沖施加至正常字線之中的選中正常字線來對選中正常存儲單元執(zhí)行第一子編程，以及通過將第二編程脈沖施加至選中正常字線來對選中正常存儲單元執(zhí)行第二子編程，其中，在第一子編程的每個第一子編程期間，外圍電路以與選中正常字線相同的方式來控制虛設(shè)字線之中的選中虛設(shè)字線的電壓。

附圖說明

圖1是圖示根據(jù)實施例的半導(dǎo)體存儲器件的框圖；

圖2是圖示圖1中所示的存儲單元的實施例的框圖；

圖3是圖示圖2中所示的存儲塊中的一個的電路圖；

圖4是圖示圖2中所示的存儲塊中的一個的另一個實施例的電路圖；

圖5是圖示圖1中所示的頁緩沖器中的一個的框圖；

圖6是圖示根據(jù)實施例的半導(dǎo)體存儲器件的編程操作的方法的流程圖；

圖7是詳細(xì)地圖示圖6中所示的編程操作的方法的流程圖；

圖8是圖示圖1中所示的控制邏輯的一個實施例的框圖；

圖9是圖示在第一子編程操作和第二子編程操作期間被施加至選中正常字線、未選 中正常字線和選中虛設(shè)字線的電壓的時序圖；

圖10是示出在第一子編程操作期間被施加至正常字線和虛設(shè)字線的電壓的表；

圖11是示出在第二子編程操作期間被施加至正常字線和虛設(shè)字線的電壓的表；

圖12是示出在第一子編程操作期間被施加至正常字線和虛設(shè)字線的電壓的另一個實施例的表；

圖13是圖示包括圖1中所示的存儲系統(tǒng)的存儲系統(tǒng)的框圖；

圖14是圖示圖13中所示的存儲系統(tǒng)的應(yīng)用示例的框圖；以及

圖15是圖示包括參照圖14描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

圖16是圖示包括圖1中所示的半導(dǎo)體存儲器件的存儲系統(tǒng)的框圖。

圖17是圖示圖16中所示的存儲系統(tǒng)的應(yīng)用示例的框圖。

圖18是圖示具有以上參照圖17描述的存儲系統(tǒng)的計算系統(tǒng)的框圖。

具體實施方式

在下文中，將參照附圖詳細(xì)描述實施例的各種示例。提供附圖以允許本領(lǐng)域技術(shù)人員理解本發(fā)明的實施例的范圍。然而，本發(fā)明可以以不同的形式來實施并且不應(yīng)當(dāng)被解釋為局限于闡述的實施例。更確切地說，這些實施例被提供使得本公開將是徹底和完整的。另外，實施例被提供以將本發(fā)明的范圍充分地傳達(dá)給本領(lǐng)域技術(shù)人員。

此外，“連接/耦接”代表一個組件直接電耦接至另一個組件或者通過另一個組件間接地電耦接。只要在句子中沒有明確地提及，單數(shù)形式就可以包括復(fù)數(shù)形式。此外，在說明書中使用的“包括/包含”或“包括有/包含有”代表存在或已經(jīng)添加一個或更多個組件、步驟、操作和元件。

圖1是圖示根據(jù)實施例的半導(dǎo)體存儲器件50的框圖。

參照圖1，半導(dǎo)體存儲器件50可以包括存儲單元陣列100和外圍電路110。

存儲單元陣列100可以包括多個存儲塊BLK1至BLKz。存儲塊BLK1至BLKz可以通過行線RL耦接至地址解碼器120，且存儲塊BLK1至BLKz可以通過位線BL1至BLm耦接至讀寫電路140。存儲塊BLK1至BLKz中的每個可以包括多個存儲單元。根據(jù)實施例，多個存儲單元可以是非易失性存儲單元。

外圍電路110可以包括地址解碼器120、電壓發(fā)生器130、讀寫電路140、數(shù)據(jù)輸入/輸出電路150、控制邏輯160和檢測器170。

地址解碼器120可以通過行線RL耦接至存儲單元陣列100。行線RL可以包括漏極選擇線、正常字線、虛設(shè)字線、源極選擇線和公共源極線。根據(jù)實施例，行線RL還可以包括管線(pipe line)。

地址解碼器120可以被配置為響應(yīng)于控制邏輯160的控制來操作行線RL。地址解碼器120可以從控制邏輯160接收地址ADDR。

在編程操作期間，地址ADDR可以包括塊地址和行地址。地址解碼器120可以被配置為對來自接收到的地址ADDR的塊地址解碼。地址解碼器120可以響應(yīng)于解碼的塊地址來選擇一個存儲塊。地址解碼器120還可以被配置為對來自接收到的地址ADDR的行地址解碼。地址解碼器120可以響應(yīng)于解碼的行地址來選擇選中存儲塊的漏極選擇線中的一個，以及選擇選中存儲塊的多個正常字線(其可以被劃分為第一正常字線和第二正常字線)中的一個。因此，與單個頁相對應(yīng)的正常存儲單元可以被選中。

根據(jù)實施例，地址解碼器120可以包括塊解碼器、行解碼器和地址緩沖器。

電壓發(fā)生器130可以響應(yīng)于控制邏輯160來操作。電壓發(fā)生器130可以通過使用被提供給半導(dǎo)體存儲器件50的外部電源電壓來產(chǎn)生內(nèi)部電源電壓。例如，電壓發(fā)生器130可以調(diào)節(jié)外部電源電壓以產(chǎn)生內(nèi)部電源電壓。產(chǎn)生的內(nèi)部電源電壓可以被提供給地址解碼器120、讀寫電路140、數(shù)據(jù)輸入/輸出電路150、控制邏輯160和檢測器170，并且用作半導(dǎo)體存儲器件50的操作電壓。

電壓發(fā)生器130可以使用外部電源電壓和內(nèi)部電源電壓中的至少一種來產(chǎn)生多個電壓。根據(jù)實施例，電壓發(fā)生器130可以包括接收內(nèi)部電源電壓的多個泵電容器，并響應(yīng)于控制邏輯160的控制而通過選擇性地激活多個泵電容器來產(chǎn)生多個電壓。

在編程期間，電壓發(fā)生器130可以產(chǎn)生高電壓編程脈沖和比編程脈沖低的編程通過脈沖。地址解碼器120可以基于地址ADDR來將編程脈沖施加至選中正常字線，并且將編程通過脈沖施加至未選中正常字線。在編程驗證期間，電壓發(fā)生器130可以產(chǎn)生驗證電壓和比驗證電壓大的驗證通過電壓。地址解碼器120可以基于地址ADDR來將驗證電壓施加至選中正常字線并且將驗證通過電壓施加至未選中正常字線。

讀寫電路140可以通過位線BL耦接至存儲單元陣列100。讀寫電路140可以響應(yīng)于控制邏輯160的控制來操作。

讀寫電路140可以通過數(shù)據(jù)線DL而與數(shù)據(jù)輸入/輸出電路150交流數(shù)據(jù)DATA。在編程操作期間，讀寫電路140可以通過數(shù)據(jù)輸入/輸出電路150來接收數(shù)據(jù)DATA。

讀寫電路140可以包括第一頁緩沖器PB1至第m頁緩沖器PBm。第一頁緩沖器PB1至第m頁緩沖器PBm可以分別通過第一位線BL1至第m位線BLm耦接至存儲單元陣列100。第一頁緩沖器PB1至第m頁緩沖器PBm可以響應(yīng)于控制邏輯160的控制來操作。

在編程操作期間，第一頁緩沖器PB1至第m頁緩沖器PBm可以從數(shù)據(jù)輸入/輸出電路150和數(shù)據(jù)線DL接收要被編程的數(shù)據(jù)DATA。當(dāng)編程脈沖被施加至選中正常字線時，第一頁緩沖器PB1至第m頁緩沖器PBm可以根據(jù)要被編程的數(shù)據(jù)DATA而通過位線BL1至BLm來對選中正常存儲單元編程。施加了編程許可電壓(例如，接地電壓)的位線的正常存儲單元的閾值電壓可以增大。另一方面，施加了編程禁止電壓(例如，電源電壓)的位線的正常存儲單元的閾值電壓可以保持。在編程驗證操作期間，第一頁緩沖器PB1至第m頁緩沖器PBm可以分別通過位線BL1至BLm而從選中正常存儲單元中讀取數(shù)據(jù)?？梢曰谶x中正常存儲單元的閾值電壓小于、大于還是等于驗證電壓來確定所述數(shù)據(jù)的值。例如，當(dāng)選中正常存儲單元的閾值電壓小于驗證電壓時，對應(yīng)的數(shù)據(jù)位可以被確定為具有邏輯值“1”。當(dāng)選中正常存儲單元的閾值電壓大于或等于驗證電壓時，對應(yīng)的數(shù)據(jù)位可以被確定為具有邏輯值“0”。隨后，第一頁緩沖器PB1至第m頁緩沖器PBm可以通過判斷讀取的數(shù)據(jù)與要被編程的數(shù)據(jù)DATA是否彼此一致來產(chǎn)生通過/失敗位。產(chǎn)生的通過/失敗位可以被傳輸至檢測器170。

在編程操作期間，數(shù)據(jù)輸入/輸出電路150可以從外部設(shè)備接收要被編程的數(shù)據(jù)DATA，并且將要被編程的數(shù)據(jù)DATA傳輸至讀寫電路140。

控制邏輯160可以耦接至地址解碼器120、電壓發(fā)生器130、讀寫電路140、數(shù)據(jù)輸入/輸出電路150和檢測器170?？刂七壿?60可以從外部控制器接收命令CMD和地址ADDR。控制邏輯160可以被配置為響應(yīng)于命令CMD來控制地址解碼器120、電壓發(fā)生器130、讀寫電路140、數(shù)據(jù)輸入/輸出電路150和檢測器170。控制邏輯160可以將地址ADDR傳輸至地址解碼器120。

檢測器170可以耦接至讀寫電路140和控制邏輯160。檢測器170可以響應(yīng)于控制邏輯160的控制來操作。當(dāng)通過/失敗位之中的與編程通過相對應(yīng)的數(shù)據(jù)位的數(shù)量大于預(yù)定數(shù)量時，檢測器170可以使能檢測信號DS。當(dāng)通過/失敗位之中的與編程通過相對應(yīng)的數(shù)據(jù)位的數(shù)量小于或等于預(yù)定數(shù)量時，檢測器170可以禁止檢測信號DS。

根據(jù)實施例，編程操作可以包括第一子編程操作和第二子編程操作。當(dāng)檢測信號 DS在第一子編程操作期間被使能時，控制邏輯160可以控制外圍電路110執(zhí)行第二子編程操作。當(dāng)檢測信號DS在第二子編程操作期間被使能時，控制邏輯160可以完成編程操作。控制邏輯160可以將編程通過信號傳輸至外部控制器(未示出)以通知外部控制器編程操作完成。

圖2是圖示圖1中所示的存儲單元陣列100的實施例的框圖。

參照圖2，存儲單元陣列100可以包括多個存儲塊BLK1至BLKz。每個存儲塊可以具有三維結(jié)構(gòu)。每個存儲塊可以包括層疊在襯底之上的多個存儲單元。多個存儲單元可以沿+X方向、+Y方向和+Z方向布置。參照圖3更詳細(xì)地描述每個存儲塊的結(jié)構(gòu)。

圖3是圖示圖2中所示的存儲塊BLK1至BLKz中的一個存儲塊(即，第一存儲塊BLK1)的電路圖。

參照圖3，第一存儲塊BLK1可以包括單元串CS11至CS1m和CS21至CS2m。根據(jù)實施例，單元串CS11至CS1m和CS21至CS2m中的每個可以被形成為“U”形。在第一存儲塊BLK1中，m個單元串可以沿行方向(即，+X方向)布置。為了方便解釋，圖3圖示沿列方向(即，+Y方向)布置的兩個單元串。然而，可以沿列方向布置三個或更多個單元串。

單元串CS11至CS1m和CS21至CS2m中的每個可以包括至少一個源極選擇晶體管SST、一個或更多個源極側(cè)虛設(shè)存儲單元SMC1和SMC2、第一正常存儲單元MC1至第n正常存儲單元MCn、管道晶體管PT、一個或更多個漏極側(cè)虛設(shè)存儲單元DMC1和DMC2以及至少一個漏極選擇晶體管DST。在一個示例性實施例中，多個第一正常存儲單元可以耦接至第一正常字線，以及第二存儲單元可以耦接至第二正常字線。

選擇晶體管SST和DST、虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2以及正常存儲單元MC1至MCn可以具有類似的結(jié)構(gòu)。根據(jù)實施例，選擇晶體管SST和DST、虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2以及正常存儲單元MC1至MCn中的每個可以包括溝道層、隧道絕緣層、電荷儲存層和阻擋絕緣層。

每個單元串的源極選擇晶體管SST可以耦接在公共源極線CSL與源極側(cè)虛設(shè)存儲單元SMC1和SMC2之間。

根據(jù)實施例，布置在同一行中的單元串的源極選擇晶體管可以耦接至沿行方向延伸的源極選擇線。布置在不同行中的單元串的源極選擇晶體管可以電耦接至不同的源極選擇線。如圖3中所示，第一行中的單元串CS11至CS1m的源極選擇晶體管可以耦接至第一源極選擇線SSL1，以及第二行中的單元串CS21至CS2m的源極選擇晶體管可以耦 接至第二源極選擇線SSL2。

可以給每個單元串提供兩個源極側(cè)虛設(shè)存儲單元SMC1和SMC2。然而，在其他實施例中，將理解為可以提供三個或更多個源極側(cè)虛設(shè)存儲單元。每個單元串的源極側(cè)虛設(shè)存儲單元SMC1和SMC2可以串聯(lián)耦接在源極選擇晶體管SST與正常存儲單元MC1至MCp之間。每個單元串的第一源極側(cè)虛設(shè)存儲單元SMC1的柵極可以耦接至第一源極側(cè)虛設(shè)字線SWL1。第二源極側(cè)虛設(shè)存儲單元SMC2的柵極可以耦接至第二源極側(cè)虛設(shè)字線SWL2。每個單元串的第一正常存儲單元MC1至第n正常存儲單元MCn可以耦接在源極側(cè)虛設(shè)存儲單元SMC1和SMC2與漏極側(cè)虛設(shè)存儲單元DMC1和DMC2之間。

第一正常存儲單元MC1至第n正常存儲單元MCn可以被劃分為第一正常存儲單元MC1至第p正常存儲單元MCp以及第(p+1)正常存儲單元MCp+1至第n正常存儲單元MCn。第一正常存儲單元MC1至第p正常存儲單元MCp可以沿+Z方向的反方向順序地布置并且串聯(lián)耦接在源極側(cè)虛設(shè)存儲單元SMC1和SMC2與管道晶體管PT之間。第(p+1)正常存儲單元MCp+1至第n正常存儲單元MCn可以沿+Z方向順序地布置并且串聯(lián)耦接在管道晶體管PT與漏極側(cè)虛設(shè)存儲單元DMC1和DMC2之間。第一正常存儲單元MC1至第p正常存儲單元MCp與第(p+1)正常存儲單元MCp+1至第n正常存儲單元MCn通過管道晶體管PT耦接。每個單元串的第一正常存儲單元MC1至第n正常存儲單元MCn的柵極可以分別耦接至第一正常字線WL1至第n正常字線WLn。

可以通過第一位線BL1至第m位線BLm將數(shù)據(jù)儲存在第一正常存儲單元MC1至第n正常存儲單元MCn中?？梢酝ㄟ^第一位線BL1至第m位線BLm來讀取儲存在第一正常存儲單元MC1至第n正常存儲單元MCn中的數(shù)據(jù)。

每個單元串的管道晶體管PT的柵極可以耦接至管線PL。

出于說明的目的，示出了給每個單元串提供兩個漏極側(cè)虛設(shè)存儲單元DMC1和DMC2，但是可以給每個單元串提供三個或更多個漏極側(cè)虛設(shè)存儲單元。每個單元串的漏極側(cè)虛設(shè)存儲單元DMC1和DMC2可以串聯(lián)耦接在漏極選擇晶體管DST與正常存儲單元MCp+1至MCn之間。每個單元串的第一漏極側(cè)虛設(shè)存儲單元DMC1的柵極可以耦接至第一漏極側(cè)虛設(shè)字線DWL1。每個單元串的第二漏極側(cè)虛設(shè)存儲單元DMC2的柵極可以耦接至第二漏極側(cè)虛設(shè)字線DWL2。

每個單元串的漏極選擇晶體管DST可以耦接在對應(yīng)的位線與漏極側(cè)虛設(shè)存儲單元DMC1和DMC2之間。沿行方向布置的單元串可以耦接至沿行方向延伸的漏極選擇線。第一行中的單元串CS11至CS1m的漏極選擇晶體管可以耦接至第一漏極選擇線DSL1。第二行中的單元串CS21至CS2m的漏極選擇晶體管可以耦接至第二漏極選擇線DSL2。

沿列方向布置的單元串可以耦接至沿列方向延伸的位線。在圖3中，第一列中的單元串CS11和CS21可以耦接至第一位線BL1。第m列中的單元串CS1m和CS2m可以耦接至第m位線BLm。

根據(jù)另一個實施例，可以提供偶數(shù)位線和奇數(shù)位線以代替第一位線BL1至第m位線BLm。另外，沿行方向布置的單元串CS11至CS1m或CS21至CS2m的偶數(shù)單元串可以分別耦接至偶數(shù)位線，而沿行方向布置的單元串CS11至CS1m或CS21至CS2m的奇數(shù)單元串可以分別耦接至奇數(shù)位線。

可以提供虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2以穩(wěn)定地控制對應(yīng)單元串的電壓或電流。例如，可以提供源極側(cè)虛設(shè)存儲單元SMC1和SMC2以減小源極選擇晶體管SST與正常存儲單元MC1至MCp之間的電場。在另一個示例中，可以提供漏極側(cè)虛設(shè)存儲單元DMC1和DMC2以減小漏極選擇晶體管DST與正常存儲單元MCp+1至MCn之間的電場。當(dāng)更多虛設(shè)存儲單元被提供時，存儲塊BLK1的操作可靠性可以改善，但存儲塊BLK1的大小可以增加。當(dāng)更少虛設(shè)存儲單元被提供時，可以減小存儲塊BLK1的大小，但可以降低存儲塊BLK1的操作可靠性。

為了有效地控制虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2，虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2可以具有期望的閾值電壓。在對存儲塊BLK1執(zhí)行擦除操作之后，可以對虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2的一部分或全部執(zhí)行編程操作。根據(jù)編程操作，虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2可以具有期望的閾值電壓。然而，當(dāng)對虛設(shè)存儲單元SMC1、SMC2、DMC1和DMC2執(zhí)行了單獨的編程操作時，半導(dǎo)體存儲器件50的性能可能退化。

圖4是圖示圖2中所示的存儲塊BLK1至BLKz中的一個存儲塊(BLK1)的另一個實施例(BLK1’)電路圖。

參照圖4，第一存儲塊BLK1’可以包括多個單元串CS11’至CS1m’和CS21’至CS2m’。單元串CS11’至CS1m’和CS21’至CS2m’中的每個可以沿+Z方向延伸。單元串CS11’至CS1m’和CS21’至CS2m’中的每個可以包括在存儲塊BLK1’之下的襯底(未示出)上層疊的至少一個源極選擇晶體管SST、一個或更多個源極側(cè)虛設(shè)存儲單元SMC1和SMC2、第一正常存儲單元MC1至第n正常存儲單元MCn、一個或更多個漏極側(cè)虛設(shè)存儲單元DMC1和DMC2以及至少一個漏極選擇晶體管DST。

每個單元串的源極選擇晶體管SST可以耦接在公共源極線CSL與源極側(cè)虛設(shè)存儲單元SMC1和SMC2之間。布置在同一行中的單元串(例如，CS11’至CS1m’)的源極選擇晶體管可以耦接至同一源極選擇線(例如，SSL1)。布置在第一行中的單元串CS11’ 至CS1m’的源極選擇晶體管可以耦接至第一源極選擇線SSL1。布置在第二行中的單元串CS21’至CS2m’的源極選擇晶體管可以耦接至第二源極選擇線SSL2。

每個單元串的源極側(cè)虛設(shè)存儲單元SMC1和SMC2可以串聯(lián)耦接在源極選擇晶體管SST與正常存儲單元MC1至MCn之間。在同一高度處的源極側(cè)虛設(shè)存儲單元可以耦接至同一源極側(cè)虛設(shè)字線。第一源極側(cè)虛設(shè)存儲單元SMC1的柵極和第二源極側(cè)虛設(shè)存儲單元SMC2的柵極可以分別耦接至第一源極側(cè)虛設(shè)字線SWL1和第二源極側(cè)虛設(shè)字線SWL2。

每個單元串的第一正常存儲單元MC1至第n正常存儲單元MCn可以串聯(lián)耦接在源極側(cè)虛設(shè)存儲單元SMC1和SMC2與漏極側(cè)虛設(shè)存儲單元DMC1和DMC2之間。第一正常存儲單元MC1至第n正常存儲單元MCn的柵極可以分別耦接至第一正常字線WL1至第n正常字線WLn。

每個單元串的漏極側(cè)虛設(shè)存儲單元DMC1和DMC2可以串聯(lián)耦接在漏極選擇晶體管DST與正常存儲單元MC1至MCn之間。在同一高度處的漏極側(cè)虛設(shè)存儲單元可以耦接至同一漏極側(cè)虛設(shè)字線。第一漏極側(cè)虛設(shè)存儲單元DMC1和第二漏極側(cè)虛設(shè)存儲單元DMC2可以分別耦接至第一漏極側(cè)虛設(shè)字線DWL1和第二漏極側(cè)虛設(shè)字線DWL2。

每個單元串的漏極選擇晶體管DST可以耦接在對應(yīng)的位線與漏極側(cè)虛設(shè)存儲單元DMC1和DMC2之間。沿行方向布置的單元串的漏極選擇晶體管可以耦接至沿行方向延伸的漏極選擇線。第一行中的單元串CS11’至CS1m’的漏極選擇晶體管可以耦接至第一漏極選擇線DSL1。第二行中的單元串CS21’至CS2m’的漏極選擇晶體管可以耦接至第二漏極選擇線DSL2。

結(jié)果，除從每個單元串中去除了管道晶體管PT以外，圖4中所示的存儲塊BLK1’可以具有與圖3中所示的存儲塊BLK1的等效電路圖類似的等效電路圖。

在下文中，為了方便解釋，以下基于圖3中所示的存儲塊BLK1來描述本發(fā)明的實施例。

圖5是圖示圖1中所示的頁緩沖器PB1至PBm中的一個頁緩沖器(PB1)的框圖。

參照圖5，第一頁緩沖器PB1可以包括預(yù)充電電路210、位線選擇晶體管ST、感測電路220和輸入/輸出電路230。

預(yù)充電電路210可以耦接至位線BL1。在編程驗證操作期間，預(yù)充電電路210可以響應(yīng)于圖1中所示的控制邏輯160的控制來將預(yù)充電電壓Vprc傳輸至第一位線BL1。 根據(jù)實施例，預(yù)充電電路210可以包括響應(yīng)于控制邏輯160的控制來操作的開關(guān)器件。

位線選擇晶體管ST可以耦接在第一位線BL1與感測電路220之間。響應(yīng)于來自控制邏輯160的感測信號SES，位線選擇晶體管ST可以將位線BL1與感測電路220電連接。

感測電路220可以通過位線選擇晶體管ST耦接至第一位線BL1。感測電路220可以包括多個鎖存器LAT1至LAT3和比較器221。在編程驗證操作期間，當(dāng)位線選擇晶體管ST導(dǎo)通時，感測電路220可以感測第一位線BL1中的電壓或電流并且將對應(yīng)的數(shù)據(jù)儲存在第一鎖存器LAT1中。

第二鎖存器LAT2可以儲存示出對應(yīng)的正常存儲單元作為編程操作的結(jié)果所具有的電壓狀態(tài)的數(shù)據(jù)位。第二鎖存器LAT2可以儲存來自如圖1中所示的要被編程的數(shù)據(jù)DATA中的與耦接至第一位線BL1的正常存儲單元相對應(yīng)的數(shù)據(jù)位。當(dāng)正常存儲單元是單電平單元時，如圖5中所示，可以提供單個第二鎖存器LAT2以儲存單個數(shù)據(jù)位。當(dāng)正常存儲單元是多電平單元時，可以提供兩個或更多個第二鎖存器以儲存兩個或更多個數(shù)據(jù)位。

比較器221可以將儲存在第一鎖存器LAT1中的數(shù)據(jù)位與儲存在第二鎖存器LAT2中的數(shù)據(jù)位進(jìn)行比較以產(chǎn)生通過/失敗位。產(chǎn)生的通過/失敗位可以被儲存在第三鎖存器LAT3中。

輸入/輸出電路230可以耦接至感測電路220。輸入/輸出電路230可以響應(yīng)于控制邏輯160而將第三鎖存器LAT3的通過/失敗位輸出至檢測器170。

圖6是圖示根據(jù)實施例的半導(dǎo)體存儲器件50的編程操作的方法的流程圖。

參照圖1和圖6，在步驟S110處，半導(dǎo)體存儲器件50可以響應(yīng)于表示編程的命令CMD而執(zhí)行第一子編程操作。外圍電路110可以將第一編程脈沖順序地施加至選中存儲塊的選中正常字線以對選中正常存儲單元編程。

根據(jù)實施例，每當(dāng)?shù)谝痪幊堂}沖中的每個被施加至選中正常字線時，可以以與選中正常字線中相同的方式來偏置耦接至選中存儲塊的虛設(shè)字線中的任意一個。因此，耦接至對應(yīng)虛設(shè)字線的虛設(shè)存儲單元可以被編程。

在對選中正常存儲單元的編程操作期間，可以對虛設(shè)存儲單元編程，這意味著不需要單獨的針對虛設(shè)存儲單元的編程操作。因此，可以改善半導(dǎo)體存儲器件50的性能。

在步驟S120處，半導(dǎo)體存儲器件50可以執(zhí)行第二子編程操作。外圍電路110可以通過將第二編程脈沖順序地施加至選中正常字線來對選中正常存儲單元編程。

根據(jù)實施例，當(dāng)將第二編程脈沖中的每個施加至選中正常字線時，耦接至虛設(shè)字線的虛設(shè)存儲單元不會被編程。每當(dāng)例如第二編程脈沖中的每個被施加至選中正常字線時，比第二編程脈沖低的編程通過脈沖而不是第二編程脈沖可以被施加或偏置至虛設(shè)字線。因此，可以防止耦接至對應(yīng)虛設(shè)字線的虛設(shè)存儲單元被過度編程。

圖7是圖示圖6中所示的編程操作的方法的流程圖。

參照圖1、圖3和圖7，在步驟S200處，可以執(zhí)行第一子編程操作。第一子編程操作可以包括步驟S210至步驟S230。

在步驟S210處，在一個示例中，可以將第一編程脈沖共同地施加至選中正常字線和選中虛設(shè)字線。在一個示例中，施加第一編程脈沖直到選中正常存儲單元對應(yīng)于第一編程通過為止。在一個實施例中，在每個第一子編程期間，外圍電路110以與選中字線基本上類似的方式來控制選中虛設(shè)字線的電壓?；诘谝徽Ｗ志€WL1被選中并且第二源極側(cè)虛設(shè)字線SWL2被選中的假設(shè)來參照圖7進(jìn)行描述。

通過控制選中存儲塊的源極選擇線SSL1和SSL2，單元串CS11至CS1m和CS21至CS2m可以與公共源極線CSL電氣分離。

可以將接地電壓施加至選中存儲塊的漏極選擇線DSL1和DSL2中的未選中漏極選擇線(例如，DSL2)。未選中漏極選擇線的漏極選擇晶體管可以關(guān)斷，并且對應(yīng)的單元串可以與位線BL1至BLm電氣分離?？梢詫㈦娫措妷菏┘又吝x中存儲塊的漏極選擇線DSL1和DSL2中的選中漏極選擇線(例如，DSL1)。因此，耦接至選中漏極選擇線的單元串可以被確定作為選中單元串(例如，CS11至CS1m)。

可以將比第一編程脈沖低的編程通過脈沖施加至未選中正常字線WL2至WLn。還可以將編程通過脈沖施加至未選中虛設(shè)字線SWL1、DWL1和DWL2?？梢詫⒕哂懈唠妷旱牡谝痪幊堂}沖施加至選中正常字線WL1。同樣地，可以將第一編程脈沖施加至選中虛設(shè)字線SWL2。

接收具有高電壓的第一編程脈沖的正常存儲單元和虛設(shè)存儲單元中的每個可以響應(yīng)于通過對應(yīng)位線傳輸來的數(shù)據(jù)而被編程。

當(dāng)編程禁止電壓(例如，電源電壓)被施加至位線(例如，BLm)時，即使電源電壓被施加至選中漏極選擇線，對應(yīng)的漏極選擇晶體管也可以關(guān)斷并且對應(yīng)的單元串(例 如，CS1m)的溝道也可以與位線電氣分離。對應(yīng)的單元串可以與位線和公共源極線分離并且被浮置。當(dāng)?shù)谝痪幊堂}沖被施加時，對應(yīng)的單元串的溝道電壓可以通過第一編程脈沖而升高。由于溝道升高的電壓與第一編程脈沖之差不大，因此可能不會增大對應(yīng)單元串的正常存儲單元的閾值電壓和虛設(shè)存儲單元的閾值電壓。

當(dāng)編程許可電壓(例如，接地電壓)被施加至位線(例如，BL1)時，對應(yīng)的漏極選擇晶體管可以通過選中漏極選擇線的電源電壓而導(dǎo)通，并且單元串(例如，CS11)的溝道可以從位線接收編程許可電壓。溝道的編程許可電壓與第一編程脈沖之差可以使對應(yīng)單元串中的正常存儲單元的閾值電壓和虛設(shè)存儲單元的閾值電壓增大。

因此，當(dāng)選中正常存儲單元的閾值電壓保持時，虛設(shè)存儲單元的閾值電壓可以保持。當(dāng)選中正常存儲單元的閾值電壓增大時，虛設(shè)存儲單元的閾值電壓也可以增大。

在步驟S220處，可以通過使用子驗證電壓執(zhí)行編程驗證來判斷選中正常存儲單元是否對應(yīng)于第一編程通過。子驗證電壓可以低于目標(biāo)驗證電壓。

可以使用子驗證電壓來讀取選中正常存儲單元的閾值電壓。讀寫電路140可以將任意電壓或電流提供至位線BL1至BLm。地址解碼器120可以通過將電源電壓施加至選中漏極選擇線(例如，DSL1)和選中源極選擇線(例如，SSL1)而將選中單元串CS11至CS1m連接至位線BL1至BLm和公共源極線CSL。地址解碼器120可以將驗證通過電壓施加至未選中正常字線WL2至WLn和虛設(shè)字線SWL1、SWL2、DWL1和DWL2。不管其閾值電壓如何，虛設(shè)存儲單元SMC1和SMC2和正常存儲單元MC1至MCn都可以導(dǎo)通。

地址解碼器120可以將子驗證電壓施加至選中正常字線WL1。當(dāng)被提供給位線的電壓或電流被發(fā)射至公共源極線CSL時，可以意味著對應(yīng)單元串的選中正常存儲單元MC1的閾值電壓可能低于子驗證電壓。當(dāng)被提供至位線的電壓或電流保持時，可以意味著對應(yīng)單元串的選中正常存儲單元MC1的閾值電壓可能大于或等于子驗證電壓。

頁緩沖器PB1至PBm中的每個可以基于通過對應(yīng)位線讀取的數(shù)據(jù)位來產(chǎn)生通過/失敗位。當(dāng)讀取的數(shù)據(jù)位與表示對應(yīng)的正常存儲單元被編程成的電壓狀態(tài)的數(shù)據(jù)位一致時，可以產(chǎn)生表示編程通過的通過/失敗位(例如，邏輯值“1”)。當(dāng)讀取的數(shù)據(jù)位與表示對應(yīng)的正常存儲單元被編程成的電壓狀態(tài)的數(shù)據(jù)位不一致時，可以產(chǎn)生表示編程失敗的通過/失敗位(例如，邏輯值“0”)。

通過/失敗位可以被傳輸至檢測器170。當(dāng)表示編程通過的通過/失敗位的數(shù)量大于預(yù)定數(shù)量時，檢測器170可以使能檢測信號DS。例如，當(dāng)所有通過/失敗位表示編程通過 時，檢測器170可以使能檢測信號DS。檢測信號DS可以被傳輸至控制邏輯160。

當(dāng)表示編程通過的通過/失敗位的數(shù)量大于預(yù)定數(shù)量時，可以意味著選中正常存儲單元對應(yīng)于第一編程通過。當(dāng)選中正常存儲單元對應(yīng)于第一編程通過時，可以執(zhí)行步驟S310。當(dāng)選中正常存儲單元不對應(yīng)于第一編程通過時，可以執(zhí)行步驟S230。

在步驟S230處，電壓發(fā)生器130可以被設(shè)置為增大第一編程脈沖的電壓電平。隨后，可以使用增大的第一編程脈沖來執(zhí)行步驟S210?？梢詫⒅饾u增大的第一編程脈沖施加至選中正常字線和虛設(shè)字線，直到選中正常存儲單元對應(yīng)于第一編程通過為止。

在步驟S300處，可以執(zhí)行第二子編程操作。第二子編程操作可以包括步驟S310至步驟S330。

在步驟S310處，可以通過將第二編程脈沖施加至選中正常字線WL1來執(zhí)行第二子編程。在一個示例中，施加第二編程脈沖直到選中正常存儲單元對應(yīng)于第二編程通過為止。在實施例中，在每個第二子編程期間，外圍電路110以與未選中字線基本上類似的方式來控制選中虛設(shè)字線的電壓。根據(jù)實施例，當(dāng)將第二編程脈沖施加至選中正常字線WL1時，可以將編程通過脈沖施加至選中虛設(shè)字線SWL2。換句話說，選中虛設(shè)字線SWL2的虛設(shè)存儲單元在第二子編程期間可能不會被編程。

可以以與在第一子編程操作中相同的方式來控制漏極選擇線DSL1和DSL2、未選中正常字線WL2至WLn、未選中虛設(shè)字線SWL1、DWL1和DWL2以及位線BL1至BLm。在下文中，省略對重復(fù)內(nèi)容的描述。

在步驟S320處，可以通過使用目標(biāo)驗證電壓執(zhí)行編程驗證來判斷選中正常存儲單元是否對應(yīng)于第二編程通過。

可以使用目標(biāo)驗證電壓來讀取選中正常存儲單元的閾值電壓。地址解碼器120可以通過將目標(biāo)驗證電壓施加至選中正常字線WL1?？梢砸耘c在使用子驗證電壓的編程驗證中相同的方式來控制位線BL1至BLm、公共源極線CSL、漏極選擇線DSL1和DSL2、正常字線WL2至WLn、虛設(shè)字線SWL1、SWL2、DWL1和DWL2以及源極選擇線SSL1和SSL2。在下文中，省略對重復(fù)內(nèi)容的描述。

頁緩沖器PB1至PBm中的每個可以基于通過位線讀取的數(shù)據(jù)位來產(chǎn)生通過/失敗位。產(chǎn)生的通過/失敗位可以被傳輸至檢測器170。當(dāng)表示編程通過的通過/失敗位的數(shù)量大于或等于預(yù)定數(shù)量時，檢測器170可以使能檢測信號DS。

當(dāng)表示編程通過的通過/失敗位的數(shù)量大于或等于預(yù)定數(shù)量時，可以意味著選中正常 存儲單元對應(yīng)于第二編程通過。當(dāng)選中正常存儲單元不對應(yīng)于第二編程通過時，可以執(zhí)行步驟S330。當(dāng)選中正常存儲單元對應(yīng)于第二編程通過時，可以終止編程操作。

在步驟S330處，電壓發(fā)生器130可以被設(shè)置為增大第二編程脈沖的電壓電平。在此之后，可以使用增大的第二編程脈沖來執(zhí)行步驟S310?？梢詫⒅饾u增大的第二編程脈沖施加至選中正常字線，直到選中正常存儲單元對應(yīng)于第二編程通過為止。

根據(jù)實施例，可以以與正常存儲單元相同的方式來編程虛設(shè)存儲單元，直到選中正常存儲單元對應(yīng)于第一編程通過為止。當(dāng)虛設(shè)存儲單元在對選中正常存儲單元的編程操作期間被編程時，可能不需要單獨的對虛設(shè)存儲單元的編程操作。因此，可以改善半導(dǎo)體存儲器件50的性能。

圖8是圖示圖1中所示的控制邏輯160的一個實施例的框圖。

參照圖1和圖8，控制邏輯160可以包括程序調(diào)度器161和寄存器162。程序調(diào)度器161可以被配置為響應(yīng)于命令CMD來控制地址解碼器120、電壓發(fā)生器130、讀寫電路140、數(shù)據(jù)輸入/輸出電路150和檢測器170。

寄存器162可以分別儲存表示預(yù)定正常字線的正常字線地址。例如，正常字線地址可以被儲存在存儲塊BLK1至BLKz中的一個中，并且在半導(dǎo)體存儲器件50上電時被從對應(yīng)的存儲塊加載至寄存器162。

程序調(diào)度器161可以耦接至寄存器162。當(dāng)?shù)刂稟DDR與正常字線地址中的一個一致時，程序調(diào)度器161可以將虛設(shè)選中信號DMS輸出至地址解碼器120。虛設(shè)字線中的一個可以響應(yīng)于虛設(shè)選擇信號DMS而被選中。當(dāng)?shù)谝痪幊堂}沖被施加至選中正常字線時，地址解碼器120可以將第一編程脈沖施加至由虛設(shè)選擇信號DMS表示的虛設(shè)字線。當(dāng)檢測信號DS被禁止時，地址解碼器120可以輸出虛設(shè)選擇信號DMS連同地址ADDR。當(dāng)檢測信號DS被使能時，地址解碼器120不會輸出虛設(shè)選擇信號DMS。地址解碼器120可以將第二編程脈沖僅施加至選中正常字線。

根據(jù)實施例，寄存器162可以儲存表示正常字線的正常字線地址以及表示對應(yīng)的虛設(shè)字線的虛設(shè)字線地址。當(dāng)?shù)刂稟DDR與儲存在寄存器162中的正常字線地址中的一個一致時，程序調(diào)度器161可以從寄存器162獲得對應(yīng)的虛設(shè)字線地址。程序調(diào)度器161可以輸出獲得的虛設(shè)字線地址作為虛設(shè)選擇信號DMS。

根據(jù)實施例，當(dāng)對臨近于源極側(cè)虛設(shè)存儲單元SMC1和SMC2的第一正常存儲單元MC1執(zhí)行編程操作時，源極側(cè)虛設(shè)存儲單元SMC1和SMC2中的一個可以被編程。例如，當(dāng)對第一正常存儲單元MC1執(zhí)行編程操作時，臨近于該第一正常存儲單元MC1的 第二源極側(cè)虛設(shè)存儲單元SMC2可以被編程。例如，當(dāng)對第一正常存儲單元MC1至第q正常存儲單元MCq中的每個執(zhí)行編程操作時，第二源極側(cè)虛設(shè)存儲單元SMC2可以被編程，其中，q是大于1并且小于p的自然數(shù)。

根據(jù)實施例，當(dāng)對臨近于漏極側(cè)虛設(shè)存儲單元DMC1和DMC2的第n正常存儲單元MCn執(zhí)行編程操作時，漏極側(cè)虛設(shè)存儲單元DMC1和DMC2中的一個可以被編程。例如，在對第n正常存儲單元MCn的編程操作期間，臨近于第n正常存儲單元MCn的第一漏極側(cè)虛設(shè)存儲單元DMC1可以被編程。例如，當(dāng)對第r正常存儲單元MCr至第n正常存儲單元MCn中的每個執(zhí)行編程操作時，第一漏極側(cè)虛設(shè)存儲單元DMC1可以被編程，其中，r是大于p+1并且小于n的自然數(shù)。

圖9是圖示在第一子編程操作期間和第二子編程操作期間被施加至選中正常字線的電壓、被施加至未選中正常字線的電壓以及被施加至選中虛設(shè)字線的電壓的時序圖。

參照圖3和圖9，可以執(zhí)行第一子編程A?？梢詫⒌谝痪幊堂}沖pgm1_1施加至選中正常字線(例如，WL1)。可以將比第一編程脈沖pgm1_1低的編程通過脈沖Vpp施加至未選中正常字線(例如，WL2至WLn)。因此，每當(dāng)?shù)谝痪幊堂}沖pgm1_1中的每個可以被施加至選中正常字線(例如，WL1)時，可以將未選中正常字線(例如，WL2至WLn)偏置為比第一編程脈沖pgm1_1低的編程通過脈沖Vpp。可以以與在選中正常字線中相同的方式來將第一編程脈沖pgm1_1施加至選中虛設(shè)字線(例如，SWL2)。雖然在圖9中未示出，但是可以以與未選中正常字線相同的方式來偏置剩余的虛設(shè)字線(例如，SWL1、DWL1和DWL2)。

隨后，可以使用子驗證電壓Vsv來對選中正常存儲單元執(zhí)行編程驗證B。在第一子編程操作期間，可以使用子驗證電壓Vsv來執(zhí)行編程驗證。可以將子驗證電壓Vsv施加至選中正常字線。可以將驗證通過電壓Vrp施加至未選中正常字線和選中虛設(shè)字線?？梢砸耘c未選中正常字線相同的方式來偏置未選中虛設(shè)字線。

可以重復(fù)第一子編程A和編程驗證B直到使用子驗證電壓Vsv的編程驗證的結(jié)果對應(yīng)于通過為止?？梢詫⒅饾u增大的第一編程脈沖pgm1_2和pgm1_3施加至選中正常字線。可以通過第一階躍電壓Vstep1來逐漸增大編程脈沖pgm1_2和pgm1_3。每當(dāng)編程脈沖pgm1_2和pgm1_3中的每個被施加至選中正常字線時，可以以與選中正常字線相同的方式來偏置選中虛設(shè)字線?？梢詫⒕幊掏ㄟ^脈沖Vpp施加至未選中正常字線。

假設(shè)使用子驗證電壓Vsv的編程驗證的結(jié)果對應(yīng)于通過，則選中正常存儲單元可以對應(yīng)于第一編程通過?？梢詧?zhí)行第二子編程C。在第二子編程C期間，可以將第二編程脈沖Vpgm2_1施加至選中正常字線。在第二子編程操作期間，可以不對選中虛設(shè)字線執(zhí) 行編程?？梢詫⒕幊掏ㄟ^脈沖Vpp施加至選中虛設(shè)字線以及未選中正常字線。

第二編程脈沖Vpgm2_1之中的最低編程脈沖可以比第一編程脈沖Vpgm1_1至Vpgm1_3之中的最高編程脈沖Vpgm1_3大第二階躍電壓Vstep2。第二階躍電壓Vstep2可以低于第一階躍電壓Vstep1。

假設(shè)編程通過脈沖Vpp被施加至鄰近于選中正常字線的至少一個行線(例如，未選中正常字線)，編程通過脈沖Vpp可以低于編程脈沖。即使當(dāng)選中正常字線被偏置為編程脈沖時，選中正常字線的電壓也可以因鄰近行線上的編程通過脈沖Vpp的影響而緩慢地增大。另一方面，根據(jù)實施例，如果鄰近于選中正常字線的至少一個虛設(shè)字線被選中并且編程脈沖被施加至選中正常字線和選中虛設(shè)字線二者，則選中正常字線的電壓電平可以相對快速地增大。通過將第二階躍電壓Vstep2降低為低于第一階躍電壓Vstep1，可以防止選中正常存儲單元的閾值電壓快速增大。

隨后，可以使用目標(biāo)驗證電壓Vtv來執(zhí)行編程驗證D。在第二子編程操作期間可以使用目標(biāo)驗證電壓Vtv來執(zhí)行編程驗證。在一個示例中，可以將目標(biāo)驗證電壓Vtv施加至選中正常字線以判斷選中正常存儲單元是否對應(yīng)于編程通過。子驗證電壓Vsv可以低于目標(biāo)驗證電壓Vtv?？梢詫Ⅱ炞C通過電壓Vrp施加至未選中正常字線和選中虛設(shè)字線。可以以與未選中正常字線基本上相同的方式來偏置未選中虛設(shè)字線。在這種條件下，可以通過位線BL1至BLm來從選中正常存儲單元中讀取數(shù)據(jù)?？梢灾貜?fù)第二子編程C和編程驗證D直到使用目標(biāo)驗證電壓Vtv的編程驗證的結(jié)果對應(yīng)于通過為止。可以將逐漸增大的第二編程脈沖pgm2_2至pgm2_p施加至選中正常字線?？梢酝ㄟ^第一階躍電壓Vstep1來逐漸增大第二編程脈沖pgm2_2至pgm2_p。每當(dāng)?shù)诙幊堂}沖pgm2_2至pgm2_p中的每個被施加時，可以以與未選中正常字線相同的方式來偏置選中虛設(shè)字線。當(dāng)使用目標(biāo)驗證電壓Vtv的編程驗證的結(jié)果對應(yīng)于通過時，可以終止編程操作。

圖10是示出在第一子編程操作期間被施加至正常字線WL1至WLn的電壓和被施加至虛設(shè)字線SWL1、SWL2、DWL1和DWL2的電壓的表。為了方便解釋，參照圖10和圖11而基于在虛設(shè)字線SWL1、SWL2、DWL1和DWL2之中的第二源極側(cè)虛設(shè)字線SWL2被選中的假設(shè)來進(jìn)行描述。

參照圖10，可以將逐漸增大的第一編程脈沖Vpgm1_1至Vpgm1_3施加至選中正常字線WLsl，直到選中正常存儲單元對應(yīng)于第一編程通過為止。可以以與選中正常字線WLsl相同的方式來偏置選中虛設(shè)字線SWL2。每當(dāng)?shù)谝痪幊堂}沖Vpgm1_1至Vpgm1_3中的每個被施加時，可以將未選中正常字線WLusl和剩余虛設(shè)字線SWL1、DWL1和DWL2偏置為編程通過脈沖Vpp。

圖11是示出在第二子編程操作期間被施加至正常字線WL1至WLn的電壓和被施加至虛設(shè)字線SWL1、SWL2、DWL1和DWL2的電壓的表。

參照圖11，可以將逐漸增大的第二編程脈沖Vpgm2_1至Vpgm2_p施加至選中正常字線WLsl?？梢砸耘c未選中正常字線WLusl相同的方式來偏置選中虛設(shè)字線SWL2。每當(dāng)?shù)诙幊堂}沖Vpgm2_1至Vpgm2_p中的每個被施加至選中正常字線WLsl時，可以將未選中正常字線WLusl和虛設(shè)字線SWL1、SWL2、DWL1和DWL2偏置為編程通過脈沖Vpp。

圖12是示出在第一子編程操作期間被施加至正常字線WL1至WLn的電壓和被施加至虛設(shè)字線SWL1、SWL2、DWL1和DWL2的電壓的另一個實施例的表。

根據(jù)實施例，在對正常字線的編程操作期間兩個或更多個虛設(shè)字線可以被選中。為了方便解釋，參照圖12而基于在虛設(shè)字線SWL1、SWL2、DWL1和DWL2之中第一源極側(cè)虛設(shè)字線SWL1和第二源極側(cè)虛設(shè)字線SWL2被選中的假設(shè)來進(jìn)行描述。

參照圖12，可以將逐漸增大的第一編程脈沖Vpgm1_1至Vpgm1_3施加至選中正常字線WLsl，直到選中正常存儲單元對應(yīng)于第一編程通過為止?？梢砸耘c選中正常字線WLsl相同的方式來偏置選中虛設(shè)字線SWL1和SWL2。每當(dāng)?shù)谝痪幊堂}沖Vpgm1_1至Vpgm1_3中的每個被施加時，可以將未選中正常字線WLusl和剩余的虛設(shè)字線DWL1和DWL2偏置為編程通過脈沖Vpp。

圖13是圖示圖2中所示的存儲塊BLK1至BLKz中的一個存儲塊(BLK1)的另一個實施例(BLK1_1)的電路圖。

參照圖13，第一存儲塊BLK1_1可以包括單元串CS11_1至CS1m_1和CS21_1至CS2m_1。

單元串CS11_1至CS1m_1和CS21_1至CS2m_1中的每個可以包括源極選擇晶體管SST、源極側(cè)虛設(shè)存儲單元SMC1和SMC2、正常存儲單元MC1至MCn、至少一個第一管道虛設(shè)存儲單元PMC1、管道晶體管PT、至少一個第二管道虛設(shè)存儲單元PMC2、漏極側(cè)虛設(shè)存儲單元DMC1和DMC2以及漏極選擇晶體管DST。與圖3中所示的實施例相比，在此實施例中的每個單元串中還可以設(shè)置有第一管道虛設(shè)存儲單元PMC1和第二管道虛設(shè)存儲單元PMC2。

第一管道虛設(shè)存儲單元PMC1和第二管道虛設(shè)存儲單元PMC2可以耦接至管道晶體管PT的兩端。第一管道虛設(shè)存儲單元PMC1可以耦接在管道晶體管PT與第一正常存儲單元MC1至第p正常存儲單元MCp之間。第二管道虛設(shè)存儲單元PMC2可以耦接 在管道晶體管PT與第(p+1)正常存儲單元MCp+1至第n正常存儲單元MCn之間。第一管道虛設(shè)存儲單元PMC1的柵極和第二管道虛設(shè)存儲單元PMC2的柵極可以分別耦接至第一管道虛設(shè)字線PWL1和第二管道虛設(shè)字線PWL2。

由于設(shè)置有第一管道虛設(shè)存儲單元PMC1和第二管道虛設(shè)存儲單元PMC2，因此可以穩(wěn)定地控制單元串中的電壓或電流。例如，由于設(shè)置有第一管道虛設(shè)存儲單元PMC1，因此可以減小管道晶體管PT與正常存儲單元MC1至MCp之間的電場。例如，當(dāng)設(shè)置有第二管道虛設(shè)存儲單元PMC2時，管道晶體管PT與正常存儲單元MCp+1至MCn之間的電場可以減小。

根據(jù)實施例，可以在對正常存儲單元編程的同時執(zhí)行對管道虛設(shè)存儲單元的編程。每當(dāng)?shù)谝痪幊堂}沖中的每個被施加至選中正常字線時，可以以與在選中正常字線中相同的方式來偏置第一管道虛設(shè)字線PWL1和第二管道虛設(shè)字線PWL2。

圖14是圖示圖2中所示的存儲塊BLK1至BLKz中的一個存儲塊(BLK1)的另一個實施例(BLK1_2)的電路圖。

參照圖14，第一存儲塊BLK1_2可以包括單元串CS11_2至CS1m_2和CS21_2至CS2m_2。

單元串CS11_2至CS1m_2和CS21_2至CS2m_2中的每個可以包括源極選擇晶體管SST、源極側(cè)虛設(shè)存儲單元SMC1和SMC2、正常存儲單元MC1至MCn、管道晶體管PT、中央虛設(shè)存儲單元CMC1至CMC4、漏極側(cè)虛設(shè)存儲單元DMC1和DMC2以及漏極選擇晶體管DST。相比于圖3中所示的實施例，還可以給每個單元串提供第一中央虛設(shè)存儲單元CMC1至第四中央虛設(shè)存儲單元CMC4。第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2可以串聯(lián)耦接在第一正常存儲單元MC1至第x正常存儲單元MCx與第(x+1)正常存儲單元MCx+1至第p正常存儲單元MCp之間，其中，x是小于p的自然數(shù)。

第三中央虛設(shè)存儲單元CMC3和第四中央虛設(shè)存儲單元CMC4可以串聯(lián)耦接在第(n-x+1)正常存儲單元MCn-x+1至第n正常存儲單元MCn與第(p+1)正常存儲單元MCp+1至第(n-x)正常存儲單元MCn-x之間。第一中央虛設(shè)存儲單元CMC1的柵極至第四中央虛設(shè)存儲單元CMC4的柵極可以分別耦接至第一中央虛設(shè)字線CWL1至第四中央虛設(shè)字線CWL4。

根據(jù)實施例，與源極選擇晶體管SST、源極側(cè)虛設(shè)存儲單元SMC1和SMC2、正常存儲單元MC1至MCp以及第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元 CMC2相對應(yīng)的柱體可以包括兩個子柱體。例如，第一子柱體可以從襯底沿+Z方向延伸，而第二子柱體可以從第一子柱體沿+Z方向延伸。第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2可以設(shè)置在第一子柱體與第二子柱體接觸的區(qū)域中。由于設(shè)置有第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2，因此第一子柱體與第二子柱體接觸的區(qū)域的特性可以得到完善。

同樣地，與漏極選擇晶體管DST、漏極側(cè)虛設(shè)存儲單元DMC1和DMC2、正常存儲單元MCp+1至MCn以及第三中央虛設(shè)存儲單元CMC3和第四中央虛設(shè)存儲單元CMC4相對應(yīng)的柱體可以包括兩個子柱體。例如，對應(yīng)的柱體可以包括從襯底沿+Z方向延伸的第三子柱體以及從第三子柱體沿+Z方向延伸的第四子柱體。第三中央虛設(shè)存儲單元CMC3和第四中央虛設(shè)存儲單元CMC4可以設(shè)置在第三子柱體與第四子柱體接觸的區(qū)域中。由于設(shè)置有第三中央虛設(shè)存儲單元CMC3和第四中央虛設(shè)存儲單元CMC4，因此第三子柱體與第四子柱體接觸的區(qū)域可以得到完善。

根據(jù)實施例，存儲塊BLK1_2可以被劃分為多個子塊，并且可以以子塊為單位執(zhí)行擦除操作。例如，單元串CS11_2至CS1m_2和CS21_2至CS2m_2中的上正常存儲單元(第一正常存儲單元至第x正常存儲單元以及第(n-x+1)正常存儲單元至第n正常存儲單元)可以被包括在一個子塊中，而單元串CS11_2至CS1m_2和CS21_2至CS2m_2中的下正常存儲單元(第(x+1)正常存儲單元至第p正常存儲單元以及第(p+1)正常存儲單元至第(n-x)正常存儲單元)可以被包括在另一個子塊中。第一中央虛設(shè)存儲單元CMC1至第四中央虛設(shè)存儲單元CMC4可以設(shè)置在兩個子塊彼此相鄰或接觸的區(qū)域中。由于設(shè)置有第一中央虛設(shè)存儲單元CMC1至第四中央虛設(shè)存儲單元CMC4，因此正常存儲單元的可靠性可以得到完善。

然而，第一中央虛設(shè)存儲單元CMC1至第四中央虛設(shè)存儲單元CMC4的位置可以改變。

根據(jù)實施例，可以在對正常存儲單元編程的同時執(zhí)行對中央虛設(shè)存儲單元的編程。每當(dāng)?shù)谝痪幊堂}沖中的每個被施加至選中正常字線時，可以以與選中正常字線相同的方式來偏置第一中央虛設(shè)字線CWL1至第四中央虛設(shè)字線CML4中的至少一個。

圖15是圖示圖12中所示的存儲塊BLK1至BLKz中的一個存儲塊(BLK1)的另一個實施例(BLK1_3)的電路圖。

參照圖15，第一存儲塊BLK1_3可以包括單元串CS11_3至CS1m_3和CS21_3至CS2m_3。

單元串CS11_3至CS1m_3和CS21_3至CS2m_3中的每個可以包括源極選擇晶體管SST、源極側(cè)虛設(shè)存儲單元SMC1和SMC2、第一正常存儲單元MC1至第n正常存儲單元MCn、第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2、漏極側(cè)虛設(shè)存儲單元DMC1和DMC2以及漏極選擇晶體管DST。相比于圖4中所示的實施例，給此實施例中的每個單元串還可以提供第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2。

第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2可以串聯(lián)耦接在第一正常存儲單元MC1至第y正常存儲單元MCy與第(y+1)正常存儲單元MCy+1至第n正常存儲單元MCn之間，其中，y是小于n的自然數(shù)。第一中央虛設(shè)存儲單元CMC1的柵極和第二中央虛設(shè)存儲單元CMC2的柵極可以分別耦接至第一中央虛設(shè)字線CWL1和第二中央虛設(shè)字線CWL2。

根據(jù)實施例，與單個單元串相對應(yīng)的柱體可以包括兩個子柱體。第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2可以設(shè)置在兩個子柱體彼此接觸的區(qū)域中。

根據(jù)實施例，存儲塊BLK1_3可以被劃分為多個子塊，并且可以以子塊為單位來執(zhí)行擦除操作。例如，單元串CS11_3至CS1m_3和CS21_3至CS2m_3中的上正常存儲單元(第(y+1)正常存儲單元至第n正常存儲單元)可以被包括在單個子塊中，而單元串CS11_3至CS1m_3和CS21_3至CS2m_3中的下正常存儲單元(第一正常存儲單元至第y正常存儲單元)可以被包括在另一個子塊中。第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2可以設(shè)置在兩個子塊彼此相鄰或接觸的區(qū)域中。

然而，第一中央虛設(shè)存儲單元CMC1和第二中央虛設(shè)存儲單元CMC2的位置可以改變。

根據(jù)實施例，可以在對正常存儲單元編程的同時執(zhí)行對中央虛設(shè)存儲單元的編程。每當(dāng)?shù)谝痪幊堂}沖中的每個被施加至選中正常字線時，可以以與選中正常字線相同的方式來偏置第一中央虛設(shè)字線CWL1和第二中央虛設(shè)字線CML2中的至少一個。

圖16是圖示包括圖1中所示的半導(dǎo)體存儲器件50的存儲系統(tǒng)1000的框圖。

如圖16中所示，存儲系統(tǒng)1000可以包括半導(dǎo)體存儲器件50和控制器1200。

半導(dǎo)體存儲器件50可以以與以上描述的方式相同的方式來配置和操作。因此，將省略對其的詳細(xì)描述。

控制器1200可以耦接至主機和半導(dǎo)體存儲器件50?？刂破?200可以響應(yīng)于主機的 請求來訪問半導(dǎo)體存儲器件50。例如，控制器1200可以控制半導(dǎo)體存儲器件50的讀取操作、編程操作、擦除操作和/或后臺操作。控制器1200可以提供半導(dǎo)體存儲器件50與主機之間的接口。控制器1200可以被配置為驅(qū)動用于控制半導(dǎo)體存儲器件50的固件。

控制器1200可以包括隨機存取存儲器(RAM)1210、處理單元1220、主機接口1230、存儲器接口1240和錯誤校正塊1250。

RAM 1210可以用作處理單元1220的操作存儲器、半導(dǎo)體存儲器件50與主機之間的高速緩沖存儲器和/或半導(dǎo)體存儲器件50與主機之間的緩沖存儲器中的至少一種。

處理單元1220可以控制控制器1200的操作。主機接口1230可以包括用于在主機與控制器1200之間交換數(shù)據(jù)的協(xié)議。例如，控制器1200可以通過諸如通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍組件互連(PCI)協(xié)議、PCI快速(PCI-E)協(xié)議、高級技術(shù)附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機系統(tǒng)接口(SCSI)協(xié)議、增強小型盤接口(ESDI)協(xié)議、集成驅(qū)動電路(IDE)協(xié)議、私有協(xié)議等的各種協(xié)議中的至少一種與主機通信。

存儲器接口1240可以與半導(dǎo)體存儲器件50接口。例如，存儲器接口可以包括與非(NAND)閃存接口或或非(NOR)閃存接口。

存儲系統(tǒng)1000還可以包括錯誤校正塊1250。錯誤校正塊1250可以通過使用錯誤校正碼(ECC)來檢測并校正從半導(dǎo)體存儲器件50讀取的數(shù)據(jù)中的錯誤。

控制器1200和半導(dǎo)體存儲器件50可以被集成至一個半導(dǎo)體存儲器件中。例如，控制器1200和半導(dǎo)體存儲器件50可以被集成至單個半導(dǎo)體存儲器件中以形成存儲卡，諸如，PC卡(個人計算機存儲卡國際協(xié)會(PCMCIA))、緊湊型閃存卡(CF)、智能媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快閃儲存設(shè)備(UFS)等。

在另一個示例中，控制器1200和半導(dǎo)體存儲器件50可以被集成作為固態(tài)驅(qū)動器(SSD)。SSD可以包括用于將數(shù)據(jù)儲存在半導(dǎo)體存儲器中的儲存設(shè)備。當(dāng)存儲系統(tǒng)1000用作SSD時，可以顯著地改善耦接至存儲系統(tǒng)1000的主機的操作速度。

在另一個示例中，存儲系統(tǒng)1000可以用作諸如計算機、超移動PC(UMPC)、工作站、上網(wǎng)本、個人數(shù)字助手(PDA)、便攜式計算機、網(wǎng)絡(luò)平板、無線電話、移動電話、智能電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導(dǎo)航設(shè)備、黑匣子、數(shù)字相機、三維電視、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖像記錄儀、數(shù)字圖像播放器、數(shù)字錄像機、數(shù)字視頻播放器、用于在無線環(huán)境中收發(fā)信息的設(shè)備、用于家庭網(wǎng)絡(luò) 的設(shè)備、用于計算機網(wǎng)絡(luò)的設(shè)備、用于遠(yuǎn)程信息處理網(wǎng)絡(luò)的設(shè)備、RFID設(shè)備、用于計算系統(tǒng)的其他設(shè)備等的各種電子設(shè)備的若干元件中的一種。

根據(jù)實施例，半導(dǎo)體存儲器件50或存儲系統(tǒng)1000可以使用各種類型的封裝體來安裝。例如，可以使用諸如層疊式封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(PDIP)、華夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形(TSOP)、系統(tǒng)內(nèi)封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)和晶片級處理層疊封裝(WSP)等的封裝體來安裝半導(dǎo)體存儲器件50和存儲系統(tǒng)1000。

圖17是圖示在圖16中所示的存儲系統(tǒng)1000的應(yīng)用示例(存儲系統(tǒng)2000)的框圖。

參照圖17，存儲系統(tǒng)2000可以包括半導(dǎo)體存儲器件2100和控制器2200。半導(dǎo)體存儲器件2100可以包括半導(dǎo)體存儲芯片。半導(dǎo)體存儲芯片可以被分組。

圖17圖示了通過單個公共通道與控制器2200通信的組。每個半導(dǎo)體存儲芯片可以以與以上參照圖1描述的半導(dǎo)體存儲器件50基本上相同的方式來配置和操作。

每個組可以通過單個公共通道與控制器2200通信?？刂破?200可以以與參照圖16描述的控制器1200相同的方式來配置，并且被配置為控制半導(dǎo)體存儲器件2100的多個存儲芯片。

如圖17中所示，多個半導(dǎo)體存儲芯片可以耦接至單個通道。然而，可以修改存儲系統(tǒng)2000使得單個半導(dǎo)體存儲芯片可以耦接至單個通道。

圖18是圖示具有以上參照圖17描述的存儲系統(tǒng)2000的計算系統(tǒng)3000的框圖。

參照圖18，計算系統(tǒng)3000可以包括中央處理單元3100、隨機存取存儲器(RAM)3200、用戶接口3300、電源3400、系統(tǒng)總線3500和存儲系統(tǒng)2000。

存儲系統(tǒng)2000可以通過系統(tǒng)總線3500電連接至中央處理單元3100、RAM 3200、用戶接口3300和電源3400。通過中央處理單元3100處理的數(shù)據(jù)可以被儲存在存儲系統(tǒng)2000中。

在圖18中，半導(dǎo)體存儲器件2100可以通過控制器2200耦接至系統(tǒng)總線3500。然而，半導(dǎo)體存儲器件2100可以直接連接至系統(tǒng)總線3500。中央處理單元3100和RAM3200可以執(zhí)行控制器2200的功能。

如圖18中所示，可以提供參照圖17所描述的存儲系統(tǒng)2000。然而，存儲系統(tǒng)2000可以由圖16中所示的存儲系統(tǒng)1000代替。在一些實施例中，計算系統(tǒng)3000可以包括以上分別參照圖16和圖17描述的存儲系統(tǒng)1000和2000二者。

根據(jù)實施例，可以在正常存儲單元被編程的同時編程虛設(shè)存儲單元。因此，不需要執(zhí)行單獨的對虛設(shè)存儲單元的編程操作。因此，可以改善半導(dǎo)體存儲器件的性能。

根據(jù)實施例，提供了一種具有改進(jìn)性能的半導(dǎo)體存儲器件及其操作方法。