非易失性半導(dǎo)體存儲(chǔ)裝置及數(shù)據(jù)寫(xiě)入方法
【專(zhuān)利摘要】根據(jù)一實(shí)施方式，非易失性半導(dǎo)體存儲(chǔ)裝置具備：多個(gè)存儲(chǔ)單元組合，分別具有串聯(lián)連接的多個(gè)存儲(chǔ)單元；多個(gè)位線(xiàn)，分別連接在對(duì)應(yīng)的上述存儲(chǔ)單元組合上；多個(gè)字線(xiàn)，各個(gè)字線(xiàn)共用地連接在上述多個(gè)存儲(chǔ)單元組合的對(duì)應(yīng)的上述存儲(chǔ)單元的控制柵極上；以及控制器，進(jìn)行向上述多個(gè)存儲(chǔ)單元的數(shù)據(jù)的寫(xiě)入動(dòng)作的控制。并且，上述控制器執(zhí)行：第1步驟，對(duì)連接在第4n－3個(gè)上述位線(xiàn)上的進(jìn)行寫(xiě)入的上述存儲(chǔ)單元、和連接在第4n－2個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)；第2步驟，對(duì)連接在第4n－1個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元、和連接在第4n個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)，其中n是自然數(shù)。
【專(zhuān)利說(shuō)明】非易失性半導(dǎo)體存儲(chǔ)裝置及數(shù)據(jù)寫(xiě)入方法
[0001]相關(guān)文獻(xiàn)的引用
[0002]本申請(qǐng)以2013年8月23日提出的在先日本專(zhuān)利申請(qǐng)2013 — 173613號(hào)為基礎(chǔ)主張優(yōu)先權(quán)，這里引用其全部?jī)?nèi)容。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明的實(shí)施方式一般涉及非易失性半導(dǎo)體存儲(chǔ)裝置及數(shù)據(jù)寫(xiě)入方法。

【背景技術(shù)】
[0004]在非易失性半導(dǎo)體存儲(chǔ)裝置的一例中，有NAND型閃存存儲(chǔ)器。NAND型閃存存儲(chǔ)器的存儲(chǔ)單元陣列具有將多個(gè)存儲(chǔ)單元串聯(lián)連接的存儲(chǔ)單元組合(memory cell unit)。各存儲(chǔ)單元組合的兩端經(jīng)由選擇柵極晶體管分別連接在位線(xiàn)和源極線(xiàn)上。各存儲(chǔ)單元組合內(nèi)的多個(gè)存儲(chǔ)單元的控制柵極分別連接在不同的字線(xiàn)上。
[0005]在NAND型閃存存儲(chǔ)器中，將連接在I條字線(xiàn)上的多個(gè)存儲(chǔ)單元的集合作為I頁(yè)，進(jìn)行以頁(yè)為單位的數(shù)據(jù)寫(xiě)入。
[0006]這樣，在NAND型閃存存儲(chǔ)器中，由于進(jìn)行數(shù)據(jù)的寫(xiě)入的選擇存儲(chǔ)單元和不進(jìn)行數(shù)據(jù)的寫(xiě)入的非選擇存儲(chǔ)單元共用字線(xiàn)，所以在非選擇存儲(chǔ)單元上也被施加寫(xiě)入電壓。
[0007]因此，使包括非選擇存儲(chǔ)單元的存儲(chǔ)單元組合成為浮動(dòng)狀態(tài)，通過(guò)對(duì)字線(xiàn)施加寫(xiě)入電壓或通過(guò)電壓，進(jìn)行將非選擇存儲(chǔ)單元的溝道電位通過(guò)電容結(jié)合來(lái)升壓的自我提升。
[0008]在此情況下，如果通過(guò)進(jìn)行自我提升而升壓后的非選擇存儲(chǔ)單元的溝道電位(提升電位)充分高，則能夠抑制在非選擇存儲(chǔ)單元中也被寫(xiě)入數(shù)據(jù)的誤寫(xiě)入的發(fā)生。
[0009]但是，提升電位通過(guò)與相鄰的存儲(chǔ)單元之間的電容結(jié)合而下降。因此，如果伴隨微細(xì)化的發(fā)展而存儲(chǔ)單元彼此之間的尺寸變短，則與相鄰的存儲(chǔ)單元之間的電容結(jié)合變大，所以提升電位的下降有可能變顯著。結(jié)果，誤寫(xiě)入的發(fā)生有可能增加。


【發(fā)明內(nèi)容】

[0010]本發(fā)明要解決的課題是提供一種能夠抑制誤寫(xiě)入的發(fā)生的非易失性半導(dǎo)體存儲(chǔ)裝置及數(shù)據(jù)寫(xiě)入方法。
[0011]根據(jù)一實(shí)施方式，非易失性半導(dǎo)體存儲(chǔ)裝置具備:多個(gè)存儲(chǔ)單元組合，分別具有串聯(lián)連接的多個(gè)存儲(chǔ)單元；多個(gè)位線(xiàn)，分別連接在對(duì)應(yīng)的上述存儲(chǔ)單元組合上；多個(gè)字線(xiàn)，每個(gè)字線(xiàn)共用地連接在上述多個(gè)存儲(chǔ)單元組合的對(duì)應(yīng)的上述存儲(chǔ)單元的控制柵極上；以及控制器，進(jìn)行向上述多個(gè)存儲(chǔ)單元的數(shù)據(jù)的寫(xiě)入動(dòng)作的控制。
[0012]并且，上述控制器執(zhí)行:第I步驟，對(duì)連接在第4n — 3個(gè)(η是自然數(shù))上述位線(xiàn)上的進(jìn)行寫(xiě)入的上述存儲(chǔ)單元、和連接在第4η - 2個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù);第2步驟，對(duì)連接在第4η -1個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元、和連接在第4η個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)。
[0013]本發(fā)明能夠抑制誤寫(xiě)入的發(fā)生。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0014]圖1是用來(lái)例示有關(guān)本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置100的示意電路圖。
[0015]圖2是用來(lái)例示與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合的影響的示意剖視圖。
[0016]圖3是用來(lái)例示數(shù)據(jù)的寫(xiě)入模式的示意圖。
[0017]圖4是用來(lái)例示有關(guān)比較例的數(shù)據(jù)的寫(xiě)入動(dòng)作的示意圖。
[0018]圖5(a)、圖5(b)是用來(lái)例示有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作的示意圖。
[0019]圖6是用來(lái)例示與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合的影響的示意剖視圖。
[0020]圖7是用來(lái)例示升壓寫(xiě)入的示意圖。

【具體實(shí)施方式】
[0021]以下，參照附圖例示實(shí)施方式。另外，在各圖中，對(duì)于同樣的構(gòu)成要素賦予相同的標(biāo)號(hào)，適當(dāng)省略詳細(xì)的說(shuō)明。
[0022]圖1是用來(lái)例示有關(guān)本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置100的示意電路圖。
[0023]如圖1所示，有關(guān)本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置100具有存儲(chǔ)單元陣列1、讀出放大器電路2、行解碼器3、控制器4、輸入輸出緩存5、R0M熔絲6及電壓發(fā)生電路7。
[0024]非易失性半導(dǎo)體存儲(chǔ)裝置100是NAND型閃存存儲(chǔ)器。
[0025]存儲(chǔ)單元陣列I形成在硅基板的一個(gè)單元阱CPWELL內(nèi)。
[0026]存儲(chǔ)單元陣列I具有多個(gè)存儲(chǔ)單元塊BLK(BLK1，BLK2，…，BLKn)。多個(gè)存儲(chǔ)單元塊BLK在位線(xiàn)BL(BLl，BL2，…，BLn)延伸的方向上排列。存儲(chǔ)單元塊BLK為數(shù)據(jù)消除的單位。
[0027]多個(gè)存儲(chǔ)單元塊BLK分別具有多個(gè)存儲(chǔ)單元組合10。
[0028]存儲(chǔ)單元組合10具有在位線(xiàn)BL延伸的方向上串聯(lián)連接的多個(gè)存儲(chǔ)單元MC(MC1，MC2，…，MCn)。在存儲(chǔ)單元MCl上連接著選擇柵極晶體管SI。在存儲(chǔ)單元MCn上連接著選擇柵極晶體管S2。
[0029]存儲(chǔ)單元MC具有柵極絕緣膜(隧道絕緣膜)21、設(shè)在柵極絕緣膜21之上的浮動(dòng)?xùn)艠O22、設(shè)在浮動(dòng)?xùn)艠O22之上的柵極間絕緣膜23、和設(shè)在柵極間絕緣膜23之上的控制柵極24 (例如，參照?qǐng)D6)。
[0030]柵極絕緣膜21例如可以由氧化硅(硅氧化膜)或氮化硅(硅氮化膜)等形成。柵極絕緣膜21的厚度尺寸例如可以設(shè)為lnm(納米)?20nm左右。
[0031]浮動(dòng)?xùn)艠O22例如可以由多晶硅(多結(jié)晶硅)等形成。浮動(dòng)?xùn)艠O22的厚度尺寸例如可以設(shè)為1nm?500nm左右。
[0032]柵極間絕緣膜23例如可以由氧化硅或氮化硅等形成。柵極間絕緣膜23的厚度尺寸例如可以設(shè)為2nm?30nm左右。
[0033]控制柵極24例如可以由多晶硅或WSi (硅化鎢)等形成。控制柵極24的厚度尺寸例如可以設(shè)為1nm?500nm左右。
[0034]在存儲(chǔ)單元組合10內(nèi)，在多個(gè)存儲(chǔ)單元MC的控制柵極24的各自上連接著不同的字線(xiàn) WL(WL1，WL2，...，WLn)。
[0035]此外，控制柵極24經(jīng)由字線(xiàn)WL與相鄰的存儲(chǔ)單元組合10中的對(duì)應(yīng)的存儲(chǔ)單元MC的控制柵極24連接。
[0036]選擇柵極晶體管SI的源極連接在共通源極線(xiàn)CELSRC上。選擇柵極晶體管SI的柵極連接在并列于字線(xiàn)WL設(shè)置的選擇柵極線(xiàn)SGl上。
[0037]選擇柵極晶體管S2的漏極連接在位線(xiàn)BL上。選擇柵極晶體管S2的柵極連接在并列于字線(xiàn)WL設(shè)置的選擇柵極線(xiàn)SG2上。
[0038]共用I條字線(xiàn)WL的多個(gè)存儲(chǔ)單元MC的集合一般構(gòu)成I頁(yè)。但是，如后述那樣，在有關(guān)本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置100中，當(dāng)進(jìn)行數(shù)據(jù)寫(xiě)入時(shí)，有切換被施加0(零)V(伏特)的位線(xiàn)BL的情況。因此，共用I條字線(xiàn)WL的多個(gè)存儲(chǔ)單元MC的集合也有構(gòu)成兩頁(yè)以上的多頁(yè)的情況。
[0039]讀出放大器電路2具有多個(gè)讀出放大器SA。在I條位線(xiàn)BL上連接著I個(gè)讀出放大器SA。
[0040]在數(shù)據(jù)的讀出時(shí)，讀出放大器SA檢測(cè)經(jīng)由位線(xiàn)BL讀出的數(shù)據(jù)，將其放大。
[0041]在數(shù)據(jù)的寫(xiě)入時(shí)，讀出放大器SA經(jīng)由位線(xiàn)BL施加O (零)V (寫(xiě)入數(shù)據(jù))。
[0042]另外，讀出放大器電路2具有未圖示的列解碼器。未圖示的列解碼器在數(shù)據(jù)的讀出時(shí)及數(shù)據(jù)的寫(xiě)入時(shí)，選擇作為對(duì)象的讀出放大器SA。
[0043]行解碼器3在數(shù)據(jù)的讀出時(shí)及數(shù)據(jù)的寫(xiě)入時(shí)，選擇作為對(duì)象的字線(xiàn)WL及選擇柵極線(xiàn)SG1、SG2，施加規(guī)定的電壓。
[0044]控制器4進(jìn)行對(duì)存儲(chǔ)單元陣列I的控制。
[0045]控制器4例如基于寫(xiě)入使能信號(hào)WEn、讀出使能信號(hào)REn、地址閂鎖使能信號(hào)ALE、命令閂鎖使能信號(hào)CLE等的外部控制信號(hào)及保存在ROM熔絲6中的控制數(shù)據(jù)，進(jìn)行對(duì)存儲(chǔ)單元陣列I的控制。
[0046]控制器4例如判定輸入的數(shù)據(jù)是寫(xiě)入數(shù)據(jù)還是地址數(shù)據(jù)。并且，將判定為寫(xiě)入數(shù)據(jù)的數(shù)據(jù)向讀出放大器電路2傳送。將判定為地址數(shù)據(jù)的數(shù)據(jù)向行解碼器3或讀出放大器電路2傳送。
[0047]此外，控制器4例如進(jìn)行數(shù)據(jù)的消除動(dòng)作、數(shù)據(jù)的讀出動(dòng)作、數(shù)據(jù)的寫(xiě)入動(dòng)作及校驗(yàn)動(dòng)作中的各次序控制及施加電壓的控制等。
[0048]在此情況下，各次序控制可以基于保存在ROM熔絲6中的控制數(shù)據(jù)來(lái)進(jìn)行。
[0049]輸入輸出緩存5在讀出放大器電路2與外部輸入輸出端子I/O之間進(jìn)行數(shù)據(jù)交換。此外，輸入輸出緩存5從控制器4接受關(guān)于控制的數(shù)據(jù)及地址數(shù)據(jù)等。
[0050]ROM熔絲6保存非易失性半導(dǎo)體存儲(chǔ)裝置100中的各動(dòng)作的步驟及條件等的信息。
[0051]ROM熔絲6例如保存各種設(shè)定條件(例如讀出時(shí)間或閾值等)、及后述的寫(xiě)入動(dòng)作中的步驟等。
[0052]電壓發(fā)生電路7具有升壓電路11和脈沖發(fā)生電路12。
[0053]升壓電路11基于來(lái)自控制器4的控制信號(hào)，產(chǎn)生寫(xiě)入電壓、寫(xiě)入中間電壓、消除電壓等。
[0054]脈沖發(fā)生電路12將由升壓電路11產(chǎn)生的電壓設(shè)為脈沖電壓。
[0055]S卩，電壓發(fā)生電路7產(chǎn)生寫(xiě)入脈沖電壓Vpgm、寫(xiě)入脈沖中間電壓Vpass、消除脈沖電壓Vera等。
[0056]接著，例示非易失性半導(dǎo)體存儲(chǔ)裝置100的動(dòng)作。
[0057](數(shù)據(jù)的消除動(dòng)作)
[0058]在作為NAND型閃存存儲(chǔ)器的非易失性半導(dǎo)體存儲(chǔ)裝置100中，將數(shù)據(jù)的消除動(dòng)作按照存儲(chǔ)單元塊BLK進(jìn)行。
[0059]在數(shù)據(jù)的消除動(dòng)作中，對(duì)單元阱CPWELL施加消除脈沖電壓Vera (1V?30V左右)。此外，對(duì)作為消除對(duì)象的存儲(chǔ)單元塊BLK (選擇存儲(chǔ)單元塊)內(nèi)的全部字線(xiàn)WL施加0(零)V。于是，通過(guò)FN(福勒諾德海姆，F(xiàn)owler — Nordheim)隧道電流，將儲(chǔ)存在存儲(chǔ)單元MC的浮動(dòng)?xùn)艠O22中的電荷向單元阱CPWELL側(cè)抽取，存儲(chǔ)單元MC的閾值電壓下降。
[0060]這樣，能夠進(jìn)行數(shù)據(jù)的消除。
[0061]另外，為了使選擇柵極晶體管S1、S2的柵極絕緣膜不被破壞，使選擇柵極線(xiàn)SG1、SG2為浮動(dòng)狀態(tài)。此外，使全部位線(xiàn)BL及源極線(xiàn)CELSRC為浮動(dòng)狀態(tài)。
[0062]此外，在消除動(dòng)作后進(jìn)行消除校驗(yàn)動(dòng)作，在數(shù)據(jù)的消除不完全的情況下可以再次進(jìn)行消除動(dòng)作。另外，當(dāng)進(jìn)行再次的消除動(dòng)作時(shí)，能夠?qū)⑾}沖電壓Vera以規(guī)定的值升壓。
[0063](數(shù)據(jù)的讀出動(dòng)作)
[0064]在數(shù)據(jù)的讀出動(dòng)作中，對(duì)連接著作為讀出對(duì)象的存儲(chǔ)單元MC的字線(xiàn)WL施加讀出電壓(例如0(零)V)。此外，對(duì)連接著不是讀出對(duì)象的存儲(chǔ)單元MC的字線(xiàn)WL施加讀出通過(guò)電壓Vread (例如3V?8V左右)。
[0065]并且，由讀出放大器電路2檢測(cè)在設(shè)有作為讀出對(duì)象的存儲(chǔ)單元MC的存儲(chǔ)單元組合10中是否流過(guò)電流。此時(shí)，如果在作為讀出對(duì)象的存儲(chǔ)單元MC的浮動(dòng)?xùn)艠O22中儲(chǔ)存有電荷，則由于閾值電壓較高，所以不流過(guò)電流。另一方面，如果在作為讀出對(duì)象的存儲(chǔ)單元MC的浮動(dòng)?xùn)艠O22中沒(méi)有儲(chǔ)存電荷(如果是消除狀態(tài))則流過(guò)電流。
[0066]這樣，能夠進(jìn)行數(shù)據(jù)的讀出。
[0067](有關(guān)比較例的數(shù)據(jù)的寫(xiě)入動(dòng)作)
[0068]這里，首先對(duì)有關(guān)比較例的數(shù)據(jù)的寫(xiě)入動(dòng)作進(jìn)行說(shuō)明。
[0069]在有關(guān)比較例的數(shù)據(jù)的寫(xiě)入動(dòng)作中，將寫(xiě)入動(dòng)作以頁(yè)為單位執(zhí)行。
[0070]因此，在選擇存儲(chǔ)單元塊中，對(duì)連接著選擇存儲(chǔ)單元(進(jìn)行數(shù)據(jù)的寫(xiě)入的存儲(chǔ)單元)MCa的字線(xiàn)WL施加寫(xiě)入脈沖電壓Vpgm (例如1V?25V左右)。此外，對(duì)連接著非選擇存儲(chǔ)單元(不進(jìn)行數(shù)據(jù)的寫(xiě)入的存儲(chǔ)單元)MCb的字線(xiàn)WL施加寫(xiě)入脈沖中間電壓Vpass (例如5V?15V左右)，對(duì)選擇柵極線(xiàn)SG2施加電源電壓Vdd。
[0071]在向選擇存儲(chǔ)單元MCa寫(xiě)入數(shù)據(jù)的情況下，從讀出放大器電路2對(duì)連接在設(shè)有選擇存儲(chǔ)單元MCa的存儲(chǔ)單元組合10上的位線(xiàn)BL施加O (零)V。如果對(duì)位線(xiàn)BL施加O (零)V,則選擇柵極晶體管S2成為開(kāi)啟狀態(tài)，從位線(xiàn)BL對(duì)選擇存儲(chǔ)單元MCa的溝道傳送O (零)V。由此，在選擇存儲(chǔ)單元MCa中，在溝道與浮動(dòng)?xùn)艠O22之間作用有較高的電場(chǎng)，從溝道向浮動(dòng)?xùn)艠O22注入電荷。
[0072]這樣，向選擇存儲(chǔ)單元MCa寫(xiě)入數(shù)據(jù)。
[0073]另一方面，為了抑制向與選擇存儲(chǔ)單元MCa共用字線(xiàn)WL的非選擇存儲(chǔ)單元MCb的數(shù)據(jù)的寫(xiě)入，即為了抑制誤寫(xiě)入，進(jìn)行自我提升。
[0074]對(duì)連接在設(shè)有非選擇存儲(chǔ)單元MCb的存儲(chǔ)單元組合10上的位線(xiàn)BL施加電源電壓Vdd0如果對(duì)位線(xiàn)BL施加電源電壓Vdd，則選擇柵極晶體管S2成為截?cái)酄顟B(tài)，溝道成為浮動(dòng)狀態(tài)。
[0075]在此情況下，溝道電位通過(guò)與浮動(dòng)?xùn)艠O22之間的電容結(jié)合而被升壓。因此，在溝道與浮動(dòng)?xùn)艠O22之間沒(méi)有作用較高的電場(chǎng)，向浮動(dòng)?xùn)艠O22的電子的注入被抑制。
[0076]因此，能夠抑制向非選擇存儲(chǔ)單元MCb的數(shù)據(jù)的寫(xiě)入。
[0077]這里，如果通過(guò)進(jìn)行自我提升而升壓后的非選擇存儲(chǔ)單元MCb的溝道電位(提升電位)充分高，則能夠抑制誤寫(xiě)入的發(fā)生。
[0078]但是，提升電位會(huì)通過(guò)與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合而下降。
[0079]圖2是用來(lái)例示與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合的影響的示意剖視圖。
[0080]提升電位通過(guò)與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合而下降。
[0081]在此情況下，如果非選擇存儲(chǔ)單元MCb的旁邊是選擇存儲(chǔ)單元MCa，則非選擇存儲(chǔ)單元MCb與選擇存儲(chǔ)單元MCa之間的電容結(jié)合變大，非選擇存儲(chǔ)單元MCb的提升電位的下降變大。
[0082]特別是，如圖2所示，如果非選擇存儲(chǔ)單元MCb的兩旁是選擇存儲(chǔ)單元MCa，則非選擇存儲(chǔ)單元MCb的提升電位的下降變顯著。
[0083]因此，如果非選擇存儲(chǔ)單元MCb的兩旁是選擇存儲(chǔ)單元MCa，則容易發(fā)生向非選擇存儲(chǔ)單元MCb的誤寫(xiě)入。
[0084]圖3是用來(lái)例示數(shù)據(jù)的寫(xiě)入模式的示意圖。
[0085]另外，圖3中的“C”表示選擇存儲(chǔ)單元MCa，“E”表示非選擇存儲(chǔ)單元MCb。
[0086]在圖3中進(jìn)行了例示的寫(xiě)入模式是對(duì)連接在字線(xiàn)WL2上的多個(gè)存儲(chǔ)單元MC每隔I個(gè)進(jìn)行數(shù)據(jù)的寫(xiě)入的情況。
[0087]圖4是用來(lái)例示有關(guān)比較例的數(shù)據(jù)的寫(xiě)入動(dòng)作的示意圖。
[0088]圖4是對(duì)連接在字線(xiàn)WL2上的多個(gè)選擇存儲(chǔ)單元MCa同時(shí)寫(xiě)入數(shù)據(jù)的情況。
[0089]在此情況下，對(duì)字線(xiàn)WL2施加寫(xiě)入脈沖電壓Vpgm，對(duì)字線(xiàn)WLl、WL3施加寫(xiě)入脈沖中間電壓Vpass。
[0090]并且，對(duì)連接在設(shè)有選擇存儲(chǔ)單元MCa的存儲(chǔ)單元組合10上的位線(xiàn)BL1、BL3、BL5施加O (零)V。于是，如上述那樣，在選擇存儲(chǔ)單元MCa中，在溝道與浮動(dòng)?xùn)艠O22之間作用較高的電場(chǎng)，從溝道向浮動(dòng)?xùn)艠O22注入電荷。
[0091]此外，對(duì)連接在設(shè)有非選擇存儲(chǔ)單元MCb的存儲(chǔ)單元組合10上的位線(xiàn)BL2、BL4、BL6施加電源電壓Vdd。于是，如上述那樣發(fā)生自我提升，抑制向非選擇存儲(chǔ)單元MCb的數(shù)據(jù)的寫(xiě)入。
[0092]但是，非選擇存儲(chǔ)單元MCb的兩旁為選擇存儲(chǔ)單元MCa。因此，如上述那樣，非選擇存儲(chǔ)單元MCb的提升電位的下降變顯著，容易發(fā)生向非選擇存儲(chǔ)單元MCb的誤寫(xiě)入。
[0093]此外，近年來(lái)，隨著微細(xì)化的發(fā)展，存儲(chǔ)單元MC彼此之間的尺寸有變短的趨勢(shì)。因此，電容結(jié)合的影響變得更大，誤寫(xiě)入的發(fā)生有可能增加。
[0094]所以，在有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作中，如以下這樣進(jìn)行數(shù)據(jù)的寫(xiě)入。
[0095](有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作)
[0096]圖5(a)、圖5(b)是用來(lái)例示有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作的示意圖。
[0097]圖5(a)、圖5(b)是對(duì)在圖3中進(jìn)行了例示的連接在字線(xiàn)WL2上的多個(gè)存儲(chǔ)單元MC每隔I個(gè)進(jìn)行數(shù)據(jù)的寫(xiě)入的情況。
[0098]此外，是對(duì)連接在字線(xiàn)WL2上的多個(gè)選擇存儲(chǔ)單元MCa分兩次將數(shù)據(jù)寫(xiě)入的情況。
[0099]圖6是用來(lái)例示與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合的影響的示意剖視圖。
[0100]在有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作的情況下，也對(duì)字線(xiàn)WL2施加寫(xiě)入脈沖電壓Vpgm,對(duì)字線(xiàn)WL1、WL3施加寫(xiě)入脈沖中間電壓Vpass。
[0101]此外，對(duì)連接在設(shè)有非選擇存儲(chǔ)單元MCb的存儲(chǔ)單元組合10上的位線(xiàn)BL2、BL4、BL6施加電源電壓Vdd。于是，如上述那樣發(fā)生自我提升，抑制向非選擇存儲(chǔ)單元MCb的數(shù)據(jù)的寫(xiě)入。
[0102]并且，首先如圖5(a)所示，對(duì)連接在設(shè)有選擇存儲(chǔ)單元MCa的存儲(chǔ)單元組合10上的位線(xiàn)BL1、BL5施加0(零)V(相當(dāng)于第I步驟的一例)。
[0103]此時(shí)，不對(duì)位線(xiàn)BL3施加O (零)V，例如施加電源電壓Vdd。
[0104]于是，在連接于位線(xiàn)BL1、BL5上的選擇存儲(chǔ)單元MCa中，在溝道與浮動(dòng)?xùn)艠O22之間作用有較高的電場(chǎng)，從溝道向浮動(dòng)?xùn)艠O22注入電荷。
[0105]接著，如圖5(b)所示，對(duì)連接在設(shè)有選擇存儲(chǔ)單元MCa的存儲(chǔ)單元組合10上的位線(xiàn)BL3施加0(零)V(相當(dāng)于第2步驟的一例)。
[0106]此時(shí)，對(duì)位線(xiàn)BL4不施加O (零)V，例如施加電源電壓Vdd。
[0107]于是，在連接在位線(xiàn)BL3上的選擇存儲(chǔ)單元MCa中，在溝道與浮動(dòng)?xùn)艠O22之間作用有較高的電場(chǎng)，從溝道向浮動(dòng)?xùn)艠O22注入電荷。
[0108]S卩，在有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作中，在共用I條字線(xiàn)WL的多個(gè)存儲(chǔ)單元MC中，對(duì)于在非選擇存儲(chǔ)單元MCb的兩側(cè)分別相鄰的兩個(gè)存儲(chǔ)單元MC中的至少某個(gè)不施加0(零)V。
[0109]這樣，如圖6所示，能夠抑制非選擇存儲(chǔ)單元MCb與相鄰的存儲(chǔ)單元MC之間的電容結(jié)合增加。
[0110]因此，能夠抑制提升電位的下降，所以能夠抑制向非選擇存儲(chǔ)單元MCb的誤寫(xiě)入的發(fā)生。
[0111]即，在有關(guān)本實(shí)施方式的寫(xiě)入動(dòng)作中，執(zhí)行--第I步驟，向連接在第4n— 3個(gè)(η是自然數(shù))位線(xiàn)BL上的選擇存儲(chǔ)單元MCa(進(jìn)行寫(xiě)入的存儲(chǔ)單元)和連接在第4η — 2個(gè)位線(xiàn)BL上的選擇存儲(chǔ)單元MCa寫(xiě)入數(shù)據(jù)；和第2步驟，對(duì)連接在第4η — I個(gè)位線(xiàn)BL上的選擇存儲(chǔ)單元MCa和連接在第4η個(gè)位線(xiàn)BL上的選擇存儲(chǔ)單元MCa寫(xiě)入數(shù)據(jù)。
[0112]另外，圖5(a)、圖5(b)中例示的是η為I和2的情況下的一例。
[0113]此外，第2步驟既可以在第I步驟之后進(jìn)行，也可以在第I步驟之前進(jìn)行。
[0114]如果以這樣的步驟進(jìn)行寫(xiě)入，則能夠使得對(duì)相鄰的2個(gè)存儲(chǔ)單元MC中的至少某個(gè)不施加0(零)V。
[0115]因此，能夠抑制提升電位的下降，所以能夠抑制向非選擇存儲(chǔ)單元MCb的誤寫(xiě)入的發(fā)生。
[0116]這里，如果將數(shù)據(jù)分兩次寫(xiě)入，則相比將數(shù)據(jù)以I次寫(xiě)入的情況，寫(xiě)入所需要的時(shí)間變長(zhǎng)。
[0117]此外，寫(xiě)入脈沖電壓Vpgm越高，則向非選擇存儲(chǔ)單元MCb的誤寫(xiě)入越容易發(fā)生。
[0118]因此，在寫(xiě)入脈沖電壓Vpgm超過(guò)了預(yù)先設(shè)定的閾值Vl的情況下，也能夠進(jìn)行第I步驟和第2步驟。在此情況下，在寫(xiě)入脈沖電壓Vpgm是預(yù)先設(shè)定的閾值Vl以下的情況下，能夠?qū)B接在共用的字線(xiàn)WL上的多個(gè)選擇存儲(chǔ)單元MCa同時(shí)寫(xiě)入數(shù)據(jù)(相當(dāng)于第3步驟的一例)。
[0119]這樣，能夠抑制寫(xiě)入所需要的時(shí)間變長(zhǎng)。
[0120]另外，第I步驟、第2步驟、第3步驟、寫(xiě)入脈沖電壓Vpgm的施加、寫(xiě)入脈沖中間電壓Vpass的施加、電源電壓Vdd的施加等由控制器4執(zhí)行。
[0121]例如，有在數(shù)據(jù)的寫(xiě)入中進(jìn)行所謂升壓寫(xiě)入的情況。
[0122]圖7是用來(lái)例示升壓寫(xiě)入的示意圖。
[0123]如圖7所示，在升壓寫(xiě)入中，在數(shù)據(jù)寫(xiě)入動(dòng)作后，進(jìn)行確認(rèn)是否對(duì)選擇存儲(chǔ)單元MCa正確地寫(xiě)入了數(shù)據(jù)的校驗(yàn)讀出(寫(xiě)入校驗(yàn))動(dòng)作。在校驗(yàn)讀出動(dòng)作的結(jié)果是判斷為在選擇存儲(chǔ)單元MCa中沒(méi)有被寫(xiě)入數(shù)據(jù)的情況下，重復(fù)進(jìn)行如下動(dòng)作，即:使寫(xiě)入脈沖電壓Vpgm階段性地上升(升壓)而僅對(duì)判斷為沒(méi)有被寫(xiě)入的選擇存儲(chǔ)單元MCa進(jìn)行寫(xiě)入的動(dòng)作、和校驗(yàn)讀出動(dòng)作。
[0124]此時(shí),對(duì)判斷為已被寫(xiě)入的選擇存儲(chǔ)單元MCa的位線(xiàn)BL不施加O (零)V,而例如施加電源電壓Vdd。這樣，使得不會(huì)對(duì)判斷為已被寫(xiě)入的選擇存儲(chǔ)單元MCa進(jìn)行進(jìn)一步的寫(xiě)入。
[0125]另外，升壓寫(xiě)入由控制器4執(zhí)行。
[0126]此時(shí)，在寫(xiě)入脈沖電壓Vpgm超過(guò)了預(yù)先設(shè)定的閾值Vl的情況下，進(jìn)行第I步驟和第2步驟。此外，在寫(xiě)入脈沖電壓Vpgm是預(yù)先設(shè)定的閾值Vl以下的情況下，能夠?qū)B接在共用的字線(xiàn)WL上的多個(gè)選擇存儲(chǔ)單元MCa同時(shí)寫(xiě)入數(shù)據(jù)。
[0127]這樣，能夠抑制寫(xiě)入所需要的時(shí)間變長(zhǎng)。
[0128]此外，有對(duì)選擇存儲(chǔ)單元MCa寫(xiě)入多值數(shù)據(jù)的情況。
[0129]例如，有對(duì)I個(gè)選擇存儲(chǔ)單元MCa將閾值電壓的值控制為4種、寫(xiě)入兩位的數(shù)據(jù)的情況。
[0130]在寫(xiě)入兩位的數(shù)據(jù)的情況下，形成兩個(gè)子頁(yè)(上位頁(yè)、下位頁(yè))。
[0131]并且，執(zhí)行以下的寫(xiě)入步驟，S卩:基于寫(xiě)入脈沖電壓Vpgml (相當(dāng)于第I寫(xiě)入電壓的一例)的下位頁(yè)數(shù)據(jù)(page data)的寫(xiě)入步驟、和基于比寫(xiě)入脈沖電壓Vpgml高的寫(xiě)入脈沖電壓Vpgm2(相當(dāng)于第2寫(xiě)入電壓的一例)的上位頁(yè)數(shù)據(jù)的寫(xiě)入步驟。
[0132]另外，多值數(shù)據(jù)的寫(xiě)入由控制器4執(zhí)行。
[0133]在此情況下，在上位頁(yè)數(shù)據(jù)的寫(xiě)入脈沖電壓Vpgm2超過(guò)了規(guī)定的閾值的情況下，能夠進(jìn)行第I步驟和第2步驟。
[0134]此外，在上位頁(yè)數(shù)據(jù)的寫(xiě)入脈沖電壓Vpgm2為規(guī)定的閾值Vl以下的情況下，能夠?qū)B接在共用的字線(xiàn)WL上的多個(gè)選擇存儲(chǔ)單元MCa同時(shí)寫(xiě)入數(shù)據(jù)。
[0135]這樣，能夠抑制寫(xiě)入所需要的時(shí)間變長(zhǎng)。
[0136]此外，在下位頁(yè)數(shù)據(jù)的寫(xiě)入脈沖電壓Vpgm2超過(guò)了規(guī)定的閾值的情況下，能夠進(jìn)行第I步驟和第2步驟。
[0137]此外，在下位頁(yè)數(shù)據(jù)的寫(xiě)入脈沖電壓Vpgm2為規(guī)定的閾值Vl以下的情況下，能夠?qū)B接在共用的字線(xiàn)WL上的多個(gè)選擇存儲(chǔ)單元MCa同時(shí)寫(xiě)入數(shù)據(jù)。
[0138]這樣，能夠抑制寫(xiě)入所需要的時(shí)間變長(zhǎng)。
[0139]另外，閾值Vl可能受到存儲(chǔ)單元MC彼此之間的尺寸的影響。
[0140]例如，如果存儲(chǔ)單元MC彼此之間的尺寸變短(如果微細(xì)化發(fā)展)，則閾值Vl變低。
[0141]此外，通過(guò)工藝條件的變動(dòng)等，可能在存儲(chǔ)單元MC彼此之間的尺寸上發(fā)生偏離。
[0142]因此，在非易失性半導(dǎo)體存儲(chǔ)裝置100中，可以預(yù)先求出發(fā)生誤寫(xiě)入的寫(xiě)入脈沖電壓，基于該結(jié)果決定閾值VI。在此情況下，將關(guān)于有關(guān)本實(shí)施方式的數(shù)據(jù)的寫(xiě)入動(dòng)作的步驟及其條件(例如閾值Vl等)的信息作為控制數(shù)據(jù)，向ROM熔絲6保存。
[0143]并且，控制器4基于保存在ROM熔絲6中的控制數(shù)據(jù)進(jìn)行數(shù)據(jù)的寫(xiě)入動(dòng)作的控制。
[0144]說(shuō)明了本發(fā)明的一些實(shí)施方式，但這些實(shí)施方式是作為例子提示的，并不意味著限定發(fā)明的范圍。這些新的實(shí)施方式能夠以其他各種各樣的形態(tài)實(shí)施，在不脫離發(fā)明的主旨的范圍內(nèi)能夠進(jìn)行各種省略、替換、變更。這些實(shí)施方式及其變形包含在發(fā)明的范圍及主旨中，并包含在權(quán)利要求書(shū)所記載的發(fā)明和其等價(jià)的范圍中。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 具備: 多個(gè)存儲(chǔ)單元組合，分別具有串聯(lián)連接的多個(gè)存儲(chǔ)單元； 多個(gè)位線(xiàn)，分別與對(duì)應(yīng)的上述存儲(chǔ)單元組合連接； 多個(gè)字線(xiàn)，每個(gè)字線(xiàn)共用地與上述多個(gè)存儲(chǔ)單元組合的對(duì)應(yīng)的上述存儲(chǔ)單元的控制柵極連接；以及 控制器，進(jìn)行向上述多個(gè)存儲(chǔ)單元的數(shù)據(jù)的寫(xiě)入動(dòng)作的控制； 上述控制器執(zhí)行如下步驟: 第I步驟，對(duì)連接在第4η - 3個(gè)上述位線(xiàn)上的進(jìn)行寫(xiě)入的上述存儲(chǔ)單元、和連接在第4η 一 2個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)；以及 第2步驟，對(duì)連接在第4η -1個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元、和連接在第4η個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)，其中η是自然數(shù)。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器對(duì)連接著進(jìn)行上述寫(xiě)入的存儲(chǔ)單元的上述字線(xiàn)施加寫(xiě)入電壓。
3.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器使上述寫(xiě)入電壓階段性地變高。
4.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器還能夠執(zhí)行對(duì)于連接在共用的上述字線(xiàn)上的進(jìn)行寫(xiě)入的多個(gè)上述存儲(chǔ)單元同時(shí)寫(xiě)入上述數(shù)據(jù)的第3步驟； 上述控制器在上述寫(xiě)入電壓為規(guī)定的閾值以下的情況下執(zhí)行上述第3步驟； 在上述寫(xiě)入電壓超過(guò)規(guī)定的閾值的情況下，執(zhí)行上述第I步驟和上述第2步驟。
5.如權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器執(zhí)行基于第I寫(xiě)入電壓的下位頁(yè)數(shù)據(jù)的寫(xiě)入步驟、和基于比上述第I寫(xiě)入電壓高的第2寫(xiě)入電壓的上位頁(yè)數(shù)據(jù)的寫(xiě)入步驟。
6.如權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器還能夠執(zhí)行對(duì)于連接在共用的上述字線(xiàn)上的進(jìn)行寫(xiě)入的多個(gè)上述存儲(chǔ)單元同時(shí)寫(xiě)入上述數(shù)據(jù)的第3步驟； 上述控制器在上述第2寫(xiě)入電壓為規(guī)定的閾值以下的情況下執(zhí)行上述第3步驟； 在上述第2寫(xiě)入電壓超過(guò)規(guī)定的閾值的情況下，執(zhí)行上述第I步驟和上述第2步驟。
7.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器在上述第I步驟中，對(duì)上述第4η - 3個(gè)上述位線(xiàn)施加0V，對(duì)上述第4η — 2個(gè)上述位線(xiàn)施加電源電壓。
8.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述控制器在上述第2步驟中，對(duì)上述第4η -1個(gè)上述位線(xiàn)施加0V，對(duì)上述第4η個(gè)上述位線(xiàn)施加電源電壓。
9.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 還具備保存關(guān)于上述第I步驟和上述第2步驟的信息的ROM熔絲； 上述控制器基于保存在上述ROM熔絲中的信息，執(zhí)行上述第I步驟和上述第2步驟。
10.如權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 上述ROM熔絲還保存關(guān)于上述第3步驟的信息； 上述控制器基于保存在上述ROM熔絲中的信息，執(zhí)行上述第3步驟。
11.一種數(shù)據(jù)寫(xiě)入方法，是非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫(xiě)入方法，所述非易失性半導(dǎo)體存儲(chǔ)裝置具備: 多個(gè)存儲(chǔ)單元組合，分別具有串聯(lián)連接的多個(gè)存儲(chǔ)單元； 多個(gè)位線(xiàn)，分別與對(duì)應(yīng)的上述存儲(chǔ)單元組合連接； 多個(gè)字線(xiàn)，每個(gè)字線(xiàn)共用地與上述多個(gè)存儲(chǔ)單元組合的對(duì)應(yīng)的上述存儲(chǔ)單元的控制柵極連接；以及 控制器，進(jìn)行向上述多個(gè)存儲(chǔ)單元的數(shù)據(jù)的寫(xiě)入動(dòng)作的控制， 在上述數(shù)據(jù)寫(xiě)入方法中，由上述控制器執(zhí)行如下步驟: 第I步驟，對(duì)連接在第4n - 3個(gè)上述位線(xiàn)上的進(jìn)行寫(xiě)入的上述存儲(chǔ)單元、和連接在第4n 一 2個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)；以及 第2步驟，對(duì)連接在第4n -1個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元、和連接在第4n個(gè)上述位線(xiàn)上的進(jìn)行上述寫(xiě)入的存儲(chǔ)單元，寫(xiě)入上述數(shù)據(jù)，其中η是自然數(shù)。
12.如權(quán)利要求11所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 由上述控制器對(duì)連接著進(jìn)行上述寫(xiě)入的存儲(chǔ)單元的上述字線(xiàn)施加寫(xiě)入電壓。
13.如權(quán)利要求12所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 由上述控制器使上述寫(xiě)入電壓階段性地變高。
14.如權(quán)利要求12所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 上述控制器還能夠執(zhí)行對(duì)連接在共用的上述字線(xiàn)上的進(jìn)行寫(xiě)入的多個(gè)上述存儲(chǔ)單元同時(shí)寫(xiě)入上述數(shù)據(jù)的第3步驟； 上述控制器在上述寫(xiě)入電壓為規(guī)定的閾值以下的情況下，執(zhí)行上述第3步驟； 在上述寫(xiě)入電壓超過(guò)規(guī)定的閾值的情況下，執(zhí)行上述第I步驟和上述第2步驟。
15.如權(quán)利要求11所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 由上述控制器執(zhí)行基于第I寫(xiě)入電壓的下位頁(yè)數(shù)據(jù)的寫(xiě)入步驟、和基于比上述第I寫(xiě)入電壓高的第2寫(xiě)入電壓的上位頁(yè)數(shù)據(jù)的寫(xiě)入步驟。
16.如權(quán)利要求15所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 上述控制器還能夠執(zhí)行對(duì)連接在共用的上述字線(xiàn)上的進(jìn)行寫(xiě)入的多個(gè)上述存儲(chǔ)單元同時(shí)寫(xiě)入上述數(shù)據(jù)的第3步驟； 上述控制器在上述第2寫(xiě)入電壓為規(guī)定的閾值以下的情況下，執(zhí)行上述第3步驟； 在上述第2寫(xiě)入電壓超過(guò)規(guī)定的閾值的情況下，執(zhí)行上述第I步驟和上述第2步驟。
17.如權(quán)利要求11所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 上述控制器在上述第I步驟中，對(duì)上述第4η - 3個(gè)上述位線(xiàn)施加0V，對(duì)上述第4η — 2個(gè)上述位線(xiàn)施加電源電壓。
18.如權(quán)利要求11所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 上述控制器在上述第2步驟中，對(duì)上述第4η -1個(gè)上述位線(xiàn)施加0V，對(duì)上述第4η個(gè)上述位線(xiàn)施加電源電壓。
19.如權(quán)利要求11所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 上述非易失性半導(dǎo)體存儲(chǔ)裝置還具備保存關(guān)于上述第I步驟和上述第2步驟的信息的ROM熔絲； 上述控制器基于保存在上述ROM熔絲中的信息，執(zhí)行上述第I步驟和上述第2步驟。
20.如權(quán)利要求16所述的數(shù)據(jù)寫(xiě)入方法，其特征在于， 上述ROM熔絲還保存關(guān)于上述第3步驟的信息； 上述控制器基于保存在上述ROM熔絲中的信息，執(zhí)行上述第3步驟。
【文檔編號(hào)】G11C16/10GK104425028SQ201410415256
【公開(kāi)日】2015年3月18日 申請(qǐng)日期:2014年8月21日 優(yōu)先權(quán)日:2013年8月23日
【發(fā)明者】梅澤裕介, 木下繁 申請(qǐng)人:株式會(huì)社東芝