具有列流水線(xiàn)的三維存儲(chǔ)器系統(tǒng)的制作方法
【專(zhuān)利摘要】按塊布置非易失性存儲(chǔ)元件的單片三維陣列。非易失性存儲(chǔ)元件連接到位線(xiàn)和字線(xiàn)。每塊的位線(xiàn)被分組為位線(xiàn)列。位線(xiàn)列包括連接到對(duì)應(yīng)塊的上側(cè)的選擇電路的位線(xiàn)上列和連接到對(duì)應(yīng)塊的下側(cè)的選擇電路的位線(xiàn)下列。在兩個(gè)或更多個(gè)位線(xiàn)列之間的數(shù)據(jù)編程被流水線(xiàn)化，以提高編程速度。編程處理的一個(gè)實(shí)施例包括：將兩個(gè)位線(xiàn)列選擇性地連接到一組一個(gè)或更多個(gè)選擇電路；使用所述一個(gè)或更多個(gè)選擇電路將所述兩個(gè)位線(xiàn)列中的一列選擇性地連接到一個(gè)或更多個(gè)信號(hào)源；將當(dāng)前連接到所述一個(gè)或更多個(gè)信號(hào)源的位線(xiàn)列的非易失性存儲(chǔ)元件編程；并且在連接到該組一個(gè)或更多個(gè)選擇電路的位線(xiàn)列中的一列正被編程同時(shí)，改變另一位線(xiàn)列。
【專(zhuān)利說(shuō)明】具有列流水線(xiàn)的三維存儲(chǔ)器系統(tǒng)
【背景技術(shù)】【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及數(shù)據(jù)存儲(chǔ)技術(shù)。
[0002]相關(guān)技術(shù)的描述
[0003]半導(dǎo)體存儲(chǔ)器已經(jīng)更加廣泛地用在各種電子設(shè)備中。例如，非易失性半導(dǎo)體存儲(chǔ)器被用在蜂窩電話(huà)、數(shù)字照相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置以及其他裝置中。當(dāng)半導(dǎo)體存儲(chǔ)器被用在消費(fèi)電子設(shè)備中時(shí)，消費(fèi)者通常希望該半導(dǎo)體存儲(chǔ)器以足夠的速度執(zhí)行，使得該存儲(chǔ)器不會(huì)減慢電子設(shè)備的操作。另外，希望增加存儲(chǔ)器中的存儲(chǔ)密度，同時(shí)使用于外圍電路空間最小化。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0004]圖1是存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)施例的框圖。
[0005]圖2是存儲(chǔ)器單元的一個(gè)實(shí)施例的簡(jiǎn)化透視圖。
[0006]圖3是描繪可逆電阻切換元件的1-V特性的曲線(xiàn)圖。
[0007]圖4A是三維存儲(chǔ)器陣列的一個(gè)實(shí)施例的一部分的簡(jiǎn)化透視圖。
[0008]圖4B是三維存儲(chǔ)器陣列的一個(gè)實(shí)施例的一部分的簡(jiǎn)化透視圖。
[0009]圖5A描繪存儲(chǔ)器系統(tǒng)的頂視圖。
[0010]圖5B描繪三維存儲(chǔ)器的一個(gè)實(shí)施例的各層的一個(gè)子組。
[0011]圖6描繪存儲(chǔ)器陣列的一個(gè)示例構(gòu)成。
[0012]圖7描繪存儲(chǔ)器陣列的兩條結(jié)構(gòu)的一個(gè)實(shí)施例。
[0013]圖8描繪灣區(qū)的一個(gè)實(shí)施例。
[0014]圖9是存儲(chǔ)器單元的塊的數(shù)據(jù)線(xiàn)和選擇電路的一個(gè)實(shí)施例的示意圖。
[0015]圖10是選擇電路的一個(gè)實(shí)施例的示意圖。
[0016]圖11是復(fù)用器電路的一個(gè)實(shí)施例的示意圖。
[0017]圖12是復(fù)用器電路的一個(gè)實(shí)施例的示意圖。
[0018]圖13是復(fù)用器電路的一個(gè)實(shí)施例的示意圖。
[0019]圖14是描述存儲(chǔ)器系統(tǒng)的操作的一個(gè)實(shí)施例的時(shí)序圖。
[0020]圖15是描述存儲(chǔ)器系統(tǒng)的操作的一個(gè)實(shí)施例的流程圖。
[0021]圖16是存儲(chǔ)器單元的兩個(gè)塊的數(shù)據(jù)線(xiàn)和選擇電路的一個(gè)實(shí)施例的示意圖。
[0022]圖17是用于在全局?jǐn)?shù)據(jù)線(xiàn)和局部數(shù)據(jù)線(xiàn)之間提供選擇性通信的電路的一個(gè)實(shí)施例的示意圖。
[0023]圖18是描述存儲(chǔ)器系統(tǒng)的操作的一個(gè)實(shí)施例的流程圖。
[0024]圖19是解釋存儲(chǔ)器系統(tǒng)的操作的時(shí)序圖。
【具體實(shí)施方式】[0025]本文中描述具有提高的編程速度和片空間(die space)使用效率的存儲(chǔ)器系統(tǒng)。為了提高編程速度，兩個(gè)被同時(shí)選擇的位線(xiàn)列之間的編程被流水線(xiàn)化。位線(xiàn)列是塊中的位線(xiàn)的分組。
[0026]一個(gè)實(shí)施例包括按塊布置的非易失性存儲(chǔ)元件的單片三維陣列(或者其他結(jié)構(gòu))。該非易失性存儲(chǔ)元件連接到位線(xiàn)和字線(xiàn)。每塊的位線(xiàn)分組為連接到對(duì)應(yīng)塊的上側(cè)的選擇電路的位線(xiàn)上列和連接到對(duì)應(yīng)塊的下側(cè)的選擇電路的位線(xiàn)下列。
[0027]在一個(gè)實(shí)施例中，兩個(gè)或更多個(gè)位線(xiàn)列之間的數(shù)據(jù)編程被流水線(xiàn)化。該編程處理的一個(gè)示例實(shí)施方式包括:將兩個(gè)位線(xiàn)列選擇性地連接到一組一個(gè)或更多個(gè)選擇電路；使用所述一個(gè)或更多個(gè)選擇電路將所述兩個(gè)位線(xiàn)列中的一列選擇性地連接到一個(gè)或更多個(gè)信號(hào)源；將當(dāng)前連接到所述一個(gè)或更多個(gè)信號(hào)源的那個(gè)位線(xiàn)列的非易失性存儲(chǔ)元件編程；以及在連接到該組一個(gè)或更多個(gè)選擇電路的位線(xiàn)列中的一列正被編程的同時(shí)，改變另一位線(xiàn)列。
[0028]圖1是描繪可以實(shí)施本文中描述的技術(shù)的存儲(chǔ)器系統(tǒng)100的一個(gè)示例的框圖。存儲(chǔ)器系統(tǒng)100包括存儲(chǔ)器陣列102，存儲(chǔ)器陣列102可以是存儲(chǔ)器單元的二維或三維陣列。在一個(gè)實(shí)施例中，存儲(chǔ)器陣列102是單片三維存儲(chǔ)器陣列。存儲(chǔ)器陣列102的陣列端子線(xiàn)包括各個(gè)層的被組織為行的字線(xiàn)和各個(gè)層的被組織為列的位線(xiàn)。然而，也可以實(shí)現(xiàn)其他定向。
[0029]單片三維存儲(chǔ)器陣列是在沒(méi)有中間襯底的、諸如晶片的單個(gè)襯底上方形成多個(gè)存儲(chǔ)器層面(memory level)的存儲(chǔ)器陣列。形成一個(gè)存儲(chǔ)器層面的層直接在現(xiàn)有的一個(gè)或更多個(gè)層面的層之上沉積或生長(zhǎng)。相對(duì)比，如在Leedy的美國(guó)專(zhuān)利5，915，167 “ThreeDimensional Structure Memory”中那樣,堆疊的存儲(chǔ)器是通過(guò)在分開(kāi)的襯底上形成存儲(chǔ)器層面并且將這些存儲(chǔ)器層面粘在彼此之上而形成的。在進(jìn)行結(jié)合之前可以將這些襯底變薄或者從存儲(chǔ)器層面去除這些襯底，但是由于存儲(chǔ)器層面最初形成在分開(kāi)的襯底上，所以這些存儲(chǔ)器不是真正的單片三維存儲(chǔ)器陣列。
[0030]存儲(chǔ)器系統(tǒng)100包括行控制電路120，行控制電路120的輸出108連接到存儲(chǔ)器陣列102的對(duì)應(yīng)字線(xiàn)。在本文中，連接可以是直接連接或間接連接(例如，通過(guò)一個(gè)或更多個(gè)其他部件)。行控制電路120從系統(tǒng)控制邏輯電路130接收一組M行地址信號(hào)和一個(gè)或更多個(gè)各種控制信號(hào)，并且典型地可以包括用于讀取和編程操作的諸如行解碼器122、陣列驅(qū)動(dòng)器124和塊選擇電路126的電路。
[0031]存儲(chǔ)器系統(tǒng)100還包括列控制電路110，列控制電路110的輸入/輸出106連接到存儲(chǔ)器陣列102的對(duì)應(yīng)位線(xiàn)。列控制電路110從系統(tǒng)控制邏輯130接收一組N列地址信號(hào)和一個(gè)或更多個(gè)各種控制信號(hào)，并且典型地可以包括諸如列解碼器112、驅(qū)動(dòng)器電路114、塊選擇電路116和讀出放大器118的電路。在一個(gè)實(shí)施例中，讀出放大器118向位線(xiàn)提供信號(hào)并且讀出位線(xiàn)上的信號(hào)。本文中可以使用本領(lǐng)域中已知的各種讀出放大器。
[0032]系統(tǒng)控制邏輯130從控制器134接收數(shù)據(jù)和命令，并且向控制器134提供輸出數(shù)據(jù)?？刂破?34與主機(jī)通信。系統(tǒng)控制邏輯130可以包括用于控制存儲(chǔ)器系統(tǒng)100的操作的一個(gè)或更多個(gè)狀態(tài)機(jī)、寄存器和其他控制邏輯。在其他實(shí)施例中，系統(tǒng)控制邏輯130直接從主機(jī)接收數(shù)據(jù)和命令，并且向該主機(jī)提供輸出數(shù)據(jù)，這是因?yàn)橄到y(tǒng)控制邏輯130包括控制器的功能。[0033]在一個(gè)實(shí)施例中，系統(tǒng)控制邏輯130、列控制電路110、行控制電路120和存儲(chǔ)器陣列102形成在同一集成電路上。例如，系統(tǒng)控制邏輯130、列控制電路110和行控制電路120可以形成在襯底的表面上，并且存儲(chǔ)器陣列102是形成在該襯底上方的單片三維存儲(chǔ)器陣列(并且因此在系統(tǒng)控制邏輯130、列控制電路110和行控制電路120的全部或一部分的上方)。在一些情況下，該控制電路的一部分可以與該存儲(chǔ)器陣列中的一些形成在相同的層上?？梢栽谝韵旅绹?guó)專(zhuān)利中獲得關(guān)于與圖1類(lèi)似的適當(dāng)實(shí)施例的更多信息:美國(guó)專(zhuān)利6,879, 505 ;美國(guó)專(zhuān)利7，286, 439 ;美國(guó)專(zhuān)利6,856, 572 ;以及美國(guó)專(zhuān)利7，359，279，這些專(zhuān)利通過(guò)引用而將其全部?jī)?nèi)容包含在本文中?？刂破?34可以與圖1中示出的其他部件處于同一襯底上或者處于不同襯底上?？刂破?34、系統(tǒng)控制邏輯130、列控制電路110、列解碼器112、驅(qū)動(dòng)器電路114、塊選擇116、讀出放大器118、行控制電路120、行解碼器122、陣列驅(qū)動(dòng)器124和/或塊選擇126可以單獨(dú)地或者以任何方式結(jié)合地被視為一個(gè)或更多個(gè)控制電路。
[0034]存儲(chǔ)器陣列102包括多個(gè)存儲(chǔ)器單元。在一個(gè)實(shí)施例中，每個(gè)存儲(chǔ)器單元包括導(dǎo)引(steering)元件(例如，二極管)和電阻元件。在一個(gè)示例實(shí)施方式中，存儲(chǔ)器單元可以是這樣的:它們可以被一次編程并且可以被多次讀取。一個(gè)示例存儲(chǔ)器單元包括形成在上導(dǎo)體和下導(dǎo)體之間的相交處的層柱(a pillar of layers)0在一個(gè)實(shí)施例中，該柱包括導(dǎo)引元件(諸如二極管)，該導(dǎo)引元件與狀態(tài)改變?cè)?諸如反熔絲層)串聯(lián)連接。當(dāng)反熔絲層完整時(shí)，該單元在電學(xué)上是開(kāi)路。當(dāng)反熔絲層被破壞時(shí)，該單元在電學(xué)上是與被破壞的反熔絲層的電阻串聯(lián)的二極管。可以在以下美國(guó)專(zhuān)利中獲得存儲(chǔ)器單元的示例:美國(guó)專(zhuān)利6，034，882 ;美國(guó)專(zhuān)利6，525，953 ;美國(guó)專(zhuān)利6，952，043 ;美國(guó)專(zhuān)利6，420，215 ;美國(guó)專(zhuān)利6，951，780 ；以及美國(guó)專(zhuān)利 7，081，377。
[0035]在另一個(gè)實(shí)施例中，存儲(chǔ)器單元是可重寫(xiě)的。例如，美國(guó)專(zhuān)利申請(qǐng)公開(kāi)2006/0250836描述了包括與可逆電阻切換元件串聯(lián)耦接的二極管的可重寫(xiě)非易失性存儲(chǔ)器單元，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用包含在本文中?？赡骐娮枨袚Q元件包括可逆電阻切換材料，該可逆電阻切換材料具有可在兩個(gè)或更多個(gè)狀態(tài)之間可逆切換的電阻。例如，該可逆電阻切換材料在生產(chǎn)時(shí)可以處于最初的高電阻狀態(tài)，而該高電阻狀態(tài)在施加第一電壓和/或電流時(shí)可切換到低電阻狀態(tài)。施加第二電壓和/或電流可使該可逆電阻切換材料回到高電阻狀態(tài)。可替選地，該可逆電阻切換元件在生產(chǎn)時(shí)可以處于最初的低電阻狀態(tài)，而當(dāng)施加適當(dāng)?shù)碾妷汉?或電流時(shí)，該低電阻狀態(tài)可逆地可切換到高電阻狀態(tài)。一個(gè)電阻狀態(tài)可以代表二進(jìn)制“0”，而另一個(gè)電阻狀態(tài)可代表二進(jìn)制“I”?？梢允褂枚嘤趦蓚€(gè)的數(shù)據(jù)/電阻狀態(tài)，使得該存儲(chǔ)器單元存儲(chǔ)兩位或更多位的數(shù)據(jù)。在一個(gè)實(shí)施例中，將電阻從高電阻狀態(tài)切換到低電阻狀態(tài)的處理稱(chēng)為設(shè)置(SET)操作。將電阻從低電阻狀態(tài)切換到高電阻狀態(tài)的處理稱(chēng)為復(fù)位(RESET)操作。高電阻狀態(tài)與二進(jìn)制數(shù)據(jù)“O”相關(guān)聯(lián)，并且低電阻狀態(tài)與二進(jìn)制數(shù)據(jù)“I”相關(guān)聯(lián)。在其他實(shí)施例中，設(shè)置和復(fù)位和/或數(shù)據(jù)編碼可以相反。在一些實(shí)施例中，第一次設(shè)置電阻切換元件需要高于正常的電壓，并且被稱(chēng)為形成(FORMING)操作。
[0036]圖2是存儲(chǔ)器單元150的一個(gè)示例的簡(jiǎn)化透視圖，該存儲(chǔ)器單元150包括位于第一導(dǎo)體166和第二導(dǎo)體168之間并且串聯(lián)耦接的可逆電阻切換元件162、導(dǎo)引元件164和勢(shì)魚(yú)(barrier)165。
[0037]可逆電阻切換元件162包括可逆電阻切換材料170，該可逆電阻切換材料170具有可在兩個(gè)或更多個(gè)狀態(tài)之間可逆切換的電阻。在一些實(shí)施例中，可逆電阻切換材料170可以由金屬氧化物形成?？梢允褂酶鞣N不同的金屬氧化物。在一個(gè)示例中，使用氧化鎳。
[0038]在至少一個(gè)實(shí)施例中，通過(guò)使用選擇性的沉積處理，可以在可逆電阻切換材料中使用氧化鎳層，該氧化鎳層不被蝕刻。例如，可以通過(guò)采用諸如電鍍、無(wú)電鍍沉積等的沉積處理只在形成于襯底上方的傳導(dǎo)表面上沉積含鎳層來(lái)形成可逆電阻切換元件。這樣，只有襯底上的傳導(dǎo)層被圖案化和/或被蝕刻(在沉積含鎳層之前)，并且含鎳層不被圖案化和/或被蝕刻。
[0039]在至少一個(gè)實(shí)施例中，可逆電阻切換材料170包括至少一部分氧化鎳層，該氧化鎳層是通過(guò)選擇性沉積鎳、然后氧化該鎳層形成的。例如，可以使用無(wú)電鍍沉積、電鍍或者類(lèi)似的選擇性處理來(lái)選擇性地沉積N1、NixPy或者鎳的其他類(lèi)似形式，然后將該N1、NixPy或者鎳的其他類(lèi)似形式氧化以形成氧化鎳(例如，使用快速熱氧化或者另外的氧化處理)。在其他實(shí)施例中，可以選擇性地沉積氧化鎳本身。例如，可以使用選擇性的沉積處理在導(dǎo)引元件上方選擇性地沉積含NiO、NiOx或者NiOxPy的層，然后對(duì)該層退火和/或氧化(如果需要的話(huà))。
[0040]可以選擇性地沉積其他材料，然后對(duì)這些材料退火和/或氧化(如果需要的話(huà))，以形成在存儲(chǔ)器單元中使用的可逆電阻切換材料。例如，可以例如通過(guò)電鍍選擇性地沉積Nb、Ta、V、Al、T1、Co、鈷鎳合金等的層，然后對(duì)該層氧化以形成可逆電阻切換材料。
[0041]另一種可變電阻材料是例如如在Rose等的美國(guó)專(zhuān)利5，541，869中更詳細(xì)地描述的、摻雜有V、Co、N1、Pd、Fe或Mn的非晶硅。Ignatiev等在美國(guó)專(zhuān)利6，473，332中教導(dǎo)了另一族材料:它們是鈣鈦礦材料，諸如Pr1-XCaxMnO3(PCMO)、La1-XCaxMnO3(LCMO)、LaSrMnO3(LSMO)或者GdBaCox0Y (GBCO)。該可變電阻材料的另一個(gè)選項(xiàng)是如Jacobson等在美國(guó)專(zhuān)利6，072，716中教導(dǎo)的包括碳黑顆?；蚴?例如，混入塑料聚合物中)的碳聚合物膜。另一個(gè)示例是使用碳納米管作為可逆電阻切換材料。
[0042]Campbell等在美國(guó)專(zhuān)利申請(qǐng)公開(kāi)2003/0045054中以及Campbell在美國(guó)專(zhuān)利申請(qǐng)公開(kāi)2003/0047765中教導(dǎo)了另一種材料。該材料是化學(xué)式為AxBy的摻雜的硫系玻璃，其中 A 包括來(lái)自周期表的 IIIA 族(B，Al，Ga，In，Ti)、IVA 族(C，Si，Ge，Sn，Pb)、VA 族(N, P, As, Sb, Bi)或VIIA族(F，Cl，&，I，At)的至少一種元素，其中B選自S、Se和Te以及它們的混合物。摻雜劑選自貴金屬和過(guò)渡金屬，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。該硫系玻璃(非晶硫族化物，不處于晶態(tài))鄰近活動(dòng)態(tài)金屬離子聚集區(qū)而形成在存儲(chǔ)器單元中。一些其他固態(tài)電解質(zhì)材料可以代替硫系玻璃。其它可變電阻材料包括無(wú)定形碳、石墨和碳納米管。其他材料也可以與本文中描述的技術(shù)一起使用。
[0043]在美國(guó)專(zhuān)利申請(qǐng)公開(kāi)2009/0001343“Memory Cell That Employs A SelectivelyDeposited Reversible Resistance Switching Element and Methods of FormingThe Same”中可以獲得關(guān)于使用可逆電阻切換材料生產(chǎn)存儲(chǔ)器單元的更多信息，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用包含在本文中。在2008年12月19日提交的美國(guó)專(zhuān)利申請(qǐng)公開(kāi)2009/0323391 “Reverse Set With Current Limit for Non-Volatile Storage”中還可以獲得附加信息，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用包含在本文中。
[0044]可逆電阻切換元件162包括電極172和174。電極172位于可逆電阻切換材料170和導(dǎo)體168之間。在一個(gè)實(shí)施例中，電極172由鉬制成。電極174位于可逆電阻切換材料170和導(dǎo)引元件164之間。在一個(gè)實(shí)施例中，電極174由氮化鈦制成，并且用作勢(shì)壘層。
[0045]導(dǎo)引元件164可以是二極管，或者其他適當(dāng)導(dǎo)引元件，該導(dǎo)引元件通過(guò)選擇性地限制跨可逆電阻切換元件162的電壓和/或流過(guò)可逆電阻切換元件162的電流而表現(xiàn)出非歐姆傳導(dǎo)性。這樣，存儲(chǔ)器單元150可以被用作二維或三維存儲(chǔ)器陣列的一部分，并且可以將數(shù)據(jù)寫(xiě)入存儲(chǔ)器單元150和/或從存儲(chǔ)器單元150讀取數(shù)據(jù)而不影響陣列中其他存儲(chǔ)器單元的狀態(tài)。導(dǎo)引元件164可以包括任何適當(dāng)?shù)亩O管，例如，垂直的多晶p-n或p-1-n 二極管，無(wú)論是在二極管的η區(qū)在P區(qū)上方的情況下指向上方還是在二極管的P區(qū)在η區(qū)上方的情況下指向下方均可。
[0046]在一些實(shí)施例中，導(dǎo)引元件164可以是由多晶半導(dǎo)體材料形成的二極管，其中多晶半導(dǎo)體材料諸如多晶硅、多晶鍺硅合金、多晶鍺或者任何其他適當(dāng)材料。例如，導(dǎo)引元件164可以是包括重?fù)诫s的η+多晶硅區(qū)182、在η+多晶硅區(qū)182上方的輕摻雜的或者本征(未有意摻雜的)多晶硅區(qū)180、以及在本征區(qū)180上方的重?fù)诫s的ρ+多晶硅區(qū)186的二極管。在一些實(shí)施例中，例如，如在2005年12月9日提交的標(biāo)題為“DEPOSITED SEMICONDUCTORSTRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING” 的美國(guó)專(zhuān)利申請(qǐng)公開(kāi)2006/0087005中描述的，可以在η+多晶硅區(qū)182上形成薄的(例如，幾百?；蚋?鍺和/或鍺硅合金層(未示出)(其中使用鍺硅合金層時(shí)鍺占大約10%或更多)，以防止和/或減少摻雜劑從η+多晶硅區(qū)182遷移到本征區(qū)180中，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用包含在本文中。應(yīng)當(dāng)理解，η+區(qū)和P+區(qū)的位置可以相反。當(dāng)導(dǎo)引元件164是由沉積的硅(例如，非晶硅或多晶硅)制成的時(shí)候，一個(gè)實(shí)施例可以包括在該二極管上形成硅化物層，以使沉積的硅處于低電阻狀態(tài)。
[0047]如美國(guó)專(zhuān)利7，176，064 “Memory Cell Comprising a Semiconductor JunctionDiode Crystallized Adjacent to a Silicide”中描述的,諸如鈦和/或鈷等娃化物形成材料在退火期間與沉積的硅反應(yīng)以形成硅化物層，該專(zhuān)利的全部?jī)?nèi)容通過(guò)引用包含在本文中。硅化鈦和硅化鈷的晶面間距接近硅的晶面間距，并且看來(lái)當(dāng)沉積的硅結(jié)晶時(shí)，這種硅化物層可以作為相鄰的沉積的硅的“結(jié)晶模板”或“種子”(例如，在退火期間，該硅化物層增強(qiáng)硅二極管的晶體結(jié)構(gòu))。由此提供較低電阻的硅。對(duì)于鍺硅合金和/或鍺二極管，可以實(shí)現(xiàn)類(lèi)似的結(jié)果。
[0048]導(dǎo)體166和168包括任何適當(dāng)?shù)膫鲗?dǎo)材料，如鎢、任何適當(dāng)?shù)慕饘?、重?fù)诫s的半導(dǎo)體材料、傳導(dǎo)的硅化物、傳導(dǎo)的硅化物-鍺化物、傳導(dǎo)的鍺化物等。在圖2的實(shí)施例中，導(dǎo)體166和168是軌道形狀的并且在不同的方向上延伸(例如，基本相互垂直)?？梢允褂闷渌麑?dǎo)體形狀和/或配置。在一些實(shí)施例中，可以將勢(shì)壘層、粘附層、和/或抗反射涂層等(未示出)與導(dǎo)體166和168 —起使用，以提高裝置性能和/或幫助裝置加工。
[0049]盡管在圖2中可逆電阻切換元件162被示出為位于導(dǎo)引元件164上方，但是應(yīng)當(dāng)理解，在替選實(shí)施例中，可逆電阻切換元件162可以位于導(dǎo)引元件164下方。
[0050]雖然圖2示出存儲(chǔ)器單元的一個(gè)示例，但是本文中公開(kāi)的技術(shù)不要求一個(gè)特定類(lèi)型或結(jié)構(gòu)的存儲(chǔ)器單元?？梢允褂迷S多不同類(lèi)型的存儲(chǔ)器單元。
[0051]圖3是金屬氧化物可逆電阻切換元件的一個(gè)示例實(shí)施例的電壓-電流曲線(xiàn)。線(xiàn)250代表可逆電阻切換元件處于高電阻狀態(tài)時(shí)的1-V特性。線(xiàn)252代表可逆電阻切換元件處于低電阻狀態(tài)時(shí)的1-V特性。為了確定可逆電阻切換元件處于哪個(gè)狀態(tài)，施加電壓并且測(cè)量所導(dǎo)致的電流。較高的測(cè)量電流(見(jiàn)線(xiàn)252)表示可逆電阻切換元件處于低電阻狀態(tài)。較低的測(cè)量電流(見(jiàn)線(xiàn)250)表示可逆電阻切換元件處于高電阻狀態(tài)。注意，具有不同1-V特性的可逆電阻切換元件的其他變體也可以與本文中描述的技術(shù)一起使用。
[0052]當(dāng)處于高電阻狀態(tài)時(shí)(見(jiàn)線(xiàn)250)，如果將電壓Vi^和足夠的電流施加到存儲(chǔ)器單元，那么可逆電阻切換元件將被設(shè)置到低電阻狀態(tài)。線(xiàn)254示出施加Vi5ffi時(shí)的行為。電壓將保持某種程度上的恒定，并且電流將朝IM_增加。在某一點(diǎn)，可逆電阻切換元件將被設(shè)置，并且裝置行為將基于線(xiàn)252。注意，第一次設(shè)置可逆電阻切換元件時(shí)，需要Vf (形成電壓)來(lái)設(shè)置該裝置。之后，可以使用V設(shè)置。形成電壓Vf可以大于V設(shè)置。
[0053]當(dāng)處于低電阻狀態(tài)時(shí)(見(jiàn)線(xiàn)252)，如果對(duì)存儲(chǔ)器單元施加電壓Vsfi和足夠的電流(ISfi)，則可逆電阻切換元件將被復(fù)位到高電阻狀態(tài)。線(xiàn)256示出施加Vsfi時(shí)的行為。在某一點(diǎn)，可逆電阻切換元件將被復(fù)位，并且裝置行為將基于線(xiàn)250。
[0054]在一個(gè)實(shí)施例中，V設(shè)置大約是5伏特，V復(fù)位大約是3伏特，I設(shè)置限制大約是5 μ A，并且I 電流可以高達(dá)30 μ Α。在一些實(shí)施例中，Vi5ffi可以低于Vsft,不需要形成操作并且/或者設(shè)置或復(fù)位所需的時(shí)間可以不同。
[0055]用于對(duì)可逆電阻切換材料的電阻進(jìn)行設(shè)置和復(fù)位的編程操作是本領(lǐng)域中已知的。用于對(duì)可逆電阻切換材料的電阻進(jìn)行設(shè)置和復(fù)位的電路的許多不同實(shí)施方式施是已知的，并且可以與本文中描述的技術(shù)一起使用。在以下美國(guó)專(zhuān)利申請(qǐng)中可以獲得設(shè)置和復(fù)位的示例:2008 年 12 月 19 日提交的美國(guó)專(zhuān)利申請(qǐng) 2009/0323391 “Reverse Set With CurrentLimit for Non-Volatile Storage”,其全部?jī)?nèi)容通過(guò)引用包含在本文中；美國(guó)專(zhuān)利申請(qǐng)2007/0072360，其全部?jī)?nèi)容通過(guò)引用包含在本文中；以及美國(guó)專(zhuān)利申請(qǐng)2007/0008785，其全部?jī)?nèi)容通過(guò)引用包含在本文中。
[0056]在一些實(shí)施例中，用于提供、控制和/或限制流過(guò)存儲(chǔ)器單元的電流的電路可以遠(yuǎn)離存儲(chǔ)器單元。該距離對(duì)于單片三維存儲(chǔ)器陣列更成問(wèn)題，在單片三維存儲(chǔ)器陣列中，控制電路在襯底表面上，并且存儲(chǔ)器單`元在三維存儲(chǔ)器陣列的上部層上(如上所述)。由于該距離，傳導(dǎo)通路可能變得相當(dāng)長(zhǎng)，這導(dǎo)致線(xiàn)的相對(duì)大的線(xiàn)電容。在某些情況下，在存儲(chǔ)器單元被設(shè)置之后，線(xiàn)上的電容電荷隨后將通過(guò)存儲(chǔ)器單元消散，這可導(dǎo)致額外的電流通過(guò)可逆電阻切換元件。該額外電流可導(dǎo)致可逆電阻切換元件設(shè)置到如此低的電阻值，以使得難以或不可能復(fù)位該元件。一個(gè)已提出的方案是在設(shè)置操作期間將位線(xiàn)和數(shù)據(jù)總線(xiàn)放電，使得在已實(shí)現(xiàn)設(shè)置之后，沒(méi)有不想要的電流會(huì)隨后被驅(qū)使通過(guò)存儲(chǔ)器單元。在本實(shí)施例中，在設(shè)置操作期間，二極管將被正向偏置，并且將向存儲(chǔ)器單元施加作為脈沖(或其他形式)的V
脈沖將比設(shè)置可逆電阻切換元件所需的時(shí)間短，使得將會(huì)需要來(lái)自位線(xiàn)和數(shù)據(jù)總線(xiàn)的電荷以提供不是由ViaJt沖提供的額外電荷。例如，電壓脈沖將被用于對(duì)連接到存儲(chǔ)器單元的位線(xiàn)充電。由于其寄生電容，位線(xiàn)將保持電荷。在被充電之后，位線(xiàn)將與電壓源斷開(kāi)，使得位線(xiàn)浮置。然后位線(xiàn)上的電荷將經(jīng)由存儲(chǔ)器單元消散到字線(xiàn)，使得存儲(chǔ)器單元被設(shè)置。在2008年12月19日提交的美國(guó)專(zhuān)利申請(qǐng)2009/0323393 “Capacitive DischargeMethod For Writing To Non-Volatile Memory”中可以獲得電容放電方法的一個(gè)不例，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用包含在本文中。
[0057]在一些實(shí)施方式中，在設(shè)置操作之后，可以進(jìn)行驗(yàn)證操作以了解設(shè)置操作是否成功。如果未成功，則可以重試設(shè)置操作。在一個(gè)示例實(shí)施方式中，驗(yàn)證操作是讀操作。因此，系統(tǒng)控制邏輯130將首先使一個(gè)或更多個(gè)存儲(chǔ)器單元被編程(設(shè)置或復(fù)位)，然后將讀取所有被編程的存儲(chǔ)器單元。如果讀取的數(shù)據(jù)與要被編程的數(shù)據(jù)匹配，則該處理完成。如果一些讀取的數(shù)據(jù)與被編程的數(shù)據(jù)不匹配(最有可能是因?yàn)榫幊涛闯晒?，則重復(fù)該編程。
[0058]存儲(chǔ)器陣列102將包括許多存儲(chǔ)器單元。圖4A是包括位于第二存儲(chǔ)器層面220下方的第一存儲(chǔ)器層面218的單片三維陣列102的一部分的簡(jiǎn)化透視圖。在圖4A的實(shí)施例中，每個(gè)存儲(chǔ)器層面218和220包括交叉點(diǎn)陣列中的多個(gè)存儲(chǔ)器單元200。應(yīng)當(dāng)理解，附加層(例如，層面間電介質(zhì))可以存在于第一存儲(chǔ)器層面218和第二存儲(chǔ)器層面220之間，但是為了簡(jiǎn)化，在圖4A中沒(méi)有示出附加層?？梢允褂闷渌鎯?chǔ)器陣列配置，如可以使用存儲(chǔ)器的附加層面那樣。在圖4A的實(shí)施例中，所有二極管可以“指向”同一方向，例如，該方向可以取決于所采用的P-1-n 二極管的ρ摻雜區(qū)在該二極管的上部還是下部而向上或向下，從而簡(jiǎn)化了二極管加工。存儲(chǔ)器單元200可以與存儲(chǔ)器單元150相同或不同。
[0059]圖4B是包括位于第二存儲(chǔ)器層面221下方的第一存儲(chǔ)器層面219的單片三維陣列102的第二實(shí)施例的一部分的簡(jiǎn)化透視圖。圖4B的存儲(chǔ)器陣列包括多個(gè)存儲(chǔ)器單元200。對(duì)于第一存儲(chǔ)器層面219，存儲(chǔ)器單元200位于一組位線(xiàn)207和一組字線(xiàn)209之間，并且連接到該組位線(xiàn)207和該組字線(xiàn)209。對(duì)于第二存儲(chǔ)器層面221，存儲(chǔ)器單元200位于一組位線(xiàn)210和字線(xiàn)209之間，并且連接到該組位線(xiàn)210和字線(xiàn)209。如圖4B中所示，第一存儲(chǔ)器層面的上部導(dǎo)體可被用作位于第一存儲(chǔ)器層面上方的第二存儲(chǔ)器層面的下部導(dǎo)體。在美國(guó)專(zhuān)利 6，952，030 “High-Density Three-Dimensional Memory Cell”中描述了另外的信息,該專(zhuān)利的全部?jī)?nèi)容通過(guò)引用包含在本文中。
[0060]在圖4B的實(shí)施例中，如2007年3月27日提交的標(biāo)題為“Method to Form UpwardPointing P-1-N Diodes Having Large And Uniform Current，，的美國(guó)專(zhuān)利申請(qǐng)公開(kāi)20070190722中描述的，相鄰存儲(chǔ)器層面上的二極管(或者其他導(dǎo)引裝置)優(yōu)選指向相反方向，該申請(qǐng)的全部?jī)?nèi)容通過(guò)引用包含在本文中。例如，第一存儲(chǔ)器層面219的二極管可以是如箭頭A1表示的指向上方的二極管(例如，其中ρ區(qū)在二極管的下部)，而第二存儲(chǔ)器層面221的二極管可以是如箭頭A2表示的指向下方的二極管(例如，其中η區(qū)在二極管的下部)，或者反之亦然。
[0061 ] 在單片三維存儲(chǔ)器陣列的一個(gè)實(shí)施例中，在第一方向上布置位線(xiàn)，在與位線(xiàn)垂直的第二方向上布置字線(xiàn)。在具有附加層的存儲(chǔ)器單元的單片三維存儲(chǔ)器陣列中，將會(huì)存在附加層的位線(xiàn)和字線(xiàn)。支持電路(例如，列控制電路110、行控制電路120和系統(tǒng)控制邏輯130)布置在襯底的表面上，存儲(chǔ)器陣列構(gòu)建在全部或一部分支持電路上方。例如，圖5Α示出位于襯底280之上的存儲(chǔ)器陣列102的頂視圖。支持電路282位于襯底280的表面上。存儲(chǔ)器陣列102位于支持電路282上方。一些支持電路282位于存儲(chǔ)器陣列102下方。一些支持電路282位于存儲(chǔ)器陣列102之外。“存儲(chǔ)器陣列之外”意思是存儲(chǔ)器陣列不位于在存儲(chǔ)器陣列之外的電路之上。
[0062]描繪集成電路的各層的圖5Β示出了位于襯底上方的存儲(chǔ)器陣列。該存儲(chǔ)器陣列包括位線(xiàn)層BL0、BLl和BL2以及字線(xiàn)層WLO和WL1。在其他實(shí)施例中，還可以實(shí)現(xiàn)附加的位線(xiàn)層和字線(xiàn)層。實(shí)現(xiàn)半導(dǎo)體存儲(chǔ)器系統(tǒng)的集成電路還包括用于在支持電路的不同部件之間以及在支持電路與位線(xiàn)和字線(xiàn)之間傳遞信號(hào)的多個(gè)金屬層。這些金屬層被布置在實(shí)現(xiàn)于襯底的表面上的支持電路上方并且在存儲(chǔ)器陣列下方。圖5Β示出用于傳遞的兩個(gè)金屬層Rl和R2 ;然而，其他實(shí)施例可以包括多于或少于兩個(gè)金屬層。在一個(gè)示例中，這些金屬層Rl和R2由鎢形成(大約1.5歐姆/平方)，其具有相對(duì)高的電阻和相對(duì)高的電容。
[0063]用于在存儲(chǔ)器系統(tǒng)的不同部件之間傳遞信號(hào)的一個(gè)或更多個(gè)金屬層可以位于存儲(chǔ)器陣列上方。圖5B示出存儲(chǔ)器陣列上方的一個(gè)這種金屬層，其被標(biāo)記為頂部金屬層。在一個(gè)示例中，該頂部金屬層由鋁或銅形成(大約0.05歐姆/平方)，其具有比層Rl和R2小的電阻和電容。金屬層Rl和R2不是使用與頂部金屬相同的材料實(shí)現(xiàn)的，因?yàn)镽l和R2所用的金屬需要承受用于在Rl和R2的頂上加工存儲(chǔ)器陣列的處理步驟。
[0064]可以添加通孔以在相鄰的金屬層之間進(jìn)行連接。可以添加Zia以在不相鄰的層之間進(jìn)行連接。zia是多層通孔，并且可以連接多于2層(在此情況下，zia看起來(lái)像樓梯)。
[0065]如圖6中所示，存儲(chǔ)器陣列102被再分成條(stripe)。每個(gè)條被分成多個(gè)塊，并且這些塊被分組為灣區(qū)(bay)。在一個(gè)實(shí)施例中，每個(gè)塊包括兩個(gè)條。在其他實(shí)施例中，可以在一個(gè)條或一個(gè)條的一部分中實(shí)現(xiàn)一個(gè)灣區(qū)。在一些實(shí)施方式中，可以跨兩個(gè)或更多個(gè)條的全部或者跨兩個(gè)或更多個(gè)條的多個(gè)部分來(lái)實(shí)現(xiàn)灣區(qū)。每個(gè)灣區(qū)包括多個(gè)塊。灣區(qū)中塊的數(shù)目可以不同。
[0066]圖7示出兩個(gè)條(條O和條I)的一個(gè)示例實(shí)施方式，其中每個(gè)灣區(qū)(灣區(qū)O、灣區(qū)1、…、灣區(qū)N)是跨兩個(gè)相鄰條的一部分而實(shí)現(xiàn)的。例如，灣區(qū)O部分地在條O中并且部分地在條I中。因此，在圖7的示例中，灣區(qū)包括兩個(gè)條中的存儲(chǔ)器單元。條中灣區(qū)的數(shù)目可以不同。圖7示出在條的相對(duì)側(cè)(例如，上和下)的列控制電路110和在條的另外相對(duì)側(cè)(例如，左和右)的行控制電路。
[0067]圖8提供跨兩個(gè)條(例如，條O和條I)實(shí)現(xiàn)的一個(gè)示例灣區(qū)(例如，灣區(qū)O)的更多細(xì)節(jié)。在一個(gè)實(shí)施例中，一個(gè)灣區(qū)具有64個(gè)塊，條O中的塊O、塊1、…、塊31和條I中的塊32、塊33、…、塊63。然而，其他實(shí)施例可以實(shí)現(xiàn)不同數(shù)目的塊。
[0068]塊是具有一般未被解碼器、驅(qū)動(dòng)器、讀出放大器和輸入/輸出電路所中斷的連續(xù)字線(xiàn)和位線(xiàn)的連續(xù)存儲(chǔ)器單元組。這樣做是出于各種原因中的任一項(xiàng)。例如，在大的陣列中，由這些線(xiàn)的電阻和電容引起的向下穿過(guò)字線(xiàn)和位線(xiàn)的信號(hào)延遲(即RC延遲)可能非常顯著。通過(guò)將較大的陣列再分成一組較小的子陣列，使得每個(gè)字線(xiàn)和/或每個(gè)位線(xiàn)的長(zhǎng)度減小，可以減小這些RC延遲。作為另一個(gè)示例，與訪(fǎng)問(wèn)一組存儲(chǔ)器單元相關(guān)聯(lián)的功率可決定在給定的存儲(chǔ)器周期期間可以同時(shí)訪(fǎng)問(wèn)的存儲(chǔ)器單元的數(shù)目的上限。因此，大的存儲(chǔ)器陣列經(jīng)常被再分成較小的子陣列，以減少被同時(shí)訪(fǎng)問(wèn)的存儲(chǔ)器單元的數(shù)目。集成電路可以包括一個(gè)或多于一個(gè)存儲(chǔ)器陣列。 [0069]圖8示出塊O的位線(xiàn)的一個(gè)子組。該襯底比存儲(chǔ)器陣列寬；因此，列控制電路110的部分可以從存儲(chǔ)器陣列下方突出，以利于使用zia和通孔進(jìn)行與R1、R2、頂部金屬和位線(xiàn)的連接，同時(shí)列 控制電路110的其他部分可以位于存儲(chǔ)器陣列之下。列控制電路110 (包括解碼器和讀出放大器)被分成兩組電路，每組電路位于集成電路的相對(duì)側(cè)(例如，A側(cè)和B偵D，使得列控制電路110的一組電路從存儲(chǔ)器陣列的第一側(cè)(A側(cè))突出，而列控制電路110的第二組電路從存儲(chǔ)器陣列的相對(duì)側(cè)(B側(cè))突出。塊的半數(shù)位線(xiàn)連接到A側(cè)的列控制電路110的一組電路，而塊的另外半數(shù)位線(xiàn)連接到B側(cè)的列控制電路110的第二組電路。在一個(gè)實(shí)施例中，這兩組位線(xiàn)交錯(cuò)，使得每隔一個(gè)位線(xiàn)連接到A側(cè)的列控制電路110，并且介于中間的位線(xiàn)連接到B側(cè)的列控制電路110。可以存在如下情況:兩個(gè)相鄰的位線(xiàn)取自A側(cè)，而且接下來(lái)的兩個(gè)位線(xiàn)取自B側(cè)。這取決于處理。灣區(qū)中的其他塊被類(lèi)似地布置(例如，B側(cè)和C側(cè)等)。
[0070]在一個(gè)實(shí)施例中，存在位于每個(gè)塊的下方(例如，在襯底的表面上)的兩個(gè)讀出放大器。這兩個(gè)讀出放大器中的一個(gè)用于連接到A側(cè)的列控制電路110的位線(xiàn)，而另一個(gè)讀出放大器用于連接到B側(cè)的列控制電路110的位線(xiàn)。在一個(gè)灣區(qū)中包括64個(gè)塊的實(shí)施例中，一個(gè)灣區(qū)具有64個(gè)讀出放大器，其中32個(gè)用于A(yíng)側(cè)而32個(gè)用于B側(cè)。在一個(gè)實(shí)施例中，灣區(qū)的一個(gè)特性是該灣區(qū)中的所有塊共享同樣的64個(gè)讀出放大器。這意味著一個(gè)灣區(qū)中的64個(gè)存儲(chǔ)器單元可以被同時(shí)選擇用于編程或讀取。因此，該存儲(chǔ)器系統(tǒng)包括用于選擇64個(gè)存儲(chǔ)器單元的電路以及用于在64個(gè)被選擇的存儲(chǔ)器單元和讀出放大器之間傳遞信號(hào)的線(xiàn)。在一些實(shí)施例中，選擇少于64個(gè)存儲(chǔ)器單元用于同時(shí)編程，以限制在任意給定時(shí)間使用的功率。
[0071]在以前的系統(tǒng)中，用于在64個(gè)(或更少)被選擇的存儲(chǔ)器單元和讀出放大器之間傳遞信號(hào)的全局傳遞線(xiàn)是在具有相對(duì)大的電阻和電容的金屬層Rl或R2中實(shí)現(xiàn)的。為了減少總電阻和電容，一些以前的設(shè)計(jì)已經(jīng)在Rl (或者R2)中實(shí)現(xiàn)了半數(shù)的用于在被選擇的存儲(chǔ)器單元和讀出放大器之間傳遞信號(hào)的全局傳遞線(xiàn)，并且在頂部金屬中實(shí)現(xiàn)了另外半數(shù)的用于在被選擇的存儲(chǔ)器單元和讀出放大器之間傳遞信號(hào)的全局傳遞線(xiàn)。盡管該方案的確減小了電阻和電容，但是該減小不足以允許高速操作。在以前的實(shí)施方式中，全局傳遞線(xiàn)中的每一個(gè)都接觸所有的解碼晶體管漏極，這增加了與該線(xiàn)相關(guān)聯(lián)的總電容。
[0072]圖9是描繪列控制電路110的一個(gè)實(shí)施例的傳遞信號(hào)和選擇電路的一部分的示意圖。描繪了一個(gè)塊的一部分。在一個(gè)實(shí)施例中，每個(gè)塊包括64列位線(xiàn)及用于將一列的位線(xiàn)電連接到該陣列的一側(cè)(例如，圖8的A偵彳)的讀出放大器的64列選擇電路300，以及64列位線(xiàn)和用于將位線(xiàn)連接到該陣列的另一側(cè)(例如，圖8的B側(cè))的讀出放大器的64列選擇電路。圖9僅示出一側(cè)的64列選擇電路300。因此，每塊具有64列X每列的64個(gè)位線(xiàn)X 2(上和下)=8192個(gè)位線(xiàn)。在一個(gè)實(shí)施例中，該三維存儲(chǔ)器陣列包括四層，每層具有2048個(gè)位線(xiàn)。還可以使用解碼電路、位線(xiàn)和層的其他布置。
[0073]在圖9的實(shí)施例中，每塊具有兩組局部數(shù)據(jù)線(xiàn)，以用于兩側(cè)中的每一側(cè)。例如，圖9將一側(cè)的局部數(shù)據(jù)線(xiàn)示出為SELB [63:0]和SELB [127:64]。在一個(gè)實(shí)施例中，在對(duì)應(yīng)塊的下方在金屬層Rl中實(shí)現(xiàn)局部數(shù)據(jù)線(xiàn)，并且這些局部數(shù)據(jù)線(xiàn)僅在對(duì)應(yīng)塊的寬度延伸。特定列的選擇電路300被用于將該列的64個(gè)位線(xiàn)選擇性地連接到64個(gè)對(duì)應(yīng)的局部數(shù)據(jù)線(xiàn)(例如，SELBO[63:0]或SELB[127:64]。選擇電路300中的每一個(gè)接收來(lái)自列解碼器112的選擇信號(hào)和來(lái)自與該列相關(guān)聯(lián)的64個(gè)位線(xiàn)之一的位線(xiàn)連接?；趤?lái)自列解碼器112的選擇信號(hào)，選擇電路300將會(huì)把位線(xiàn)連接至一個(gè)對(duì)應(yīng)的局部數(shù)據(jù)線(xiàn)或把位線(xiàn)與一個(gè)對(duì)應(yīng)的局部數(shù)據(jù)線(xiàn)斷開(kāi)。
[0074]如上所述，在圖9的實(shí)施例中，每塊將具有兩組局部數(shù)據(jù)線(xiàn)(例如，SELB[63:0]和SELB[127:64])。半數(shù)位線(xiàn)列將可連接到第一組局部數(shù)據(jù)線(xiàn)，并且另外半數(shù)位線(xiàn)列將可連接到第二組局部數(shù)據(jù)線(xiàn)。這樣，兩列可以同時(shí)連接到局部數(shù)據(jù)線(xiàn)。例如，第一列位線(xiàn)可以連接到SELB [63:0]，并且第二列位線(xiàn)可以同時(shí)連接到第二組局部數(shù)據(jù)線(xiàn)SELB [127:64]。
[0075]在一個(gè)示例實(shí)施方式中，跨16列寫(xiě)入一頁(yè)的數(shù)據(jù)，并且這些列被布置為使得特定頁(yè)的半數(shù)(例如，8)列可連接到第一組局部數(shù)據(jù)線(xiàn)SELB[63:0]且一頁(yè)的半數(shù)位線(xiàn)列可連接到SELB [127:64]。在其他實(shí)施例中，一頁(yè)可以跨多于或少于16列的位線(xiàn)。在其他實(shí)施方式中，一塊可以包括多于兩組的局部數(shù)據(jù)線(xiàn)。
[0076]每個(gè)選擇電路300將位線(xiàn)選擇性地連接到適當(dāng)?shù)木植繑?shù)據(jù)線(xiàn)。局部數(shù)據(jù)線(xiàn)連接到4:1復(fù)用器302，使得SELB [63:0]連接到第一組4:1復(fù)用器302，并且SELB [127:64]連接到第二組4:1復(fù)用器302。因此，選擇電路300可被看作將位線(xiàn)列選擇性地連接到復(fù)用器302(復(fù)用器302也可以被看作選擇電路)。兩組4:1復(fù)用器均將包括16個(gè)復(fù)用器302 ;因此，用于給定的一組局部數(shù)據(jù)線(xiàn)的一組復(fù)用器302將基于兩個(gè)選擇信號(hào)S [1:2]而選擇64個(gè)位線(xiàn)中的16個(gè)位線(xiàn)來(lái)輸出。
[0077]連接到SELB[63:0]的16個(gè)4:1復(fù)用器302的輸出被提供給16個(gè)2:1復(fù)用器304。連接到SELB[127:64]的16個(gè)4:1復(fù)用器302的輸出也連接到16個(gè)2:1復(fù)用器304。每個(gè)復(fù)用器304將會(huì)接收來(lái)自SELB[63:0]的I位和來(lái)自SELB[127:64]的I位?；谶x擇信號(hào)S [O]，對(duì)應(yīng)的復(fù)用器304將會(huì)選擇輸出來(lái)自SELB [63:0]的I位或來(lái)自SELB [127:64]的I位?？商孢x地，信號(hào)MUX_EN[0]可被用于浮置2:1復(fù)用器304的輸出。這樣，每個(gè)塊具有可連接到相同全局?jǐn)?shù)據(jù)線(xiàn)的一組2:1復(fù)用器304，并且復(fù)用器304的復(fù)用器啟用信號(hào)MUX_EN [x]將被用于將被選擇的位線(xiàn)選擇性地連接到全局?jǐn)?shù)據(jù)線(xiàn)。
[0078]在一個(gè)實(shí)施例中，在頂部金屬中實(shí)現(xiàn)的全局?jǐn)?shù)據(jù)線(xiàn)在整個(gè)灣區(qū)上延伸。在一個(gè)實(shí)施例中，灣區(qū)將包括兩組全局?jǐn)?shù)據(jù)線(xiàn)，一組全局?jǐn)?shù)據(jù)線(xiàn)在該灣區(qū)的上部，并且另一組全局?jǐn)?shù)據(jù)線(xiàn)在該灣區(qū)的下部=GSELT [31:0]和GSELB [31:1]。圖9僅示出在該塊的上部的全局?jǐn)?shù)據(jù)線(xiàn)GSELT [31:0]。每個(gè)全局?jǐn)?shù)據(jù)線(xiàn)連接到一個(gè)讀出放大器。因?yàn)獒槍?duì)一個(gè)灣區(qū)有64個(gè)全局?jǐn)?shù)據(jù)線(xiàn)，所以對(duì)于同一灣區(qū)有64個(gè)讀出放大器。每個(gè)讀出放大器位于存儲(chǔ)器單元的灣區(qū)的下方。在一個(gè)實(shí)施例中，在灣區(qū)的每個(gè)塊的下方有一個(gè)讀出放大器。
[0079]圖9還示出了不同塊(“其他塊”)的2:1復(fù)用器304。注意，該其他塊的這16個(gè)2:1復(fù)用器304也連接到GSELT [31:0]。然而，該其他塊的復(fù)用器304接收不同的復(fù)用器啟用信號(hào)MUX_EN[1];因此，該其他塊的位線(xiàn)能夠以下述方式選擇性地連接到適當(dāng)?shù)淖x出放大器:使得每次只有來(lái)自一塊的位線(xiàn)將被連接到全局?jǐn)?shù)據(jù)線(xiàn)的任意給定位。
[0080]圖9還示出了全局列解碼器310 (它們是列解碼器電路112的一部分)。每個(gè)選擇電路300由全局列解碼器310中的一個(gè)或更多個(gè)來(lái)控制。在一個(gè)實(shí)施例中，針對(duì)每一條有64組全局列解碼器310，并且全局列解碼器310位于存儲(chǔ)器陣列102之外的襯底表面上(例如，不在存儲(chǔ)器陣列102下方)。特定條的所有塊共享一個(gè)單獨(dú)的全局列解碼器310。因此，當(dāng)全局列解碼器選擇列O時(shí)，那么列O被選擇用于該條中的每個(gè)塊。
[0081]復(fù)用器電路302和304被用于將對(duì)應(yīng)的局部數(shù)據(jù)線(xiàn)選擇性地連接到全局?jǐn)?shù)據(jù)線(xiàn)，使得只有一個(gè)子組的一個(gè)或更多個(gè)塊的局部數(shù)據(jù)線(xiàn)被連接到全局?jǐn)?shù)據(jù)線(xiàn)。因?yàn)樵摋l中的所有塊都共享同一個(gè)列解碼器，所以與以前的設(shè)計(jì)相比，空出了襯底表面上的空間(稱(chēng)為“空閑空間”)。列解碼器310可以是整個(gè)條的全局列解碼器的一個(gè)理由是不必每個(gè)塊都具有局部列解碼器。以前的設(shè)計(jì)將是每個(gè)塊都具有局部解碼器，以提高對(duì)列進(jìn)行切換的速度。然而，本技術(shù)將在對(duì)另一列進(jìn)行編程處理期間對(duì)列進(jìn)行切換；因此，沒(méi)有用于列切換的開(kāi)銷(xiāo)。在一個(gè)實(shí)施例中，存在用于每個(gè)塊的六十列中的每一列的全局列解碼器電路310。全局列解碼器310與系統(tǒng)控制邏輯130通信(見(jiàn)圖1)。
[0082]圖9還描繪存儲(chǔ)器陣列102的一個(gè)塊的一部分。圖9中所示的塊包括連接到字線(xiàn)驅(qū)動(dòng)器320 (例如，與選擇電路300相同的結(jié)構(gòu))的一組字線(xiàn)WL[0]、WL[1]、…、WL[15]，其由一個(gè)或更多個(gè)行解碼器322來(lái)控制。在一個(gè)實(shí)施例中，行解碼器322位于存儲(chǔ)器陣列102下方的襯底表面上。行解碼器322 (行解碼器122的一部分)與系統(tǒng)控制邏輯130通信。由于存儲(chǔ)器陣列102實(shí)現(xiàn)了交叉點(diǎn)陣列，所以存儲(chǔ)器陣列102將包括連接在字線(xiàn)和位線(xiàn)之間的一組存儲(chǔ)器單元MC，使得每個(gè)存儲(chǔ)器單元在一端連接到字線(xiàn)并在另一端連接到位線(xiàn)。圖9中所示的存儲(chǔ)器單元沒(méi)有都用MC標(biāo)出。
[0083]在一個(gè)實(shí)施例中，當(dāng)對(duì)圖9的電路進(jìn)行編程時(shí)，行解碼器322將使字線(xiàn)驅(qū)動(dòng)器320選擇一個(gè)字線(xiàn)。全局列解碼器310中的兩個(gè)同時(shí)選擇兩列位線(xiàn)，一列位線(xiàn)連接到SELB[63:0]，而另一列位線(xiàn)連接到SELB[127:64]。然后4:1復(fù)用器302選擇被連接的列的要連接到2:1復(fù)用器的一部分。因此，來(lái)自第一組位線(xiàn)列中的每一列的16個(gè)位線(xiàn)和來(lái)自第一組位線(xiàn)列中每一列的16個(gè)位線(xiàn)將被提供給2:1復(fù)用器304。然后，復(fù)用器304將從該塊的被連接的兩列中的一列選擇要連接到全局?jǐn)?shù)據(jù)線(xiàn)的16位的位線(xiàn)(通過(guò)對(duì)應(yīng)的局部數(shù)據(jù)線(xiàn)SLB[x])。全局?jǐn)?shù)據(jù)線(xiàn)的另外16位將連接到另一塊(例如，“其他塊”)的位線(xiàn)。因此，兩塊的復(fù)用器304將允許連接到全局?jǐn)?shù)據(jù)線(xiàn)，同時(shí)其他塊將使其復(fù)用器的輸出浮置。連接到全局?jǐn)?shù)據(jù)線(xiàn)的特定塊的16個(gè)位線(xiàn)通過(guò)連接到對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線(xiàn)的讀出放大器(或者其他信號(hào)源)接收適當(dāng)?shù)木幊屉妷?，以將連接到所選擇的位線(xiàn)的存儲(chǔ)器單元編程。這樣，圖9中所示的結(jié)構(gòu)因而包括兩級(jí)的復(fù)用器，4:1復(fù)用器302是第一級(jí)的復(fù)用器，而2:1復(fù)用器304是第二級(jí)的復(fù)用器。
[0084]圖10是示出選擇電路300的一個(gè)實(shí)施例的細(xì)節(jié)的示意圖。選擇電路300連接到一個(gè)局部數(shù)據(jù)線(xiàn)SELB[X]和一個(gè)位線(xiàn)。該位線(xiàn)連接到存儲(chǔ)器單元MC的一個(gè)端子。字線(xiàn)連接到存儲(chǔ)器單元MC的另一個(gè)端子。選擇電路300包括均連接到SELB[X]的晶體管340和晶體管344。晶 體管340和晶體管344還均在節(jié)點(diǎn)B連接到晶體管342。對(duì)應(yīng)的位線(xiàn)BL[Y]也連接到節(jié)點(diǎn)B。晶體管342還連接到VUB (例如，0.5v)，即未被選擇的位線(xiàn)電壓。晶體管340的柵極連接到選擇信號(hào)XCSEL[Z]。晶體管344的基極連接到選擇信號(hào)CSEL[Z]。注意，XCSEL[Z]是CSEL[Z]的反轉(zhuǎn)形式。晶體管342的基極連接到CELN[Z]。信號(hào)CSEL[Z]、XCSEL[Z]和CELN[Z]是由列解碼器112提供的。在其他實(shí)施例中，這些信號(hào)可以由其他電路來(lái)提供，例如，系統(tǒng)控制邏輯130、驅(qū)動(dòng)器電路114、讀出放大器118或者列控制電路的其他部分。信號(hào)CELN[Z]被獨(dú)立地控制，使得可以獨(dú)立于晶體管340和342來(lái)控制晶體管342。每一列將具有其自己的獨(dú)立CELN [Z]，使得該列中的所有位線(xiàn)具有相同的CELN [Z]。
[0085]當(dāng)對(duì)應(yīng)的列被選擇時(shí)，XCSEL[Z]是0，并且CSEL[Z]是I ;因此，晶體管340和344導(dǎo)通。該條件使位線(xiàn)BL[Y]與局部數(shù)據(jù)線(xiàn)SELB[X]相連。
[0086]當(dāng)對(duì)應(yīng)的列未被選擇時(shí)，那么XCSEL [Z]是0，并且CSEL [Z]是I ;因此，晶體管340和344截止。該條件使位線(xiàn)BL[Y]與局部數(shù)據(jù)線(xiàn)SELB[X]斷開(kāi)。當(dāng)晶體管340和344截止并且CELN[Z]是I時(shí)，那么晶體管342導(dǎo)通，并且位線(xiàn)BL[Y]正接收未被選擇的位線(xiàn)電壓VUB。當(dāng)晶體管340和344截止并且CELN[Z]是O時(shí)，那么晶體管342截止并且位線(xiàn)BL[Y]正浮置。該條件對(duì)于本文中描述的電容放電編程方法的某些實(shí)施例是有用的。
[0087]圖11是圖9中所示的2:1復(fù)用器(MUX 304)的電路的示意圖。對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線(xiàn)GSELT [ i ](其可以是上側(cè)的GSELT [ i ]或者下側(cè)的GSELBT [ i ])連接到晶體管360、362、380和382。晶體管360和362還連接到兩個(gè)局部數(shù)據(jù)線(xiàn)SELB [i]中的第一個(gè)。因此，在晶體管360和362導(dǎo)通時(shí)，晶體管360和362提供全局?jǐn)?shù)據(jù)線(xiàn)GSELT [i]和局部數(shù)據(jù)線(xiàn)SELB [i]之間的通路。除了連接到GSELT [i]之外，晶體管380和382還連接到第二局部數(shù)據(jù)線(xiàn)SELB [i+64]。因此，在晶體管380和382導(dǎo)通時(shí)，晶體管380和382提供全局?jǐn)?shù)據(jù)線(xiàn)GSELT[i]和第二局部數(shù)據(jù)線(xiàn)SELB[i+64]之間的通路。
[0088]晶體管360的倒柵極(inverted gate)連接到NAND柵極364的輸出。晶體管362的柵極連接到反相器366的輸出。反相器366的輸入連接到NAND柵極364的輸出。NAND柵極364的輸出還連接到晶體管368的柵極。晶體管368連接在SELB[i]和晶體管370之間。晶體管370連接在晶體管368和電壓VUB之間。晶體管370的柵極從系統(tǒng)控制邏輯130接收信號(hào)DSG_M0DE。當(dāng)使用本文中描述的電容放電編程模式來(lái)進(jìn)行編程操作的一個(gè)可能的實(shí)施例時(shí)，信號(hào)DSG_M0DE被設(shè)置為O。通過(guò)將信號(hào)DSG_M0DE設(shè)置為0，晶體管370將防止未被選擇的局部數(shù)據(jù)線(xiàn)連接到VUB，并且改為使未被選擇的局部數(shù)據(jù)線(xiàn)浮置。
[0089]NAND柵極384的輸出連接到晶體管380的柵極、反相器386的輸入和晶體管388的柵極。反相器386的輸出連接到晶體管382的柵極。晶體管388連接在局部數(shù)據(jù)線(xiàn)SELB[i+32]和晶體管390之間。晶體管390連接在晶體管388和電壓VUB之間。晶體管370的柵極從系統(tǒng)控制邏輯130接收信號(hào)DSG_M0DE。
[0090]NAND柵極364從系統(tǒng)控制邏輯130接收兩個(gè)輸入:復(fù)用器選擇S和MUX_EN[S]。NAND柵極384從系統(tǒng)控制邏輯130接收兩個(gè)輸入:復(fù)用器選擇信號(hào)S的反轉(zhuǎn)形式(通過(guò)反相器392)和MUX_EN[S]。信號(hào)MUX_EN[S]在存儲(chǔ)器操作期間正常設(shè)置為1，但是可以設(shè)置為O以禁用該復(fù)用器。當(dāng)不是所有的全局?jǐn)?shù)據(jù)線(xiàn)都會(huì)被用于同時(shí)編程時(shí)，或者當(dāng)對(duì)應(yīng)的塊未被選擇用于編程時(shí)，MUX_EN[S]可被用于禁用該復(fù)用器。
[0091]圖12是圖9中所示的2:1復(fù)用器(MUX 304)的電路的另一個(gè)實(shí)施例的示意圖。在一些實(shí)施例中，由于功率問(wèn)題，存儲(chǔ)器系統(tǒng)沒(méi)有對(duì)連接到64個(gè)全局?jǐn)?shù)據(jù)線(xiàn)的全部64個(gè)存儲(chǔ)器單元進(jìn)行編程。例如，可能不希望該系統(tǒng)使用同時(shí)編程64個(gè)存儲(chǔ)器單元所必需的功率量。在這些情況下，編程被分成多個(gè)讀出放大器周期。每個(gè)讀出放大器周期將包括對(duì)連接到64個(gè)全局?jǐn)?shù)據(jù)線(xiàn)的64個(gè)存儲(chǔ)器單元中的一個(gè)子組(例如，16個(gè)存儲(chǔ)器單元)進(jìn)行編程。在一個(gè)實(shí)施例中，這意味著在每個(gè)讀出放大器周期將數(shù)據(jù)重新加載到全局?jǐn)?shù)據(jù)線(xiàn)(GSELB)。圖12提供了下述的復(fù)用器的實(shí)施例:其中，數(shù)據(jù)只需要被加載一次，然后將會(huì)可用于所有讀出放大器周期(或者至少可用于一個(gè)子組的多個(gè)讀出放大器周期)。
[0092]圖12的復(fù)用器電路包括存儲(chǔ)裝置、選擇電路和電平移位器/驅(qū)動(dòng)器。在一個(gè)實(shí)施例中，存儲(chǔ)裝置包括用于存儲(chǔ)當(dāng)前字線(xiàn)周期的數(shù)據(jù)的觸發(fā)器400。在CLK輸入每接收到一個(gè)脈沖，觸發(fā)器400的D輸入接收GSELT[i]的一位。在其他實(shí)施例中，可以使用鎖存器或其他存儲(chǔ)裝置代替D觸發(fā)器。在其他實(shí)施例中，可以使用多于一級(jí)的觸發(fā)器或鎖存器。D觸發(fā)器400的輸出被提供給選擇電路，該選擇電路包括上文關(guān)于圖11的部件360-390描述的復(fù)用器電路。與圖11相對(duì)應(yīng)的來(lái)自圖12的所有相同附圖標(biāo)記被用于標(biāo)識(shí)進(jìn)行相同功能的相同部件。圖12的復(fù)用器和圖11的復(fù)用器之間的差別是:圖11的復(fù)用器的輸出被直接提供到局部數(shù)據(jù)線(xiàn)。然而，圖12的復(fù)用器(選擇電路)將輸出420和422分別提供到電平移位器430和電平移位器432。電平移位器430連接到SELB [i]。電平移位器/驅(qū)動(dòng)器432連接到 SELB [i+64]。
[0093]電平移位器是本領(lǐng)域中已知的標(biāo)準(zhǔn)電平移位器。每個(gè)電平移位器將接收低電壓邏輯信號(hào)，并且產(chǎn)生/輸出(和驅(qū)動(dòng))在電壓上高于輸入的低電壓邏輯信號(hào)的電平移位信號(hào)。例如，讀出放大器不需要驅(qū)動(dòng)全局?jǐn)?shù)據(jù)線(xiàn)上的編程電壓。而是讀出放大器將只驅(qū)動(dòng)邏輯O或邏輯I。在一個(gè)示例實(shí)施例中，邏輯I可以是3伏特，而邏輯O可以是O伏特。當(dāng)圖12的電路操作時(shí)，電平移位器430和432將通過(guò)復(fù)用器電路從D觸發(fā)器接收邏輯I (例如，3伏特)或者邏輯O (接地)。然后電平移位器430或432將會(huì)將3伏特轉(zhuǎn)換為編程電壓，并且將O伏特轉(zhuǎn)換為未被選擇的位線(xiàn)電壓。適當(dāng)?shù)木幊屉妷旱囊粋€(gè)示例是8v。適當(dāng)?shù)奈幢贿x擇的位線(xiàn)電壓的一個(gè)示例是lv。
[0094]圖13是圖9中所示的4:1復(fù)用器(MUX 302)的電路的示意圖。對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線(xiàn)GSELT [i](其可以是上側(cè)的GSELT [i]或者下側(cè)的GSELBT [i])連接到晶體管460、462、480、482、520、522、540和542。晶體管460和462還連接到四個(gè)局部數(shù)據(jù)線(xiàn)SELB[i]中的第一個(gè)。因此，在晶體管460和462導(dǎo)通時(shí)，晶體管460和462提供全局?jǐn)?shù)據(jù)線(xiàn)GSELT [i]和該局部數(shù)據(jù)線(xiàn)SELB[i]之間的通路。除了連接到GSELT[i]以外，晶體管480和482還連接到第二局部數(shù)據(jù)線(xiàn)SELB [i+16]。因此，在晶體管480和482導(dǎo)通時(shí)，晶體管480和482提供全局?jǐn)?shù)據(jù)線(xiàn)GSELT[i]和第二局部數(shù)據(jù)線(xiàn)SELB[i+16]之間的通路。除了連接到GSELT[i]之外，晶體管510和522還連接到第二局部數(shù)據(jù)線(xiàn)SELB [i+32]。因此，在晶體管510和522導(dǎo)通時(shí)，晶體管510和522提供全局?jǐn)?shù)據(jù)線(xiàn)GSELT[i]和第二局部數(shù)據(jù)線(xiàn)SELB[i+32]之間的通路。除了連接到GSELT[i]之外，晶體管540和546還連接到第二局部數(shù)據(jù)線(xiàn)SELB[i+48]。因此，在晶體管540和546導(dǎo)通時(shí)，晶體管540和546提供全局?jǐn)?shù)據(jù)線(xiàn)GSELT [i]和第二局部數(shù)據(jù)線(xiàn)SELB[i+48]之間的通路。
[0095]晶體管460的倒柵極連接到NAND柵極364的輸出。晶體管462的柵極連接到反相器466的輸出。反相器466的輸入連接到NAND柵極464的輸出。NAND柵極464的輸出還連接到晶體管468的柵極。晶體管468連接在SELB[i]和晶體管470之間。晶體管470連接在晶體管468和未被選擇的位線(xiàn)電壓VUB之間。晶體管470的柵極從系統(tǒng)控制邏輯130接收信號(hào)DSG_M0DE。當(dāng)使用本文中描述的電容放電編程模式來(lái)進(jìn)行編程操作的一個(gè)可能的實(shí)施例時(shí)，信號(hào)DSG_M0DE被設(shè)置為O。通過(guò)將信號(hào)DSG_M0DE設(shè)置為0，晶體管470將防止未被選擇的局部數(shù)據(jù)線(xiàn)連接到VUB，并且改為使未被選擇的局部數(shù)據(jù)線(xiàn)浮置。
[0096]NAND柵極484的輸出連接到晶體管480的柵極、反相器486的輸入和晶體管488的柵極。反相器486的輸出連接到晶體管482的柵極。晶體管488連接在局部數(shù)據(jù)線(xiàn)SELB[i+16]和晶體管490之間。晶體管490連接在晶體管488和電壓VUB之間。晶體管470的柵極從系統(tǒng)控制邏輯130接收信號(hào)DSG_M0DE。
[0097]NAND柵極524的輸出連接到晶體管520的柵極、反相器526的輸入和晶體管528的柵極。反相器526的輸出連接到晶體管522的柵極。晶體管528連接在局部數(shù)據(jù)線(xiàn)SELB[i+32]和晶體管530之間。晶體管530連接在晶體管528和電壓VUB之間。晶體管530的柵極從系統(tǒng)控制邏輯130接收信號(hào)DSG_M0DE。
[0098]NAND柵極544的輸出連接到晶體管540的柵極、反相器546的輸入和晶體管548的柵極。反相器546的輸出連接到晶體管542的柵極。晶體管48連接在局部數(shù)據(jù)線(xiàn)SELB[i+48]和晶體管550之間。晶體管550連接在晶體管548和電壓VUB之間。晶體管550的柵極從系統(tǒng)控制邏輯130接收信號(hào)DSG_M0DE。
[0099]NAND柵極464從系統(tǒng)控制邏輯130接收三個(gè)輸入:復(fù)用器選擇S[l]、復(fù)用器選擇S [2]和ΕΝ。NAND柵極484從系統(tǒng)控制邏輯130接收三個(gè)輸入:復(fù)用器選擇信號(hào)S [I]的反轉(zhuǎn)形式(通過(guò)反相器493)、復(fù)用器選擇信號(hào)S[2]和ΕΝ。NAND柵極524從系統(tǒng)控制邏輯130接收三個(gè)輸入:復(fù)用器選擇信號(hào)S[l]、復(fù)用器選擇信號(hào)S[2]的反轉(zhuǎn)形式(通過(guò)反相器492)和EN。NAND柵極544從系統(tǒng)控制邏輯130接收三個(gè)輸入:復(fù)用器選擇信號(hào)S[I]的反轉(zhuǎn)形式(通過(guò)反相器493)、復(fù)用器選擇信號(hào)S[2]的反轉(zhuǎn)形式(通過(guò)反相器492)和ΕΝ。信號(hào)EN在存儲(chǔ)器操作期間正常設(shè)置為1，但是可以設(shè)置為O以禁用該復(fù)用器。當(dāng)不是所有的全局?jǐn)?shù)據(jù)線(xiàn)都會(huì)被用于同時(shí)編程時(shí)，或者當(dāng)對(duì)應(yīng)的塊未被選擇用于編程時(shí)，EN可被用于禁用該復(fù)用器。
[0100]圖9至圖13的電路可被用于實(shí)現(xiàn)上述電容放電編程方法。圖10的兩組電路300將被用于同時(shí)將兩列位線(xiàn)連接到局部數(shù)據(jù)線(xiàn)SELB [63:0]和SELB [127:64](見(jiàn)圖9 )。圖13的電路302被用于將64個(gè)局部數(shù)據(jù)線(xiàn)SELB [63:0]中的16個(gè)和64個(gè)局部數(shù)據(jù)線(xiàn)SELB [127:64]中的16個(gè)連接到圖12的電路302。圖11或圖12的電路304可將從SELB[63:0]中選擇的16個(gè)局部數(shù)據(jù)線(xiàn)或從SELB [127:64]中選擇的16個(gè)局部數(shù)據(jù)線(xiàn)連接到GSELB [15:0]。當(dāng)上述連接建立時(shí)，16個(gè)讀出放大器通過(guò)該塊的全局?jǐn)?shù)據(jù)線(xiàn)、被選擇的局部數(shù)據(jù)線(xiàn)和被選擇的位線(xiàn)與16個(gè)存儲(chǔ)器單元通信。沒(méi)有連接到GSELB [15:0]的16個(gè)局部數(shù)據(jù)線(xiàn)接收未被選擇的位線(xiàn)電壓。另外，通過(guò)改變由復(fù)用器302選擇的該列的多個(gè)部分或者通過(guò)改變多個(gè)列，可以改變未連接到GSELB[15:0]的16個(gè)局部數(shù)據(jù)線(xiàn)。通過(guò)在與SELB[127:64]相關(guān)聯(lián)的列或者另一塊被編程的同時(shí)改變與SELB[63:0]相關(guān)聯(lián)的列，不存在用于改變列的時(shí)間損失。注意，來(lái)自另一個(gè)塊的局部數(shù)據(jù)線(xiàn)通過(guò)類(lèi)似的電路連接到GSELB [31:16]。
[0101]在設(shè)置操作期間，讀出放大器將對(duì)全局?jǐn)?shù)據(jù)線(xiàn)施加電壓，以由于全局?jǐn)?shù)據(jù)線(xiàn)的寄生電容而使全局?jǐn)?shù)據(jù)線(xiàn)充電。當(dāng)復(fù)用器302和304 (它們是選擇電路的實(shí)施例)將局部數(shù)據(jù)線(xiàn)連接到全局?jǐn)?shù)據(jù)線(xiàn)時(shí)，那么局部數(shù)據(jù)線(xiàn)也將被充電。當(dāng)選擇電路300(它們是選擇電路的一個(gè)實(shí)施例)將局部數(shù)據(jù)線(xiàn)連接到一組位線(xiàn)時(shí)，16個(gè)位線(xiàn)也將被充電。位線(xiàn)一旦被充電，信號(hào)XCSEL[Z]和CSEL[Z]就被觸發(fā)(toggle)，這切斷了該位線(xiàn)并且使該位線(xiàn)浮置，使得隨著時(shí)間過(guò)去，該位線(xiàn)將會(huì)通過(guò)存儲(chǔ)器單元放電，從而使得存儲(chǔ)器單元被設(shè)置，就如以上所描述的那樣。一旦信號(hào)XCSEL[Z]和CSEL[Z]被觸發(fā)，字線(xiàn)選擇(下面討論)就可改變，使得對(duì)下一個(gè)字線(xiàn)的編程將會(huì)開(kāi)始。同樣的連接可被用于進(jìn)行復(fù)位操作。
[0102]圖14是描繪操作圖9的結(jié)構(gòu)的一個(gè)實(shí)施例的時(shí)序圖。圖14的時(shí)序圖示出12個(gè)信號(hào):WL[X]，COL[O]，COL[8]，COL[I]，COL[9]，S[O]，S[I]，S[2]，MUX_EN[O]，MUX_EN[I], MUX_EN[2]和MUX_EN[3]。信號(hào)WL[X]代表被選擇的字線(xiàn)上的電壓。可以看到，該信號(hào)以高電壓開(kāi)始，并且具有多個(gè)負(fù)脈沖。負(fù)脈沖由下述信號(hào)來(lái)定義:該信號(hào)從高電壓轉(zhuǎn)變到低電壓，在低電壓保持一定的時(shí)間段，然后轉(zhuǎn)變回到高電壓。信號(hào)WL[X]在t0和tl之間具有四個(gè)負(fù)脈沖，在tl和t2之間具有四個(gè)負(fù)脈沖，在t2和t3之間具有四個(gè)負(fù)脈沖，并且在t3和t4之間具有四個(gè)負(fù)脈沖。在每個(gè)負(fù)脈沖期間，進(jìn)行16個(gè)存儲(chǔ)器單元接收編程的讀出放大器周期。在其他實(shí)施例中，在讀出放大器周期期間，可以對(duì)多于或少于16個(gè)存儲(chǔ)器單元編程。
[0103]信號(hào)C0L[0]是列O的列啟用信號(hào)。信號(hào)C0L[0]在t0和tl之間的時(shí)段為高，然后轉(zhuǎn)變到低。信號(hào)C0L[8]是列8的列啟用信號(hào)。信號(hào)C0L[8]在t0和t2之間為高，然后為低。信號(hào)C0L[1]是列I的列啟用信號(hào)。信號(hào)C0L[1]在tl和t3之間為高，否則為低。信號(hào)C0L[9]是列9的列啟用信號(hào)。信號(hào)C0L[9]在t2和t4之間為高，然后將在t4之后變低。在to和tl之間，連接到列O的存儲(chǔ)器單元被編程。在tl和t2之間，連接到列8的存儲(chǔ)器單元被編程。在t2和t3之間，連接到列I的存儲(chǔ)器單元被編程。在t3和t4之間，連接到列9的存儲(chǔ)器單元被編程。
[0104]復(fù)用器選擇電路S[0]使各個(gè)2:1復(fù)用器304在兩組列之間進(jìn)行選擇。該信號(hào)將在每個(gè)間隔跳變。因此，S[O]在t0和tl之間為低，在tl和t2之間為聞，在t2和t3之間為低，在t3和t4之間為高，等等。復(fù)用器選擇信號(hào)S[l]和S[2]使4:1復(fù)用器302選擇屬于為了編程而被選擇的頁(yè)的列的一部分。在圖14的示例中，S[l]和S[2]都為低。
[0105]信號(hào)MUX_EN[0]，MUX_EN[1]，MUX_EN[2]和 MUX_EN[3]是 2:1 復(fù)用器 304 的 MUX 啟用信號(hào)。信號(hào)MUX_EN[0]是圖9中所示的塊的上部的復(fù)用器啟用信號(hào)。信號(hào)MUX_EN[1]是緊挨著圖9中所示的塊的那個(gè)塊(參見(jiàn)圖9，標(biāo)記為“其他塊”)的上部的復(fù)用器啟用信號(hào)。信號(hào)MUX_EN[2]是圖9中所示的塊的下部的復(fù)用器啟用信號(hào)。信號(hào)MUX_EN[3]是所述其他塊的下部的MUX啟用信號(hào)。在每個(gè)列周期期間(t0至tl、tl至t2、t2至t3、t3至t4等)，每個(gè)MUX_EN信號(hào)將經(jīng)歷一脈沖，該脈沖與通過(guò)對(duì)應(yīng)的復(fù)用器連接到讀出放大器的存儲(chǔ)器單元的讀出放大器周期相協(xié)調(diào)。因此，在列周期to至tl期間，針對(duì)這四個(gè)復(fù)用啟用信號(hào)中的每一個(gè)均存在脈沖，每個(gè)信號(hào)一個(gè)脈沖。第一個(gè)脈沖來(lái)自MUX_EN[0]，其使連接到列O的16個(gè)位線(xiàn)接收編程。列周期中的第二個(gè)脈沖是MUX_EN[1]的，以用于使所述其他塊的列O的16個(gè)存儲(chǔ)器單元能夠接收編程。第三個(gè)脈沖是MUX_EN[2]經(jīng)歷的，用于使連接到圖9中所示的塊的下側(cè)的列O的16個(gè)存儲(chǔ)器單元能夠接收編程。MUX_EN[3]的第四個(gè)脈沖使得連接到下側(cè)列O的所述其他塊中的16個(gè)存儲(chǔ)器單元能夠接收編程。當(dāng)對(duì)應(yīng)的MUX_EN[i]信號(hào)為高時(shí)，接收的復(fù)用器304將會(huì)啟用全局?jǐn)?shù)據(jù)線(xiàn)(例如，GSELT [i])和局部數(shù)據(jù)線(xiàn)(例如，SELB[X])之間的通信。
[0106]從圖14的時(shí)序圖可以看出，在t0和tl之間，與兩塊的列O相連的存儲(chǔ)器單元被編程。在時(shí)間tl和t2之間，與兩塊的列8相連的存儲(chǔ)器單元被編程。在編程列8的存儲(chǔ)器單元時(shí)，列O與4:1復(fù)用器302斷開(kāi)，并且列I代替其連接到復(fù)用器302。在t2和t3之間，列I被編程。在列I正被編程時(shí)，列8與復(fù)用器302斷開(kāi)，并且列9連接到適當(dāng)?shù)膹?fù)用器302以代替列8。這是通過(guò)使用選擇電路300斷開(kāi)列8并連接列9來(lái)進(jìn)行的。因?yàn)樵趯⒁涣凶優(yōu)榱硪涣械耐瑫r(shí)，不同的列正在被編程，所以沒(méi)有用于改變列的開(kāi)銷(xiāo)時(shí)間。這使得編程處理更有效率。
[0107]圖15是描述用于操作圖9的結(jié)構(gòu)的一個(gè)實(shí)施例的流程圖。在步驟602，系統(tǒng)控制邏輯130從控制器134或主機(jī)接收編程數(shù)據(jù)的命令。在步驟604，系統(tǒng)控制邏輯130接收要被編程的數(shù)據(jù)。在步驟606，選擇一個(gè)或更多個(gè)灣區(qū)，用于編程該數(shù)據(jù)。在步驟608，在被選擇的灣區(qū)內(nèi)選擇一個(gè)或更多個(gè)塊，用于編程。在步驟610，在被選擇的塊中選擇字線(xiàn)，用于編程。在一些實(shí)施例中，將選擇多個(gè)字線(xiàn)，并且將在多個(gè)字線(xiàn)上進(jìn)行編程處理。在步驟612，被選擇的塊中的兩列被同時(shí)連接到局部數(shù)據(jù)線(xiàn)。例如，圖9的列O和列8可被選擇并且被連接到局部數(shù)據(jù)線(xiàn)。以如下方式選擇這兩列:從第一組選擇一列并從第二組選擇一列，其中這兩組分別連接到它們自己的4:1復(fù)用器302的組。這兩列被同時(shí)連接，使得將存在這兩者都被連接的時(shí)間段；然而，這兩列將可以在不同的時(shí)間開(kāi)始連接，并且在不同的時(shí)間完成連接。
[0108]在步驟614，然后選擇兩個(gè)被連接的列中的一列。例如，復(fù)用器304將被用于選擇這兩列中的一列，用于連接到全局?jǐn)?shù)據(jù)線(xiàn)。未被選擇的列將接收未被選擇的位線(xiàn)電壓。在步驟616，在與全局?jǐn)?shù)據(jù)線(xiàn)通信的被選擇的列的全部或被選擇部分上進(jìn)行編程。如上所述，該編程可以包括多個(gè)讀出放大器周期。在步驟618，改變這兩列之間的選擇。例如，復(fù)用器304將改變其選擇。在步驟620，將確定該塊是否還有列將需要被編程。如果有，則在步驟622，在新選擇的列上進(jìn)行編程(其可以包括多個(gè)讀出放大器周期)。在步驟624，將通過(guò)用新的列代替未被選擇的列來(lái)連接新的列。例如，在編程列8的同時(shí)，列O將被斷開(kāi)，并且列I將代替其被連接。在步驟624之后，該處理循環(huán)回到步驟618，在此期間，改變復(fù)用器304的列選擇。該處理將會(huì)繼續(xù)，直到選擇最后一列的編程(步驟620)為止，在此情況下，該處理將在步驟630繼續(xù)，并且在最后一列上進(jìn)行編程(其可以包括多個(gè)讀出放大器周期)。在編程最后一列之后，系統(tǒng)控制邏輯130將會(huì)關(guān)于編程操作的成功或失敗向控制器134和/或主機(jī)進(jìn)行報(bào)告。注意，圖14的時(shí)序圖對(duì)應(yīng)于圖15的步驟612-624。
[0109]圖16公開(kāi)了存儲(chǔ)器系統(tǒng)的另一個(gè)實(shí)施例，其中一些選擇電路和數(shù)據(jù)線(xiàn)具有不同的架構(gòu)。圖16示出兩個(gè)塊:塊i和塊ii。這兩個(gè)塊都包括存儲(chǔ)器陣列102內(nèi)的存儲(chǔ)器單元；然而，為了使該圖更便于閱讀，這些存儲(chǔ)器單元沒(méi)有被畫(huà)出。每個(gè)塊均包括字線(xiàn)，諸如圖9中所示的16個(gè)字線(xiàn)；然而，為了使該圖更便于閱讀，這些字線(xiàn)沒(méi)有被畫(huà)出。如在圖9中那樣，位線(xiàn)被分組為位線(xiàn)列，并且各個(gè)位線(xiàn)列通過(guò)選擇電路300連接到局部數(shù)據(jù)線(xiàn)。選擇電路300也由圖9中的同一全局列解碼器310來(lái)控制；然而，為了使該圖更便于閱讀，在圖16中沒(méi)有畫(huà)出全局列解碼器。在圖16的實(shí)施例中，每個(gè)塊包括該塊上側(cè)的一組局部數(shù)據(jù)線(xiàn)SELT [63:0]和該塊下側(cè)的一組局部數(shù)據(jù)線(xiàn)SELB [63:0]。選擇電路300被用于將一列64個(gè)位線(xiàn)連接到局部數(shù)據(jù)線(xiàn)。
[0110]局部數(shù)據(jù)線(xiàn)(SELT[63:0]和SELB[63:0])連接到一組16個(gè)4:1復(fù)用器 702。針對(duì)每一塊，在塊的上側(cè)有一組16個(gè)復(fù)用器702，并且在該塊的下側(cè)有一組16個(gè)復(fù)用器702。16個(gè)4:1復(fù)用器702的輸出是連接到驅(qū)動(dòng)器電路704的16位。4:1復(fù)用器702的目的是選擇連接到局部數(shù)據(jù)線(xiàn)的列的64位中的16位。在一個(gè)實(shí)施例中，給定頁(yè)的數(shù)據(jù)保持在每列的16個(gè)位線(xiàn)上；因此，當(dāng)編程一頁(yè)數(shù)據(jù)時(shí)，每列中只有16個(gè)位線(xiàn)需要連接到讀出放大器。在同一實(shí)施例中，一頁(yè)數(shù)據(jù)將包括一灣區(qū)中兩塊的16列上的16個(gè)位線(xiàn)。頁(yè)還可以跨多個(gè)灣區(qū)。因此，選擇電路300針對(duì)局部數(shù)據(jù)線(xiàn)選擇一列(上和/或下)。復(fù)用器702選擇每列的一部分。該部分(16位)被提供給驅(qū)動(dòng)器電路704。在一個(gè)實(shí)施例中，使用圖13的結(jié)構(gòu)來(lái)實(shí)現(xiàn)4:1復(fù)用器702。
[0111]驅(qū)動(dòng)器電路704將該部分連接到全局?jǐn)?shù)據(jù)線(xiàn)的適當(dāng)位。在一個(gè)實(shí)施例中，針對(duì)一個(gè)灣區(qū)有64個(gè)全局?jǐn)?shù)據(jù)線(xiàn)，每個(gè)全局?jǐn)?shù)據(jù)線(xiàn)連接到該灣區(qū)的一個(gè)讀出放大器。這些全局?jǐn)?shù)據(jù)線(xiàn)包括上全局?jǐn)?shù)據(jù)線(xiàn)GSELT[31:0]和下全局?jǐn)?shù)據(jù)線(xiàn)GSELB[31:0]。從每塊上側(cè)的驅(qū)動(dòng)器電路704輸出的16位連接到上側(cè)全局?jǐn)?shù)據(jù)線(xiàn)，并且從每塊下側(cè)的驅(qū)動(dòng)器電路704輸出的16位連接到下側(cè)全局?jǐn)?shù)據(jù)線(xiàn)。例如，塊i的上側(cè)的驅(qū)動(dòng)器電路704將啟用要連接到GSELT[15:0]的塊i的上側(cè)的16位。塊ii的上側(cè)的驅(qū)動(dòng)器電路704將啟用要連接到GSELT[31:16]的來(lái)自塊ii的上側(cè)的16位。塊i的下側(cè)的驅(qū)動(dòng)器電路704將啟用要連接到GSELB[15:0]的來(lái)自塊i的下側(cè)的16位。塊ii的下側(cè)的驅(qū)動(dòng)器電路704將啟用要連接到GSELB[31:16]的來(lái)自塊ii的下側(cè)的16位。驅(qū)動(dòng)器電路704將驅(qū)動(dòng)器電路的輸入選擇性地連接到適當(dāng)?shù)娜謹(jǐn)?shù)據(jù)線(xiàn)。可替選地，驅(qū)動(dòng)器電路704可以使其輸出浮置，使得被選擇的位線(xiàn)將不與全局?jǐn)?shù)據(jù)線(xiàn)通信(而是改為接收未被選擇的位線(xiàn)電壓)。如上所述，一個(gè)灣區(qū)中有64個(gè)塊；然而，在本實(shí)施例中，每次針對(duì)一個(gè)灣區(qū)只有兩個(gè)塊可以連接到一組全局?jǐn)?shù)據(jù)線(xiàn)。
[0112]圖17是驅(qū)動(dòng)器電路704的一個(gè)示例實(shí)施方式的示意圖。觸發(fā)器810的D輸入連接到對(duì)應(yīng)的全局?jǐn)?shù)據(jù)線(xiàn)GSELB[i]。D觸發(fā)器810還包括時(shí)鐘輸入。D觸發(fā)器810的輸出連接到晶體管812和晶體管814。信號(hào)EN[S](啟用信號(hào))連接到晶體管812的柵極和反相器816的輸入。反相器816的輸出連接到晶體管814的柵極。晶體管812和814還連接到晶體管818和電平移位器822。晶體管818還連接到晶體管820。晶體管820的柵極接收信號(hào)DSG_M0DE (上文所述)。晶體管820的另一側(cè)連接到與邏輯O相關(guān)聯(lián)的電壓。電平移位器/驅(qū)動(dòng)器822以與上文關(guān)于圖12描述的電平移位器操作的方式相同的方式來(lái)操作。在操作中，當(dāng)前周期的數(shù)據(jù)存儲(chǔ)在D觸發(fā)器810中。如果啟用信號(hào)EN[S]是邏輯高，則D觸發(fā)器810的輸出被提供到電平移位器822。D觸發(fā)器的Q輸出可以是邏輯I或邏輯O。如果EN[S]處于邏輯0，則電平移位器822從晶體管820接收邏輯O。在本實(shí)施例中，讀出放大器將驅(qū)動(dòng)與邏輯O相關(guān)聯(lián)的電壓(例如，O伏特)或者驅(qū)動(dòng)與邏輯I相關(guān)聯(lián)的電壓(例如，3伏特)。如果電平移位器/驅(qū)動(dòng)器822接收邏輯0，則SELB [I]上的電平移位器/驅(qū)動(dòng)器822的輸出將是未被選擇的位線(xiàn)電壓。如果電平移位器/驅(qū)動(dòng)器822接收邏輯1，則SELB[I]上的電平移位器/驅(qū)動(dòng)器822的輸出將是編程電壓。
[0113]圖18是描述圖16的結(jié)構(gòu)的操作的一個(gè)實(shí)施例的流程圖。在步驟902，系統(tǒng)控制邏輯130接收編程數(shù)據(jù)的命令。該命令可以是從控制器134或主機(jī)接收到的。在步驟904，在系統(tǒng)控制邏輯130處接收該編程命令的數(shù)據(jù)。在步驟906，系統(tǒng)控制邏輯130將選擇一個(gè)或更多個(gè)灣區(qū)來(lái)編程一頁(yè)數(shù)據(jù)。在步驟908，選擇在被選擇的一個(gè)或更多個(gè)灣區(qū)中的一個(gè)或更多個(gè)塊。在步驟910，將選擇用于編程的一個(gè)字線(xiàn)。在一些實(shí)施例中，一頁(yè)數(shù)據(jù)可以跨多于一個(gè)字線(xiàn)，因此，將選擇多于一個(gè)字線(xiàn)。在步驟912，選擇頁(yè)。例如，對(duì)于特定頁(yè)，可以選擇一列的64個(gè)位線(xiàn)中的16個(gè)位線(xiàn)。在步驟914，選擇上列。如圖16中所示，選擇電路300將選擇一個(gè)上列，以連接到SELT[63:0]。當(dāng)列解碼器是條或?yàn)硡^(qū)的全局列解碼器時(shí)，步驟914包括選擇條或?yàn)硡^(qū)中所有塊的上列。
[0114]在步驟916，該系統(tǒng)將在一個(gè)或更多個(gè)塊的上列上進(jìn)行編程。在一個(gè)實(shí)施例中，塊i的16個(gè)被選擇的位線(xiàn)連接到GSELT[15:0]，并且塊ii的16個(gè)被選擇的位線(xiàn)連接到GSELT[31:16]，使得在步驟916期間，塊i的16位和塊i的16位被編程。在第一組實(shí)施例中，全部32位被同時(shí)編程。在第二組實(shí)施例中，在多個(gè)讀出放大器周期進(jìn)行32位的編程。在一個(gè)示例實(shí)施方式中，每個(gè)讀出放大器周期包括將來(lái)自一個(gè)塊的8位和來(lái)自另一個(gè)塊的8位進(jìn)行編程。因此，在該示例實(shí)施方式中，步驟916包括同時(shí)編程GSELT[7:0]和GSELT[23:16]。
[0115]在步驟918，在編程上列時(shí)，選擇并連接下一個(gè)下列。當(dāng)列解碼器是條或?yàn)硡^(qū)的全局列解碼器時(shí)，步驟918包括選擇條或?yàn)硡^(qū)中所有塊的下列。在步驟920，將對(duì)下列進(jìn)行編程。在一個(gè)示例實(shí)施方式中，步驟920包括同時(shí)編程GSELB [7:0]和GSELB [23:16]。在步驟922，將對(duì)上列進(jìn)行編程。在一個(gè)示例實(shí)施方式中，步驟922包括同時(shí)編程GSELT [15:8]和GSELT[31:24] ο在步驟924，將對(duì)下列進(jìn)行編程。在一個(gè)示例實(shí)施方式中，步驟924包括同時(shí)編程GSELB [15:8]和GSELB [31:24]。在步驟926，確定是否還有列要編程。如果還有列要編程，則在步驟928，將選擇上側(cè)的下一列。將在步驟924中編程下列的同時(shí)，選擇新的上側(cè)列。也就是說(shuō)，將在進(jìn)行步驟924的同時(shí)進(jìn)行步驟928，就像在進(jìn)行步驟916的同時(shí)進(jìn)行步驟918—樣。在步驟928之后，該處理循環(huán)回到步驟916并且重復(fù)。當(dāng)沒(méi)有更多的列要編程時(shí)(步驟926)，那么系統(tǒng)控制邏輯130將報(bào)告該編程處理成功還是失敗。
[0116]圖19是描繪步驟914-928期間圖16的結(jié)構(gòu)的操作的時(shí)序圖。圖19示出下列信號(hào)的行為:WL, COL[O]T, COL[O]B, COL[I]T, COL[I]B, C0L[15]T, COL[15]B, EN_T_BK_i, EN_B_BK_i，EN_T_BK_ii和EN_B_BK_ii。圖19的頭一行示出哪些位線(xiàn)正在被編程。例如，在TO和Tl之間，對(duì)與塊i和塊ii上側(cè)的列O的位線(xiàn)相連的存儲(chǔ)器單元提供編程。一個(gè)示例包括同時(shí)編程GSELT [7:0]和GSELT [23:16]。在Tl和T2之間，對(duì)與塊i和塊ii下側(cè)的列O的位線(xiàn)相連的存儲(chǔ)器單元提供編程。一個(gè)示例包括同時(shí)編程GSELB [7:0]和GSELB [23:16]。在T2和T3之間，對(duì)與塊i和塊ii上側(cè)的列O的位線(xiàn)相連的存儲(chǔ)器單元提供編程。一個(gè)示例包括同時(shí)編程GSELT [15:8]和GSELT [31:24]。在T3和T4之間，對(duì)與塊i和塊ii下側(cè)的列O的位線(xiàn)相連的存儲(chǔ)器單元提供編程。一個(gè)示例包括同時(shí)編程GSELB[15:8]和GSELB[31:24]。在T4和T5之間，對(duì)與塊i和塊ii上側(cè)的列I的位線(xiàn)相連的存儲(chǔ)器單元提供編程。在T5和T6之間，對(duì)與塊i和塊ii下側(cè)的列I的位線(xiàn)相連的存儲(chǔ)器單元提供編程。在T6和T7之間，對(duì)與塊i和塊ii上側(cè)的列I的位線(xiàn)相連的存儲(chǔ)器單元提供編程。在T7和T8之間，對(duì)與塊i和塊ii下側(cè)的列I的位線(xiàn)相連的存儲(chǔ)器單元提供編程，等等。信號(hào)WL代表被選擇的字線(xiàn)上的電壓。信號(hào)WL示出當(dāng)連接到字線(xiàn)的存儲(chǔ)器單元正在被編程時(shí)，到該字線(xiàn)的負(fù)脈沖。
[0117]信號(hào)C0L[0]T是塊i和塊ii 二者的上側(cè)列O的列啟用信號(hào)。信號(hào)C0L[0]B是塊i和塊ii 二者的下側(cè)列O的列啟用信號(hào)。信號(hào)C0L[1]T是塊i和塊ii 二者的上側(cè)列I的列啟用。信號(hào)C0L[1]B是塊i和塊ii 二者的下側(cè)列I的列啟用。信號(hào)C0L[15]T是塊i和塊ii 二者的上側(cè)列15的列啟用。信號(hào)C0L[15]B是塊i和塊ii 二者的下側(cè)列15的列啟
用信號(hào)。
[0118]信號(hào)COL [O] T是TO和T3之間的邏輯I (被啟用)。信號(hào)COL [O] B是TO和T4之間的邏輯I。信號(hào)C0L[1]T是T3和T7之間的邏輯I。信號(hào)C0L[1]B是T4和T8之間的邏輯
I?？梢钥闯觯蟼?cè)的列O在TO和T3之間被啟用，下側(cè)的列O在TO和T4之間被啟用。在下側(cè)的列O被啟用時(shí)，在T3，上側(cè)從列O切換到列I。在上側(cè)的列I被啟用時(shí)，下側(cè)從列O切換到列I。該處理重復(fù)其本身。
[0119]被啟用的信號(hào)EN_T_BK_i, EN_B_BK_i, EN_T_BK_i i 和 EN_B_BK_i i 中的每一個(gè)在依次的周期中跳到高，以使對(duì)應(yīng)的一組16個(gè)位線(xiàn)能夠接收編程。信號(hào)EN_T_BK_i對(duì)應(yīng)于塊i上側(cè)的驅(qū)動(dòng)器704的啟用信號(hào)。信號(hào)EN_B_BK_i對(duì)應(yīng)于塊i下側(cè)的驅(qū)動(dòng)器704的啟用信號(hào)。信號(hào)EN_T_BK_ii對(duì)應(yīng)于塊ii上側(cè)的驅(qū)動(dòng)器704的啟用信號(hào)。信號(hào)EN_B_BK_ii對(duì)應(yīng)于塊ii下側(cè)的驅(qū)動(dòng)器704的啟用信號(hào)。信號(hào)EN_T_BK_i和EN_T_BK_ii是在TO和T1、T2和Τ3、Τ4和Τ5、Τ6和Τ7等之間跳動(dòng)。信號(hào)EN_B_BK_i和EN_T_BK_ii在Tl和T2、T3和Τ4、Τ5和Τ6、Τ7和Τ8等之間跳動(dòng)。當(dāng)適當(dāng)?shù)膯⒂眯盘?hào)跳到高時(shí)，相應(yīng)驅(qū)動(dòng)器電路704的各個(gè)位可接收編程。
[0120]一個(gè)實(shí)施例包括:按塊布置的非易失性存儲(chǔ)元件的單片三維陣列；連接到非易失性存儲(chǔ)元件的多個(gè)字線(xiàn)；連接到非易失性存儲(chǔ)元件的多個(gè)位線(xiàn)，使得所述位線(xiàn)被分組為位線(xiàn)列，并且每個(gè)塊具有多個(gè)位線(xiàn)列；連接到字線(xiàn)的行解碼器；一個(gè)或更多個(gè)信號(hào)源；第一選擇電路和第二選擇電路，使得第一選擇電路將位線(xiàn)列選擇性地連接到第二選擇電路，并且第二選擇電路將位線(xiàn)連接到所述一個(gè)或更多個(gè)信號(hào)源；全局列解碼器，其與第一選擇電路通信并且控制第一選擇電路，使得每個(gè)全局列解碼器選擇非易失性存儲(chǔ)元件的多個(gè)塊的對(duì)應(yīng)位線(xiàn)列；以及控制電路，其與行解碼器和全局列解碼器通信，以同時(shí)選擇要與第二選擇電路通信的每個(gè)被選擇的塊的兩個(gè)位線(xiàn)列。該控制電路與所述一個(gè)或更多個(gè)信號(hào)源和所述第二選擇電路通信，以允許每次兩個(gè)位線(xiàn)列中的一列被所述一個(gè)或更多個(gè)信號(hào)源編程。在連接到第二選擇電路的兩個(gè)位線(xiàn)列中的一列正在被編程時(shí)，第一選擇電路切換另一位線(xiàn)列。
[0121]一個(gè)實(shí)施例包括:按塊布置的非易失性存儲(chǔ)元件的交叉點(diǎn)單片三維陣列；連接到非易失性存儲(chǔ)元件的多個(gè)字線(xiàn)；連接到非易失性存儲(chǔ)元件的多個(gè)位線(xiàn)，使得所述位線(xiàn)被分組為列，并且每個(gè)塊具有多列位線(xiàn)；第一組一個(gè)或更多個(gè)選擇電路，其選擇第一塊的一列位線(xiàn)的至少一部分；第二組一個(gè)或更多個(gè)選擇電路，其在第一組一個(gè)或更多個(gè)選擇電路選擇第一塊的一列位線(xiàn)的至少一部分的同時(shí)，選擇第一塊的一列位線(xiàn)的至少一部分；以及一個(gè)或更多個(gè)控制電路，其與第一組一個(gè)或更多個(gè)選擇電路和第二組一個(gè)或更多個(gè)選擇電路通信，以通過(guò)在第一組一個(gè)或更多個(gè)選擇電路選擇的第一塊的各列位線(xiàn)與第二組一個(gè)或更多個(gè)選擇電路選擇的第一塊的各列位線(xiàn)之間交替編程來(lái)進(jìn)行編程。在第二組一個(gè)或更多個(gè)選擇電路選擇的一列位線(xiàn)的編程期間，第一組一個(gè)或更多個(gè)選擇電路改變列選擇。在第一組一個(gè)或更多個(gè)選擇電路選擇的一列位線(xiàn)的編程期間，第二組一個(gè)或更多個(gè)選擇電路改變列選擇。第一組一個(gè)或更多個(gè)選擇電路選擇的列與第二組一個(gè)或更多個(gè)選擇電路選擇的列不同。
[0122]一個(gè)實(shí)施例包括:將一塊的一組四個(gè)或更多個(gè)位線(xiàn)列中的兩個(gè)位線(xiàn)列選擇性地連接到一組一個(gè)或更多個(gè)選擇電路；使用所述一個(gè)或更多個(gè)選擇電路將所述兩個(gè)位線(xiàn)列中的一列選擇性地連接到一個(gè)或更多個(gè)信號(hào)源，同時(shí)防止這兩個(gè)位線(xiàn)列中的另一列連接到所述一個(gè)或更多個(gè)信號(hào)源；將當(dāng)前連接到所述一個(gè)或更多個(gè)信號(hào)源的那個(gè)位線(xiàn)列的非易失性存儲(chǔ)元件編程；以及在連接到該組一個(gè)或更多個(gè)選擇電路的位線(xiàn)列中的一列正被編程的同時(shí)改變另一列。
[0123]一個(gè)實(shí)施例包括用于將按塊布置的非易失性存儲(chǔ)元件的單片三維陣列編程的方法。非易失性存儲(chǔ)元件連接到位線(xiàn)和字線(xiàn)。該方法包括:(a)同時(shí)連接到特定塊的兩個(gè)位線(xiàn)列；(b)選擇這兩個(gè)被連接的位線(xiàn)列中的一列；(c)在被選擇的位線(xiàn)列上進(jìn)行編程；(d)選擇不同的被連接的列；(e)在被選擇的位線(xiàn)列上進(jìn)行編程；(f)通過(guò)斷開(kāi)未被編程的被連接的位線(xiàn)列并且連接到該特定塊的新的位線(xiàn)列，在進(jìn)行步驟(e)的同時(shí)改變位線(xiàn)列的連接；以及(g)將步驟(d)- (g)重復(fù)多次。
[0124]一個(gè)實(shí)施例包括將按塊布置的非易失性存儲(chǔ)元件的單片三維陣列編程的方法。非易失性存儲(chǔ)元件連接到位線(xiàn)和字線(xiàn)。每塊的位線(xiàn)被分組為與對(duì)應(yīng)塊的上側(cè)的選擇電路相連的位線(xiàn)上列和與對(duì)應(yīng)塊的下側(cè)的選擇電路相連的位線(xiàn)下列。該方法包括:對(duì)位線(xiàn)上列和位線(xiàn)下列編程，使得在位線(xiàn)上列和位線(xiàn)下列之間交替編程；在位線(xiàn)下列正編程時(shí)，選擇新的位線(xiàn)上列；以及在位線(xiàn)上列正編程時(shí)，選擇新的位線(xiàn)下列。
[0125]為了例示和說(shuō)明的目的，給出了以上詳細(xì)描述。該詳細(xì)描述不意圖是詳盡的，也不意圖將本發(fā)明局限于所公開(kāi)的具體形式。鑒于以上教導(dǎo)，可以有許多修改和變化。所描述的實(shí)施例是為了最好地解釋本發(fā)明的原理及其實(shí)際應(yīng)用而被選擇的，由此使得本領(lǐng)域的技術(shù)人員能夠以各種實(shí)施方式以及適合于所計(jì)劃的特定用途的各種變體來(lái)最好地利用本發(fā)明。本發(fā)明的范圍意圖由所附權(quán)利要求來(lái)限定。
【權(quán)利要求】
1.一種非易失性存儲(chǔ)設(shè)備，包括: 按塊布置的非易失性存儲(chǔ)元件的單片三維陣列； 連接到所述非易失性存儲(chǔ)元件的多個(gè)字線(xiàn)； 連接到所述非易失性存儲(chǔ)元件的多個(gè)位線(xiàn)，所述位線(xiàn)被分組為位線(xiàn)列，每個(gè)塊具有多個(gè)位線(xiàn)列； 連接到所述字線(xiàn)的行解碼器； 一個(gè)或更多個(gè)信號(hào)源； 第一選擇電路和第二選擇電路，所述第一選擇電路將位線(xiàn)列選擇性地連接到所述第二選擇電路，所述第二選擇電路將位線(xiàn)連接到所述一個(gè)或更多個(gè)信號(hào)源； 全局列解碼器，其與所述第一選擇電路通信并且控制所述第一選擇電路，每個(gè)全局列解碼器選擇非易失性存儲(chǔ)元件的多個(gè)塊的對(duì)應(yīng)位線(xiàn)列；以及 控制電路，其與所述行解碼器和所述全局列解碼器通信，以同時(shí)選擇要與所述第二選擇電路通信的每個(gè)被選擇的塊的兩個(gè)位線(xiàn)列，所述控制電路與所述一個(gè)或更多個(gè)信號(hào)源以及所述第二選擇電路通信，以允許所述一個(gè)或更多個(gè)信號(hào)源每次編程兩個(gè)位線(xiàn)列中的一列，在連接到所述第二選擇電路的兩個(gè)位線(xiàn)列中的一列正被編程的同時(shí)，所述第一選擇電路切換另一列。
2.根據(jù)權(quán)利要求1所 述的非易失性存儲(chǔ)設(shè)備，其中: 所述行解碼器位于非易失性存儲(chǔ)元件的所述陣列下方；以及 所述全局列解碼器被布置在非易失性存儲(chǔ)元件的所述陣列之外。
3.根據(jù)權(quán)利要求1或2所述的非易失性存儲(chǔ)設(shè)備，還包括: 第一組數(shù)據(jù)線(xiàn)，其連接到所述第一選擇電路的第一子組和所述第二選擇電路，所述第一選擇電路的所述第一子組將第一被選擇的位線(xiàn)列連接到所述第一組數(shù)據(jù)線(xiàn)； 第二組數(shù)據(jù)線(xiàn)，其連接到所述第一選擇電路的第二子組和所述第二選擇電路，所述第一選擇電路的所述第二子組將第二被選擇的位線(xiàn)列連接到所述第二組數(shù)據(jù)線(xiàn)，所述第一被選擇的位線(xiàn)列和所述第二被選擇的位線(xiàn)列處于同一塊中；以及 第三組數(shù)據(jù)線(xiàn)，其連接到所述第二選擇電路和所述一個(gè)或更多個(gè)信號(hào)源，所述第二選擇電路使所述一個(gè)或更多個(gè)信號(hào)源與所述第一被選擇的位線(xiàn)列或所述第二被選擇的位線(xiàn)列通信。
4.根據(jù)權(quán)利要求3所述的非易失性存儲(chǔ)設(shè)備，其中: 所述第二選擇電路包括連接到第二級(jí)復(fù)用器的第一級(jí)復(fù)用器，所述第一級(jí)復(fù)用器連接到所述第一組數(shù)據(jù)線(xiàn)和所述第二組數(shù)據(jù)線(xiàn)，所述第一級(jí)復(fù)用器選擇每個(gè)被選擇的列的一部分，所述第二級(jí)復(fù)用器選擇要被所述一個(gè)或更多個(gè)信號(hào)源編程的兩個(gè)位線(xiàn)列中的所述一列。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的非易失性存儲(chǔ)設(shè)備，其中: 所述第一選擇電路連接到一塊中的所有位線(xiàn)列； 所述第一選擇電路將該塊中的兩個(gè)位線(xiàn)列連接到所述第二選擇電路；以及 所述第一選擇電路將該塊中未被選擇的位線(xiàn)列連接到未被選擇的位線(xiàn)電壓。
6.根據(jù)權(quán)利要求1至5中任一項(xiàng)所述的非易失性存儲(chǔ)設(shè)備，還包括: 可連接到所述多個(gè)塊的全局?jǐn)?shù)據(jù)線(xiàn)，所述第二選擇電路選擇要連接到所述全局?jǐn)?shù)據(jù)線(xiàn)的第一部分的第一塊的位線(xiàn)，并且同時(shí)選擇要連接到所述全局?jǐn)?shù)據(jù)線(xiàn)的第二部分的第二塊的位線(xiàn)。
7.根據(jù)權(quán)利要求1所述的非易失性存儲(chǔ)設(shè)備，其中: 每個(gè)塊的位線(xiàn)被分組為位線(xiàn)上側(cè)列和位線(xiàn)下側(cè)列，所述位線(xiàn)上側(cè)列連接到對(duì)應(yīng)塊的上側(cè)的第一選擇電路，所述位線(xiàn)下側(cè)列連接到對(duì)應(yīng)塊的下側(cè)的第一選擇電路；以及所述非易失性存儲(chǔ)設(shè)備還包括: 第一組數(shù)據(jù)線(xiàn)，其連接到所述上側(cè)的第一選擇電路和所述上側(cè)的第二選擇電路，所述上側(cè)的第一選擇電路將第一被選擇的位線(xiàn)上側(cè)列連接到所述第一組數(shù)據(jù)線(xiàn)； 第二組數(shù)據(jù)線(xiàn)，其連接到所述上側(cè)的第二選擇電路和所述一個(gè)或更多個(gè)信號(hào)源的第一子組； 第三組數(shù)據(jù)線(xiàn)，其連接到所述下側(cè)的第一選擇電路和所述下側(cè)的第二選擇電路，所述下側(cè)的第一選擇電路將第一被選擇的位線(xiàn)下側(cè)列連接到所述第三組數(shù)據(jù)線(xiàn)；以及 第四組數(shù)據(jù)線(xiàn)，其連接到所述下側(cè)的第二選擇電路和所述一個(gè)或更多個(gè)信號(hào)源的第二子組。
8.根據(jù)權(quán)利要求1至7中任一項(xiàng)所述的非易失性存儲(chǔ)設(shè)備，其中: 所述第二選擇電路包括一組復(fù)用器電路和附加選擇電路，該組復(fù)用器電路選擇被選擇的列的一部分；以及 所述附加選擇電路每個(gè)包括存儲(chǔ)裝置、開(kāi)關(guān)和電平移位器。
9.根據(jù)權(quán)利要求1至8中任一項(xiàng)所述的非易失性存儲(chǔ)設(shè)備，其中: 所述非易失性存儲(chǔ)元件的單片三維陣列是交叉點(diǎn)陣列；以及 所述非易失性存儲(chǔ)元件每個(gè)包括與導(dǎo)引裝置串聯(lián)的可逆電阻切換元件。
10.一種用于對(duì)非易失性存儲(chǔ)裝置編程的方法，包括: 將一塊的一組四個(gè)或更多個(gè)位線(xiàn)列中的兩個(gè)位線(xiàn)列選擇性地連接到一組一個(gè)或更多個(gè)選擇電路； 使用所述一個(gè)或更多個(gè)選擇電路將所述兩個(gè)位線(xiàn)列中的一列選擇性地連接到一個(gè)或更多個(gè)信號(hào)源，同時(shí)防止所述兩個(gè)位線(xiàn)列中的另一列連接到所述一個(gè)或更多個(gè)信號(hào)源；對(duì)當(dāng)前連接到所述一個(gè)或更多個(gè)信號(hào)源的位線(xiàn)列的非易失性存儲(chǔ)元件進(jìn)行編程；以及在連接到該組一個(gè)或更多個(gè)選擇電路的位線(xiàn)列中的一列正被編程的同時(shí)，改變另一位線(xiàn)列。
11.根據(jù)權(quán)利要求10所述的方法，其中: 該組四個(gè)或更多個(gè)位線(xiàn)列包括位線(xiàn)上側(cè)列和位線(xiàn)下側(cè)列，所述位線(xiàn)上側(cè)列連接到所述塊的上側(cè)的選擇電路，所述位線(xiàn)下側(cè)列連接到所述塊的下側(cè)的選擇電路；以及被連接的所述兩個(gè)位線(xiàn)列包括一個(gè)位線(xiàn)上側(cè)列和一個(gè)位線(xiàn)下側(cè)列。
12.根據(jù)權(quán)利要求10所述的方法，其中: 該組四個(gè)或更多個(gè)的位線(xiàn)列包括位線(xiàn)上側(cè)列和位線(xiàn)下側(cè)列，所述位線(xiàn)上側(cè)列連接到非易失性存儲(chǔ)元件的所述塊的上側(cè)的選擇電路，所述位線(xiàn)下側(cè)列連接到非易失性存儲(chǔ)元件的所述塊的下側(cè)的選擇電路；以及 被連接的所述兩個(gè)位線(xiàn)列包括對(duì)應(yīng)塊的第一位線(xiàn)上側(cè)列和該塊的第二位線(xiàn)上側(cè)列。
13.根據(jù)權(quán)利要求10至12中任一項(xiàng)所述的方法，其中，對(duì)當(dāng)前連接到所述一個(gè)或更多個(gè)信號(hào)源的位線(xiàn)列的非易失性存儲(chǔ)元件進(jìn)行編程包括: 切換非易失性存儲(chǔ)元件的交叉點(diǎn)單片三維陣列中的非易失性存儲(chǔ)元件的電阻。
14.根據(jù)權(quán)利要求10所述的方法，其中: 所述非易失性存儲(chǔ)元件形成交叉點(diǎn)單片三維陣列。
15.一種非易失性存儲(chǔ)設(shè)備，包括: 用于將一塊的一組四個(gè)或更多個(gè)位線(xiàn)列中的兩個(gè)位線(xiàn)列選擇性地連接到一組一個(gè)或多個(gè)選擇電路的部件； 用于使用所述一個(gè)或更多個(gè)選擇電路將所述兩個(gè)位線(xiàn)列中的一列選擇性地連接到一個(gè)或更多個(gè)信號(hào)源、同時(shí)防止所述兩個(gè)位線(xiàn)列中的另一列連接到所述一個(gè)或更多個(gè)信號(hào)源的部件； 用于對(duì)當(dāng)前連接到所述一個(gè)或更多個(gè)信號(hào)源的位線(xiàn)列的非易失性存儲(chǔ)元件進(jìn)行編程的部件；以及 用于在連接到該組一個(gè)或更多個(gè)選擇電路的位線(xiàn)列中的一列正被編程的同時(shí)改變另一位線(xiàn)列 的部件。
【文檔編號(hào)】G11C7/10GK103703514SQ201280011544
【公開(kāi)日】2014年4月2日 申請(qǐng)日期:2012年2月15日 優(yōu)先權(quán)日:2011年3月3日
【發(fā)明者】顏天鴻, 戈皮納特·巴拉克里希南, 杰弗里·君·伊·李, 茨-義·劉 申請(qǐng)人:桑迪士克3D有限責(zé)任公司