專利名稱：存儲器及其驅(qū)動電路、向存儲器執(zhí)行寫入操作的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體領(lǐng)域，特別涉及一種存儲器及其驅(qū)動電路、一種向存儲器執(zhí)行寫入操作的方法。
背景技術(shù)：
—般存儲器存儲單元的橫截面結(jié)構(gòu)如圖1所示，漏極11與源極12在襯底10上被溝道區(qū)13隔開，在源極12與溝道區(qū)13上方設(shè)置一個處于絕緣材料(如二氧化硅層14)的包圍之中不與任何部分相連的柵極，稱為浮柵15，在浮柵15和溝道區(qū)13上方設(shè)置另一個柵極，由導線引出，稱為控制柵16。通常情況下，浮柵15不帶電荷，則存儲單元處于不導通狀態(tài)，存儲單元的漏極電平為高，例如為Vcc，則表示數(shù)據(jù)I。寫入時，存儲單元的源極12加上編程電壓Vpp，控制柵16加上開啟電壓，漏極11電壓接近OV且電流為Idp(不為零)。這樣大量電子從漏極11流向源極12，形成相當大的電流，產(chǎn)生大量熱電子，并從襯底10俘獲電子，由于電子的密度大，有的電子就到達了襯底10與浮柵15之間的二氧化硅層14，這時由于控制柵16加有電壓，在電場作用下，這些電子又通過二氧化硅層到達浮柵15，并在浮柵15上形成電子團。浮柵15上的電子團即使在掉電的情況下，仍然會存留在浮柵15上。由于浮柵15電壓為負，所以控制柵16電壓為正，在存儲單元被寫入數(shù)據(jù)過程中，漏極電壓接近0V，所以相當于存儲單元導通，漏極電平為低，即數(shù)據(jù)O被寫入。通常，當對存儲單元進行寫入過程中，設(shè)置字線電壓為一高電位，位線電壓為一低電位，并為源線電壓提供一編程電壓。例如在分裂柵極存儲單元中，往往設(shè)置字線WL電壓為1.5V，位線BL電壓為0.3V，編程電壓Vpp為8V，參見圖2。圖2中，分裂柵極存儲單元21的源線通過一開關(guān)晶體管22 (例如PMOS管)獲得驅(qū)動電路23輸出的編程電壓Vpp。在對存儲單元進行寫入數(shù)據(jù)的過程中，存在以下問題:在對存儲單元21寫入數(shù)據(jù)I的時，由于浮柵15 (圖1)上并不形成電子團，此時源線SL與位線BL之間的源線電流ISL視為零；而在對存儲單元21寫入數(shù)據(jù)O的時，由于浮柵15上形成了電子團，則此時源線SL與位線BL之間的源線電流ISL不為零。在存儲單元21的字線電壓設(shè)置為1.5V，位線電壓設(shè)置為0.3V，源線處的編程電壓為8V的情況下，一般認為源線電流ISL為50uA。但是，向存儲單元21寫入I或O數(shù)據(jù)的不同導致了開關(guān)晶體管22上的壓降A(chǔ)V的不同，即源線電流ISL為零時，壓降Λ V為零，源線電流ISL為50uA時，壓降A(chǔ)V為200mV，這就導致了寫入過程中存儲單元源線實際獲取的編程電壓(即源線電壓)不一致。為了在寫入過程中保持源線電壓不變，現(xiàn)有技術(shù)提供了一種向存儲單元的源線提供編程電壓的驅(qū)動電路，能夠?qū)υ淳€的編程電壓進行補償，參加圖3。圖3中，向存儲單元源線提供編程電壓的驅(qū)動電路包括輸出穩(wěn)定電壓HV的升壓電路31、用于輸出比較電壓的分壓電路32、使比較電壓與參考電壓Vref進行比較并將比較結(jié)果反饋至升壓電路31使得升壓電路輸出穩(wěn)定電壓HV的比較電路33及用于對電壓HV進行調(diào)整以輸出使存儲單元源線電壓得到保持之編程電壓Vpp的控制電路34?？刂齐娐?4包括保護電阻341、提供補償電流Icomp的電流源342及提供阻抗的調(diào)整晶體管343，控制電路34使得:Vpp=HV-1comp X R-Vt其中，Vpp為圖3中驅(qū)動電路輸出的編程電壓，HV為升壓電路31輸出端的電壓，Icomp為電流源342輸出的電流，R為保護電阻341的阻值，Vt為調(diào)整晶體管343導通時的閾值電壓。使用上述驅(qū)動電路的存儲器至少存在如下問題:驅(qū)動電路輸出的編程電壓Vpp是由升壓電路產(chǎn)生的電壓HV壓降形成的，造成了升壓電路的功率損耗，并進一步造成了存儲器外圍驅(qū)動電路的損耗。相關(guān)技術(shù)還可以參考公開號為CN1484247A的發(fā)明專利申請，但其并未涉及如何減小驅(qū)動電路損耗的問題。

發(fā)明內(nèi)容
本發(fā)明技術(shù)方案解決的問題是如何減小存儲器外圍驅(qū)動電路的功率損耗。為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案提供了一種存儲器，包括存儲單元陣列及用于向存儲單元的源線提供編程電壓的驅(qū)動電路，所述的驅(qū)動電路包括:升壓電路，用于輸出編程電壓；分壓電路，用于對所述升壓電路輸出的編程電壓進行分壓獲得比較電壓，所述分壓電路包括至少兩個串聯(lián)的阻抗元件，其中一個阻抗元件輸出比較電壓；比較電路，用于將所述比較電壓與參考電壓進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的編程電壓；以及，控制電路，用于根據(jù)被選中執(zhí)行寫入操作的存儲單元的位線電流對所述分壓電路中輸出比較電壓的阻抗元件的阻值進行調(diào)整。可選的，所述的升壓電路為電荷泵?？蛇x的，所述的阻抗元件為PMOS管，其中，輸出比較電壓的PMOS管的柵極與控制電路相連，源極輸出比較電壓；其他PMOS管柵極和漏極相連?？蛇x的，所述的控制電路包括可變電流源和電阻，所述電阻的一端與可變電流源及輸出比較電壓的PMOS管的柵極相連，所述電阻的另一端接地；所述位線電流使所述可變電流源輸出的電流與存儲單元的源線電流的變化趨勢相異?？蛇x的，所述可變電流源輸出的電流為:Ι_ρ=χ.IBL-n.U，其中，Icomp為可變電流源輸出的電流，Ibl為存儲單元的位線電流，χ為寫入操作中一個字節(jié)所包含的位數(shù)，η為被選中執(zhí)行寫入操作的存儲單元的個數(shù)。為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種向存儲器執(zhí)行寫入操作的方法，所述存儲器包括存儲單元陣列及用于向存儲單元的源線提供編程電壓的驅(qū)動電路，驅(qū)動電路包括升壓電路、分壓電路及比較電路；該方法包括:當向被選中的存儲單元執(zhí)行寫入操作時，根據(jù)被選中的存儲單元的位線電流對分壓電路中向所述比較電路輸出比較電壓的阻抗元件的阻值進行調(diào)整，所述比較電路將所述比較電壓與參考電壓進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的編程電壓。可選的，所述阻抗元件為PMOS管，柵極接入控制電流，漏極輸出所述比較電壓；所述位線電流使所述控制電流與存儲單元的源線電流的變化趨勢相異?？蛇x的，所述控制電流為:I_p=x.IBL-n.U，其中，Icomp為所述控制電流，Ibl為存儲單元的位線電流，χ為寫入操作中一個字節(jié)所包含的位數(shù)，η為被選中執(zhí)行寫入操作的存儲單元的個數(shù)。為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種驅(qū)動電路，包括:升壓電路，用于輸出控制電壓；分壓電路，用于對所述升壓電路輸出的控制電壓進行分壓獲得比較電壓，所述分壓電路包括至少兩個串聯(lián)的阻抗元件，其中一個阻抗元件輸出比較電壓；比較電路，用于將所述比較電壓與參考電壓進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的控制電壓；以及，控制電路，用于根據(jù)外部設(shè)備的調(diào)整信號對所述分壓電路中輸出比較電壓的阻抗元件的阻值進行調(diào)整?？蛇x的，所述的升壓電路為電荷泵?？蛇x的，所述的阻抗元件為PMOS管，其中，輸出比較電壓的PMOS管的柵極與控制電路相連，源極輸出比較電壓；其他PMOS管柵極和漏極相連。可選的，所述的控制電路包括根據(jù)所述調(diào)整信號輸出電流的可變電流源和電阻，所述電阻的一端與可變電流源及輸出比較電壓的PMOS管的柵極相連，所述電阻的另一端接地。上述技術(shù)方案的有益效果至少包括:使存儲器外圍驅(qū)動電路提供的編程電壓無需經(jīng)過輸出壓降即可達到存儲單元源線電壓自適應的保持穩(wěn)定；存儲器外圍驅(qū)動電路能夠直接產(chǎn)生所需的編程電壓，降低了存儲器外圍驅(qū)動電路的損耗，進一步提高了存儲器寫入操作的工作效率。


圖1為現(xiàn)有技術(shù)中一種存儲器存儲單元的橫截面示意圖；圖2為現(xiàn)有技術(shù)中為存儲單元提供編程電壓的驅(qū)動電路與存儲單元之間的連接關(guān)系不意圖；圖3為現(xiàn)有技術(shù)中的一種向存儲單元的源線提供編程電壓的驅(qū)動電路的結(jié)構(gòu)示意圖；圖4為本發(fā)明實施例的一種向存儲單元的源線提供編程電壓的驅(qū)動電路的結(jié)構(gòu)示意圖；圖5為本發(fā)明實施例中存儲器存儲單元陣列的部分結(jié)構(gòu)示意圖；圖6為本發(fā)明實施例的一種向存儲器執(zhí)行寫入操作的方法流程圖；圖7為本發(fā)明實施例的一種驅(qū)動電路的結(jié)構(gòu)示意圖。
具體實施例方式本發(fā)明技術(shù)方案通過調(diào)整提供編程電壓之驅(qū)動電路的反饋回路，使升壓電路直接輸出存儲單元源線所需之編程電壓，并通過開關(guān)晶體管加載于被執(zhí)行寫入操作的存儲單元源線上。上述反饋回路主要是由分壓電路及比較電路構(gòu)成，存儲單元內(nèi)執(zhí)行不同數(shù)據(jù)(寫I或O)寫入時對應的源線電流ISL不同，通過調(diào)整分壓電路中輸出比較電壓之阻抗元件的電阻，使升壓電路自適應地產(chǎn)生編程電壓，減小了驅(qū)動電路的功率損耗。基于此，本實施例的存儲器，包括存儲單元陣列及用于向存儲單元的源線提供編程電壓的驅(qū)動電路。如圖4所示的一種向存儲單元的源線提供編程電壓的驅(qū)動電路，該驅(qū)動電路包括升壓電路41,用于輸出編程電壓；分壓電路42，用于對升壓電路41輸出端的編程電壓進行分壓獲得比較電壓，所述分壓電路包括至少兩個串聯(lián)的阻抗元件，其中一個阻抗元件輸出比較電壓，圖4中，阻抗元件422輸出比較電壓，其他的阻抗元件421則對加載在串聯(lián)的阻抗元件兩端的電壓起分壓作用。比較電路43，用于將阻抗元件422輸出的比較電壓與參考電壓Vref進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的編程電壓。除上述升壓電路41、分壓電路42及比較電路43，圖4的驅(qū)動電路還包括控制電路44，用于根據(jù)被選中執(zhí)行寫入操作的存儲單元的位線電流對分壓電路中輸出比較電壓的阻抗元件的阻值進行調(diào)整，即控制電路44根據(jù)被選中執(zhí)行寫入操作的存儲單元的位線電流對阻抗元件422的阻值進行調(diào)整，使其輸出的比較電壓隨被選中執(zhí)行寫入操作的存儲單元的位線電流變化，從而達到調(diào)控升壓電路41輸出的編程電壓的目的。在上述電路結(jié)構(gòu)中，分壓電路42、比較電路43及控制電路44構(gòu)成了對升壓電路41輸出編程電壓的控制，達到升壓電路41自適應地產(chǎn)生存儲單元所需編程電壓的目的，不會浪費升壓電路41的能耗。在本實施例中，如圖4所示升壓電路41為一電荷泵電路。分壓電路42的阻抗元件為PMOS管，其中，輸出比較電壓的阻抗元件422為柵極與控制電路相連的PMOS管，其輸出的比較電壓由其源極輸出；作為阻抗元件421的其他PMOS管各自的柵極和漏極相連，實現(xiàn)分壓功能。比較電路43為差值放大器0P，其正端與輸出比較電壓的PMOS管(阻抗元件422)的源極相接，輸入比較電壓，其負端接入?yún)⒖茧妷?，差值放大器OP將二者的差值放大并反饋至升壓電路41，使升壓電路41下一時刻輸出的編程電壓值經(jīng)分壓電路42取樣后輸出的比較電壓與該參考電壓相等。其中，阻抗元件421的個數(shù)一般是由提供的參考電壓Vref與驅(qū)動電路所要輸出的編程電壓Vpp的倍數(shù)所決定的，一般可取個數(shù)的范圍為6 12，在本實施例取9 ;參考電壓Vref在本實施例中由一個帶隙基準源提供，保證該參考電壓不隨工藝、電壓和溫度變化，在存儲器驅(qū)動電路的工作過程中能夠持續(xù)穩(wěn)定；參考電壓Vref的具體取值范圍可以為O. 6 1. 25V，在本實施例取O. 9V?？刂齐娐?4包括可變電流源442和電阻441，電阻441的一端與可變電流源442及輸出比較電壓的PMOS管的柵極相連，所述電阻的另一端接地；位線電流使可變電流源442輸出的電流Icomp與存儲單元的源線電流ISL的變化趨勢相異。具體地，可用如下公式表示ISL=mXIBLXn (I)Icomp=XX IBL-nX Ibl (2)
式(I)中，Ia為存儲單元的源線電流ISL，Ibl為存儲單元的位線電流，η為同一源線上被選中執(zhí)行寫入操作的存儲單元的個數(shù)，式(I)表示存儲單元的源線電流是與其共用一源線的存儲單元位線電流之m倍的疊加，其中m是存儲單元的源線電流與位線電流的比值，該比值與存儲器的設(shè)計結(jié)構(gòu)相關(guān)，對于結(jié)構(gòu)確定的存儲器的存儲單元來說，該比值為一固定值；如本實施例m取值為2.6。式(2)中，1。。_為可變電流源442輸出的電流Icomp，x為寫入操作中一個字節(jié)所包含的位數(shù)，一般可選7或8 ;n為同一源線上被選中執(zhí)行寫入操作的存儲單元的個數(shù)。從式(I)及式(2)可知，由于對于具體執(zhí)行寫入操作的存儲器而言，及X均為固定值(例如，執(zhí)行寫入操作時，選為3 μ A、X為8)，η 一般選擇范圍為(Γ8，因此可得可變電流源442輸出的電流Icomp與存儲單元的源線電流ISL的變化趨勢相異。一般地，如圖5所示，在對存儲器進行寫入的過程中，對于存儲單元陣列來說，每一個存儲單元，如圖5中的存儲單元Α，均由串聯(lián)的選擇晶體管Al與存儲晶體管Α2構(gòu)成。每個存儲單元存儲晶體管的源極與源線(SL，圖5中即用S0、S1、S2表示源線)連接，選擇晶體管的漏極與位線(BL，圖5中即用B0、B1、B2表示位線)連接，選擇晶體管的柵極與存儲晶體管的柵極都與字線(WL，圖5中即用W1、W2、W3表示字線)連接，源線與字線平行且為行線，位線為列線，每行存儲單元公用一個字線與一個源線，每列存儲單元公用一個位線。圖5中的存儲單元A中，則存儲晶體管A2的源極與源線SI連接，選擇晶體管Al的漏極與位線BI連接，選擇晶體管Al的柵極與存儲晶體管A2的柵極都與字線Wl連接。當存儲器進行寫入操作時，若選擇存儲單元A作為被執(zhí)行寫入操作的存儲單元，則對源線SI加載電壓使該存儲單元存儲晶體管A2的源極獲得源線電壓，選擇晶體管Al的漏極電壓與電流由位線BI提供，選擇晶體管Al與存儲晶體管A2的柵極電壓由字線Wl提供。當存儲單元A的字線Wl所加電壓大于開啟電壓，源線電壓達到編程電壓Vpp，漏極所加位線電流為Idp時，存儲單元被寫入0，其中Idp為一數(shù)值接近O的電流值。當閃存字線模塊選擇第2行，位線選擇模塊選擇第2列的存儲單元時，源線SI上源電壓加在該存儲單元存儲晶體管的源極，選擇晶體管的漏極電壓與電流由位線BI提供，選擇晶體管與存儲晶體管的柵極電壓由字線Wl提供。當存儲單元字線所加電壓大于開啟電壓，源線電壓達到編程電壓Vpp，漏極所加位線電流為Idp時，存儲單元被寫入O。在存儲器執(zhí)行寫O操作時，由于存儲單元的位線電流為Idp (不為零)，如圖2所示的存儲單元21與驅(qū)動電路23之間的開關(guān)晶體管22上存在壓降△ V，此時存儲單元的源線電流ISL因式(I)與位線電流呈正比，即隨位線電流增大而增大；那么可變電流源442輸出的電流Icomp則因式(2)與位線電流呈反比，即隨位線電流增大而減小；則圖4中的輸出比較電壓的PMOS管(阻抗元件422)的柵端電位減小，阻抗元件422的阻值變小，由于圖4驅(qū)動電路輸出的編程電壓Vpp為:
權(quán)利要求
1.一種存儲器，包括存儲單元陣列及用于向存儲單元的源線提供編程電壓的驅(qū)動電路，其特征在于，所述的驅(qū)動電路包括: 升壓電路，用于輸出編程電壓； 分壓電路，用于對所述升壓電路輸出的編程電壓進行分壓獲得比較電壓，所述分壓電路包括至少兩個串聯(lián)的阻抗元件，其中一個阻抗元件輸出比較電壓； 比較電路，用于將所述比較電壓與參考電壓進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的編程電壓；以及， 控制電路，用于根據(jù)被選中執(zhí)行寫入操作的存儲單元的位線電流對所述分壓電路中輸出比較電壓的阻抗元件的阻值進行調(diào)整。
2.如權(quán)利要求1所述的存儲器，其特征在于，所述的升壓電路為電荷泵。
3.如權(quán)利要求1所述的存儲器，其特征在于，所述的阻抗元件為PMOS管，其中，輸出比較電壓的PMOS管的柵極與控制電路相連，源極輸出比較電壓；其他PMOS管柵極和漏極相連。
4.如權(quán)利要求3所述的存儲器，其特征在于，所述的控制電路包括可變電流源和電阻，所述電阻的一端與可變電流源及輸出比較電壓的PMOS管的柵極相連，所述電阻的另一端接地；所述位線電流使所述可變電流源輸出的電流與存儲單元的源線電流的變化趨勢相巳
5.如權(quán)利要求4所述的 存儲器，其特征在于，所述可變電流源輸出的電流為:Icomp=X.IBL-n.1%，其中，Icomp為可變電流源輸出的電流，Ibl為存儲單元的位線電流，χ為寫入操作中一個字節(jié)所包含的位數(shù)，η為被選中執(zhí)行寫入操作的存儲單元的個數(shù)。
6.一種向存儲器執(zhí)行寫入操作的方法，所述存儲器包括存儲單元陣列及用于向存儲單元的源線提供編程電壓的驅(qū)動電路，驅(qū)動電路包括升壓電路、分壓電路及比較電路；其特征在于，包括: 當向被選中的存儲單元執(zhí)行寫入操作時，根據(jù)被選中的存儲單元的位線電流對分壓電路中向所述比較電路輸出比較電壓的阻抗元件的阻值進行調(diào)整，所述比較電路將所述比較電壓與參考電壓進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的編程電壓。
7.如權(quán)利要求6所述的向存儲器執(zhí)行寫入操作的方法，其特征在于，所述阻抗元件為PMOS管，柵極接入控制電流，漏極輸出所述比較電壓；所述位線電流使所述控制電流與存儲單元的源線電流的變化趨勢相異。
8.如權(quán)利要求7所述的向存儲器執(zhí)行寫入操作的方法，其特征在于，所述控制電流為:Icomp=X.IBL-n.1%，其中，Icomp為所述控制電流，Ibl為存儲單元的位線電流，X為寫入操作中一個字節(jié)所包含的位數(shù)，η為被選中執(zhí)行寫入操作的存儲單元的個數(shù)。
9.一種驅(qū)動電路，其特征在于，包括: 升壓電路，用于輸出控制電壓； 分壓電路，用于對所述升壓電路輸出的控制電壓進行分壓獲得比較電壓，所述分壓電路包括至少兩個串聯(lián)的阻抗元件，其中一個阻抗元件輸出比較電壓； 比較電路，用于將所述比較電壓與參考電壓進行比較并將比較結(jié)果反饋至所述升壓電路，以調(diào)整所述升壓電路輸出的控制電壓；以及，控制電路，用于根據(jù)外部設(shè)備的調(diào)整信號對所述分壓電路中輸出比較電壓的阻抗元件的阻值進行調(diào)整。
10.如權(quán)利要求9所述的驅(qū)動電路，其特征在于，所述的升壓電路為電荷泵。
11.如權(quán)利要求9所述的驅(qū)動電路，其特征在于，所述的阻抗元件為PMOS管，其中，輸出比較電壓的PMOS管的柵極與控制電路相連，源極輸出比較電壓；其他PMOS管柵極和漏極相連。
12.如權(quán)利要求11所述的驅(qū)動電路，其特征在于，所述的控制電路包括根據(jù)所述調(diào)整信號輸出電流的可變電流源和電阻，所述電阻的一端與可變電流源及輸出比較電壓的PMOS管的柵極相連，所述 電阻的另一端接地。
全文摘要
本發(fā)明涉及一種存儲器及其驅(qū)動電路、向存儲器執(zhí)行寫入操作的方法。該存儲器包括驅(qū)動電路，所述的驅(qū)動電路包括升壓電路、分壓電路、比較電路及控制電路，其中，控制電路根據(jù)被選中執(zhí)行寫入操作的存儲單元的位線電流對所述分壓電路中輸出比較電壓的阻抗元件的阻值進行調(diào)整。該方法包括當向被選中的存儲單元執(zhí)行寫入操作時，根據(jù)被選中的存儲單元的位線電流對分壓電路中向所述比較電路輸出比較電壓的阻抗元件的阻值進行調(diào)整。存儲器的驅(qū)動電路能夠直接產(chǎn)生所需的編程電壓，降低了存儲器外圍驅(qū)動電路的損耗，進一步提高了存儲器寫入操作的工作效率。
文檔編號G11C16/12GK103077744SQ20121056440
公開日2013年5月1日 申請日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者胡劍, 楊光軍 申請人:上海宏力半導體制造有限公司