專(zhuān)利名稱(chēng)：行譯碼電路及存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及一種行譯碼電路及存儲(chǔ)器。
背景技術(shù)：
作為一種集成電路存儲(chǔ)器件，快閃存儲(chǔ)器具有電可擦寫(xiě)存儲(chǔ)信息的功能，因此，快閃存儲(chǔ)器被廣泛應(yīng)用于如便攜式電腦、手機(jī)、數(shù)碼音樂(lè)播放器等電子產(chǎn)品中。通常的，依據(jù)柵極結(jié)構(gòu)的不同，快閃存儲(chǔ)器分為堆疊柵極快閃存儲(chǔ)器及分離柵極快閃存儲(chǔ)器兩種類(lèi)型，這兩種快閃存儲(chǔ)器都需要將存儲(chǔ)單元以適合本身操作的陣列進(jìn)行排布，每一存儲(chǔ)單元都用來(lái)儲(chǔ)存單一位的數(shù)據(jù)。這種快閃存儲(chǔ)器的存儲(chǔ)陣列需要場(chǎng)氧化層或溝槽式絕緣層來(lái)分離存儲(chǔ)單元，同時(shí)，為了提高快閃存儲(chǔ)器的擦寫(xiě)效率，需要較大面積的存儲(chǔ)單元才能得到高電容耦合比，因此，所述快閃存儲(chǔ)器存儲(chǔ)單元的面積較為龐大，無(wú)法有效提高存儲(chǔ)密度。為了提高快閃存儲(chǔ)器的存儲(chǔ)密度，出現(xiàn)了雙分離柵結(jié)構(gòu)的快閃存儲(chǔ)器。圖1為現(xiàn)有的一種雙分離柵快閃存儲(chǔ)陣列及其行譯碼電路的結(jié)構(gòu)示意圖，所述雙分離柵快閃存儲(chǔ)陣列包括多個(gè)呈陣列排布的存儲(chǔ)單元(例如存儲(chǔ)單元M)，以及用于選擇所述存儲(chǔ)單元并提供驅(qū)動(dòng)信號(hào)的多條位線(xiàn)(BL1、BL2、BL3、...、BLn)、字線(xiàn)(WL1JL2'…、WLm)以及控制柵線(xiàn)(CG1和CG2、CG3和CG4、…、CG2nri和CG2m)。所述存儲(chǔ)單元為雙分離柵快閃晶體管結(jié)構(gòu)，每一存儲(chǔ)單元包括兩個(gè)存儲(chǔ)位，第一存儲(chǔ)位和第二存儲(chǔ)位，以及兩個(gè)存儲(chǔ)位共用的中間電極，每一存儲(chǔ)位包括一位線(xiàn)電極和一控制柵極，每一存儲(chǔ)單元連接兩條相鄰的位線(xiàn)，即第一存儲(chǔ)位的位線(xiàn)電極和第二存儲(chǔ)位的位線(xiàn)電極分別連接于相鄰的兩條位線(xiàn)。以存儲(chǔ)單元M為例，包括第一存儲(chǔ)位C1和第二存儲(chǔ)位C2，第一存儲(chǔ)位C1和第二存儲(chǔ)位C2共用的中間電極連接至字線(xiàn)WL1，第一存儲(chǔ)位C1的位線(xiàn)電極連接至位線(xiàn)BL3、控制柵極連接至控制柵線(xiàn)CG1，第二存儲(chǔ)位C2的位線(xiàn)電極連接至位線(xiàn)BL2、控制柵`極連接至控制柵線(xiàn)CG2。在對(duì)圖1所示的雙分離柵快閃存儲(chǔ)陣列進(jìn)行讀寫(xiě)等操作時(shí)，由行譯碼電路向被選定操作的存儲(chǔ)單元提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓?，F(xiàn)有技術(shù)中，位于同一行的存儲(chǔ)單元對(duì)應(yīng)一個(gè)行譯碼單元，如圖1所示具有m行的雙分離柵快閃存儲(chǔ)陣列,對(duì)應(yīng)有m個(gè)行譯碼單元:行譯碼單元1、行譯碼單元2、…、行譯碼單元m。每個(gè)行譯碼單元的結(jié)構(gòu)相同，以圖1所示的行譯碼單元I為例進(jìn)行說(shuō)明，具體參見(jiàn)圖2所示的行譯碼單元I的結(jié)構(gòu)示意圖。圖2所示的行譯碼單元I包括:預(yù)譯碼單元20，用于接收地址信號(hào)，基于所述地址信號(hào)形成選擇信號(hào)，并將所述選擇信號(hào)提供給第一電平移位單元211與控制柵線(xiàn)選擇單元23，所述選擇信號(hào)用于選中需要進(jìn)行操作的存儲(chǔ)單元連接的字線(xiàn)和控制柵線(xiàn)；所述第一電平移位單元211接收所述選擇信號(hào)，基于所述選擇信號(hào)輸出第一驅(qū)動(dòng)電壓VDDH1或第二驅(qū)動(dòng)電壓VDDL1 ;字線(xiàn)驅(qū)動(dòng)單元221，包括PMOS管P1和NMOS管N1，用于接收所述第一電平移位單元211輸出的第一驅(qū)動(dòng)電壓VDDH1或第二驅(qū)動(dòng)電壓VDDL1，輸出字線(xiàn)操作電壓給字線(xiàn)WL1 ;所述控制柵線(xiàn)選擇單元23接收所述選擇信號(hào)，基于所述選擇信號(hào)對(duì)同一存儲(chǔ)單元的兩個(gè)存儲(chǔ)位連接的控制柵線(xiàn)進(jìn)行選擇，輸出第一控制信號(hào)和第二控制信號(hào)分別給第二電平移位單元212和第三電平移位單元213 ;所述第二電平移位單元212接收所述第一控制信號(hào)，基于所述第一控制信號(hào)輸出第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2 ;第一控制柵線(xiàn)驅(qū)動(dòng)單元222，包括PMOS管P2和NMOS管N2，用于接收所述第二電平移位單元212輸出的第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2，輸出第一控制柵線(xiàn)操作電壓給第一控制柵線(xiàn)CG1 ;所述第三電平移位單元213接收所述第二控制信號(hào)，基于所述第二控制信號(hào)輸出第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2 ;第二控制柵線(xiàn)驅(qū)動(dòng)單元223，包括PMOS管P3和NMOS管N3，用于接收所述第三電平移位單元213輸出的第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2，輸出第二控制柵線(xiàn)操作電壓給第二控制柵線(xiàn)CG2。然而，對(duì)于圖1所示的雙分離柵快閃存儲(chǔ)陣列，每一行存儲(chǔ)單元就對(duì)應(yīng)有一個(gè)行譯碼單元，增加了行譯碼電路的電路面積。并且，為了減小行譯碼電路的面積，行譯碼單元I中第一控制柵線(xiàn)驅(qū)動(dòng)單元222的驅(qū)動(dòng)晶體管( 103管匕和NMOS管N1)與第二控制柵極驅(qū)動(dòng)單元223的驅(qū)動(dòng)晶體管(PM0S管P3和NMOS管N3)的面積就要減小，勢(shì)必引起存儲(chǔ)陣列的驅(qū)動(dòng)速度減慢。因此，提供一種驅(qū)動(dòng)速度快、電路面積小的行譯碼電路就成了一個(gè)亟待解決的問(wèn)題。更多關(guān)于雙分離柵快閃存儲(chǔ)陣列的行譯碼電路的技術(shù)方案可以參考申請(qǐng)?zhí)枮?01010217954、發(fā)明名稱(chēng)為雙分離柵快閃存儲(chǔ)陣列的行譯碼電路及其驅(qū)動(dòng)方法的中國(guó)專(zhuān)利申請(qǐng)文件。

發(fā)明內(nèi)容
本發(fā)明解決的是現(xiàn)有的雙分離柵快閃存儲(chǔ)陣列的行譯碼電路驅(qū)動(dòng)速度慢、電路面積大的問(wèn)題。為解決上述問(wèn)題，本發(fā)明提供了一種行譯碼電路，用于向雙分離柵快閃存儲(chǔ)陣列提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓，所述行譯碼電路包括虛擬行譯碼單元、至少一個(gè)行譯碼單元和驅(qū)動(dòng)電 壓產(chǎn)生電路，其中，所述虛擬行譯碼單元包括第一虛擬控制柵線(xiàn)電壓輸出端、第二虛擬控制柵線(xiàn)電壓輸出端和至少一個(gè)虛擬字線(xiàn)電壓輸出端，所述第一虛擬控制柵線(xiàn)電壓輸出端與虛擬存儲(chǔ)陣列中連接每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)相連，所述第二虛擬控制柵線(xiàn)電壓輸出端與所述虛擬存儲(chǔ)陣列中連接每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)相連，所述至少一個(gè)虛擬字線(xiàn)電壓輸出端分別與所述虛擬存儲(chǔ)陣列中連接各行存儲(chǔ)單元的字線(xiàn)相連，其中，所述虛擬存儲(chǔ)陣列包括所述雙分離柵快閃存儲(chǔ)陣列中的至少一行存儲(chǔ)單元；所述行譯碼單元包括第一控制柵線(xiàn)電壓輸出端、第二控制柵線(xiàn)電壓輸出端和至少一個(gè)字線(xiàn)電壓輸出端，所述第一控制柵線(xiàn)電壓輸出端與連接對(duì)應(yīng)存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)相連，所述第二控制柵線(xiàn)電壓輸出端與連接對(duì)應(yīng)存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)相連，所述至少一個(gè)字線(xiàn)電壓輸出端分別與連接對(duì)應(yīng)存儲(chǔ)塊的各行存儲(chǔ)單元的字線(xiàn)相連，其中，所述存儲(chǔ)塊包括所述雙分離柵快閃存儲(chǔ)陣列中的至少一行存儲(chǔ)單元；所述驅(qū)動(dòng)電壓產(chǎn)生電路用于向所述第一控制柵線(xiàn)電壓輸出端和所述第二控制柵線(xiàn)電壓輸出端提供第三驅(qū)動(dòng)電壓，所述驅(qū)動(dòng)電壓產(chǎn)生電路包括:第一分壓?jiǎn)卧?、第二分壓?jiǎn)卧?、第一比較單元、第二比較單元、控制單元和選擇單元；所述第一分壓?jiǎn)卧糜趯?duì)所述第一虛擬控制柵線(xiàn)電壓輸出端的電壓進(jìn)行分壓，以獲得第一分壓電壓；所述第二分壓?jiǎn)卧糜趯?duì)所述第二虛擬控制柵線(xiàn)電壓輸出端的電壓進(jìn)行分壓，以獲得第二分壓電壓；所述第一比較單元用于對(duì)所述第一分壓電壓和基準(zhǔn)電壓進(jìn)行比較，輸出第一比較結(jié)果；所述第二比較單元用于對(duì)所述第二分壓電壓和所述基準(zhǔn)電壓進(jìn)行比較，輸出第二比較結(jié)果；所述控制單元用于根據(jù)輸入的所述第一比較結(jié)果和所述第二比較結(jié)果輸出控制信號(hào)；所述選擇單元用于在所述控制信號(hào)的控制下選擇第一電壓或第二電壓作為所述第三驅(qū)動(dòng)電壓輸出，所述第一電壓高于所述第二電壓，所述第二電壓高于所述基準(zhǔn)電壓?？蛇x的，所述行譯碼單元還包括控制柵線(xiàn)譯碼單元和至少一個(gè)字線(xiàn)譯碼單元?？蛇x的，所述第一分壓?jiǎn)卧ǘ鄠€(gè)串聯(lián)PMOS管，各PMOS管的柵極與漏極連接、襯底與源極連接?？蛇x的，所述第二分壓?jiǎn)卧ǘ鄠€(gè)串聯(lián)PMOS管，各PMOS管的柵極與漏極連接、襯底與源極連接。可選的，所述第一比較單元包括第一比較器，其正端輸入所述第一分壓電壓，負(fù)端輸入所述基準(zhǔn)電壓，使能端輸入第一使能信號(hào)?？蛇x的，所述第二比較單元包括第二比較器，其正端輸入所述第二分壓電壓，負(fù)端輸入所述基準(zhǔn)電壓，使能端輸入第二使能信號(hào)。可選的，所述控制單元為或門(mén)?？蛇x的，所述選擇單元在所述控制信號(hào)為低電平時(shí)，選擇所述第一電壓作為所述第三驅(qū)動(dòng)電壓輸出；所述選擇單元在所述控制信號(hào)為高電平時(shí)，選擇所述第二電壓作為所述第三驅(qū)動(dòng)電壓輸出?？蛇x的，所述選擇單元為電壓選擇器。可選的，所述第一電壓由電荷泵電路提供?？蛇x的，所述第二電壓由電荷泵電路提供?？蛇x的，所述基準(zhǔn)電壓為所述第二電壓的1/3倍。為解決上述問(wèn)題，本發(fā)明還提供了一種存儲(chǔ)器，所述存儲(chǔ)器包括雙分離柵快閃存儲(chǔ)陣列，還包括上述行譯碼電路。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下有益效果通過(guò)檢測(cè)虛擬行譯碼單元中第一虛擬控制柵線(xiàn)電壓輸出端和第二虛擬控制柵線(xiàn)電壓輸出端的電壓，對(duì)驅(qū)動(dòng)行譯碼單元中第一控制柵線(xiàn)電壓輸出端和第二控制柵線(xiàn)電壓輸出端的第三驅(qū)動(dòng)電壓進(jìn)行控制，即在初始階段，由第一電壓驅(qū)動(dòng)第一控制柵線(xiàn)電壓輸出端和第二控制柵線(xiàn)電壓輸出端，當(dāng)檢測(cè)到第一虛擬控制柵線(xiàn)電壓輸出端和第二虛擬控制柵線(xiàn)電壓輸出端中任意一端的電壓上升至預(yù)定值后，再由第二電壓驅(qū)動(dòng)第一控制柵線(xiàn)電壓輸出端和第二控制柵線(xiàn)電壓輸出端，所述第一電壓高于所述第二電壓。使用第一電壓驅(qū)動(dòng)第一控制柵線(xiàn)電壓輸出端和第二控制柵線(xiàn)電壓輸出端提升了存儲(chǔ)陣列的驅(qū)動(dòng)速度，同時(shí)由于驅(qū)動(dòng)電壓的提升，也能減小行譯碼單元中控制柵線(xiàn)驅(qū)動(dòng)單元驅(qū)動(dòng)晶體管的面積。另一方面，由可包括多行存儲(chǔ)單元構(gòu)成的存儲(chǔ)塊對(duì)應(yīng)一個(gè)行譯碼單元，連接所述存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)由所述行譯碼單元的第一控制柵線(xiàn)電壓輸出端提供操作電壓，連接所述存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)由所述行譯碼電路的第二控制柵線(xiàn)電壓輸出端提供操作電壓，通過(guò)連接不同行的存儲(chǔ)單元的控制柵線(xiàn)共用驅(qū)動(dòng)的方式有效地減小了電路面積。


圖1是現(xiàn)有的一種雙分離柵快閃存儲(chǔ)陣列及其行譯碼驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；圖2是圖1所示的行譯碼單元I的電路結(jié)構(gòu)示意圖；圖3是本發(fā)明實(shí)施方式行譯碼電路中虛擬行譯碼單元、行譯碼單元以及雙分離柵快閃存儲(chǔ)陣列的結(jié)構(gòu)示意圖；圖4是圖3所示的行譯碼單元I的電路結(jié)構(gòu)示意圖；圖5是本發(fā)明實(shí)施例行譯碼電路中驅(qū)動(dòng)電壓產(chǎn)生電路的結(jié)構(gòu)示意圖；圖6是本發(fā)明實(shí)施例第一虛擬控制柵線(xiàn)電壓輸出端的電壓與所述第三驅(qū)動(dòng)電壓的波形圖。
具體實(shí)施例方式正如背景技術(shù)中所描述的，現(xiàn)有的雙分離柵快閃存儲(chǔ)陣列的行譯碼電路包括多個(gè)行譯碼單元，每個(gè)行譯碼單元對(duì)應(yīng)一行存儲(chǔ)單元、向存儲(chǔ)單元提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓?，F(xiàn)有的行譯碼電路占據(jù)的芯片面積很大，并且，為了減小行譯碼電路的面積，每個(gè)行譯碼單元中控制柵線(xiàn)單元的驅(qū)動(dòng)晶體管的面積就要減小，引起存儲(chǔ)陣列的驅(qū)動(dòng)速度減慢。因此，本技術(shù)方案的發(fā)明人經(jīng)過(guò)研究，提供了一種電路面積小、驅(qū)動(dòng)速度快的行譯碼電路。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來(lái)實(shí)施，因此本發(fā)明不受下面公開(kāi)的具體實(shí)施例的限制。圖3是本發(fā)明實(shí)施方式行譯碼電路的部分電路以及雙分離柵快閃存儲(chǔ)陣列的結(jié)構(gòu)示意圖，所述行譯碼電路用于向雙分離柵快閃存儲(chǔ)陣列提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓。參考圖3，所述雙分離柵快閃存儲(chǔ)陣列34按照字線(xiàn)連接的存儲(chǔ)單元被劃分為存儲(chǔ)塊1、…、存儲(chǔ)塊η和虛擬存儲(chǔ)陣列32，各所述存儲(chǔ)塊至少包括一條字線(xiàn)連接的存儲(chǔ)單元，所述虛擬存儲(chǔ)陣列32至少包括一條字線(xiàn)連接的存儲(chǔ)單元。具體地，如圖3所示，所述存儲(chǔ)塊I包括m條字線(xiàn)(WLpWLy…、WLm)連接的存儲(chǔ)單元，所述存儲(chǔ)塊η包括(Ι-J+l)條字線(xiàn)(WL<J:1>)連接的存儲(chǔ)單元，所述虛擬存儲(chǔ)陣列32包括(S-R+1)條字線(xiàn)(WL〈R:S>)連接的存儲(chǔ)單元。需要說(shuō)明的是，連接各所述存儲(chǔ)塊及虛擬存儲(chǔ)陣列32中存儲(chǔ)單元的字線(xiàn)的數(shù)量可以根據(jù)實(shí)際應(yīng)用需求確定，通常各所述存儲(chǔ)塊及虛擬存儲(chǔ)陣列32包括4條字線(xiàn)連接的存儲(chǔ)單元。對(duì)應(yīng)于所述雙分離柵快閃存儲(chǔ)陣列34的結(jié)構(gòu)，所述行譯碼電路包括虛擬行譯碼單元31和多個(gè)行譯碼單元33 (行譯碼單元1、…、行譯碼單元η)。以所述行譯碼單元I為例對(duì)所述行譯碼電路的結(jié)構(gòu)進(jìn)行詳細(xì)說(shuō)明，所述行譯碼單元I對(duì)應(yīng)所述雙分離柵快閃存儲(chǔ)陣列34中的存儲(chǔ)塊1，向所述存儲(chǔ)塊I提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓。參考圖3，所述行譯碼單元I包括第一控制柵線(xiàn)電壓輸出端Cg1、第二控制柵線(xiàn)電壓輸出端Cg2和m 個(gè)字線(xiàn)電壓輸出端(wlp wl2、…、wlm),所述第一控制柵線(xiàn)電壓輸出端Cg1與連接所述存儲(chǔ)塊I的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)(CG1XGy…、CG2nri)相連，所述第二控制柵線(xiàn)電壓輸出端Cg2與連接所述存儲(chǔ)塊I的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)(CG2、CG4、…、CG2m)相連,所述m個(gè)字線(xiàn)電壓輸出端(wlpwly ---^wl111)分別與連接所述存儲(chǔ)塊I的各行存儲(chǔ)單元的字線(xiàn)(WLpWLy…、WLm)相連。所述行譯碼單元I的電路結(jié)構(gòu)示意圖如圖4所示。參考圖4，所述行譯碼單元I包括字線(xiàn)譯碼單元41和控制柵線(xiàn)譯碼單元40。所述字線(xiàn)譯碼單元41包括m個(gè)結(jié)構(gòu)相同的字線(xiàn)譯碼單元:字線(xiàn)譯碼單元1、字線(xiàn)譯碼單元2、…、字線(xiàn)譯碼單元m。所述字線(xiàn)譯碼單元I包括:預(yù)譯碼單元411，用于接收地址信號(hào)，基于所述地址信號(hào)形成選擇信號(hào)，并將所述選擇信號(hào)提供給第一電平移位單元412，所述選擇信號(hào)用于選中需要進(jìn)行操作的存儲(chǔ)單元連接的字線(xiàn)；第一電平移位單元412，基于所述選擇信號(hào)輸出第一驅(qū)動(dòng)電壓VDDH1或第二驅(qū)動(dòng)電壓VDDL1 ;字線(xiàn)驅(qū)動(dòng)單元413，用于接收所述第一電平移位單元211輸出的第一驅(qū)動(dòng)電壓VDDH1或第二驅(qū)動(dòng)電壓VDDL1,由字線(xiàn)電壓輸出端Wl1輸出字線(xiàn)操作電壓給字線(xiàn)WL115所述控制柵線(xiàn)譯碼單元40包括:控制柵線(xiàn)選擇單元401，用于接收控制柵線(xiàn)選擇信號(hào)，基于所述控制柵線(xiàn)選擇信號(hào)對(duì)同一存儲(chǔ)單元的兩個(gè)存儲(chǔ)位連接的控制柵線(xiàn)進(jìn)行選擇，輸出第一控制信號(hào)和第二控制信號(hào)分別給第二電平移位單元402和第三電平移位單元404 ;第二電平移位單元402，用于接收所述第一控制信號(hào)，基于所述第一控制信號(hào)輸出第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2 ;第一控制柵線(xiàn)驅(qū)動(dòng)單元403，包括PMOS管P2和NMOS管N2，用于接收所述第二電平移位單元402輸出的第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2,由第一控制柵線(xiàn)電壓輸出端Cg1輸出第一控制柵線(xiàn)操作電壓給第一控制柵線(xiàn)CG1 ;第三電平移位單元404，用于接收所述第二控制信號(hào)，基于所述第二控制信號(hào)輸出第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2 ;第二控制柵線(xiàn)驅(qū)動(dòng)單元405，包括PMOS管P3和NMOS管N3,用于接收所述第三電平移位單元404輸出的第三驅(qū)動(dòng)電壓VDDH2或第四驅(qū)動(dòng)電壓VDDL2,由第二控制柵線(xiàn)電壓輸出端Cg2輸出第二控制柵線(xiàn)操作電壓給第二控制柵線(xiàn)CG2。繼續(xù)參考圖3，所述多個(gè)行譯碼單元33包括的各行譯碼單元的結(jié)構(gòu)與所述行譯碼單元I的結(jié)構(gòu)完全相同，以所述行譯碼單元η為例進(jìn)行說(shuō)明。所述行譯碼單元η對(duì)應(yīng)所述雙分離柵快閃存儲(chǔ)陣列34中的存儲(chǔ)塊η，包括第一控制柵線(xiàn)電壓輸出端Cgp、第二控制柵線(xiàn)電壓輸出端cgp+1和(Ι-J+l)個(gè)字線(xiàn)電壓輸出端(wl〈J: 1>)，所述第一控制柵線(xiàn)電壓輸出端Cgp與連接所述存儲(chǔ)塊η的每個(gè)存儲(chǔ)單`元第一存儲(chǔ)位的(Ι-J+l)條控制柵線(xiàn)相連，CGp用于表示連接所述存儲(chǔ)塊η的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的(Ι-J+l)條控制柵線(xiàn)，所述第二控制柵線(xiàn)電壓輸出端cgp+1與連接所述存儲(chǔ)塊η的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的(Ι-J+l)條控制柵線(xiàn)相連，CGP+1用于表示連接所述存儲(chǔ)塊η的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的(Ι-J+l)條控制柵線(xiàn)，所述(Ι-J+l)個(gè)字線(xiàn)電壓輸出端(wl〈J:1〉)分別與連接所述存儲(chǔ)塊η的各行存儲(chǔ)單元的(Ι-J+l)條字線(xiàn)(WL<J:1>)相連。與所述行譯碼單元I的結(jié)構(gòu)相似，所述虛擬行譯碼單元31對(duì)應(yīng)所述雙分離柵快閃存儲(chǔ)陣列34中的虛擬存儲(chǔ)陣列32，向所述虛擬存儲(chǔ)陣列32提供虛擬字線(xiàn)電壓和虛擬控制柵線(xiàn)電壓。參考圖3，所述虛擬行譯碼單元31包括第一虛擬控制柵線(xiàn)電壓輸出端Cg1-CU第二虛擬控制柵線(xiàn)電壓輸出端Cg2-d和(S-R+1)個(gè)虛擬字線(xiàn)電壓輸出端(wl〈R: S〉)，所述第一虛擬控制柵線(xiàn)電壓輸出端Cg1-Cl與連接所述虛擬存儲(chǔ)陣列32的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的(S-R+1)條控制柵線(xiàn)相連，CG1-Cl用于表示連接所述虛擬存儲(chǔ)陣列32的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的(S-R+1)條控制柵線(xiàn)，所述第二虛擬控制柵線(xiàn)電壓輸出端Cg2-d與連接所述虛擬存儲(chǔ)陣列32的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的(S-R+1)條控制柵線(xiàn)相連，CG2-d用于表示連接所述虛擬存儲(chǔ)陣列32的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的(S-R+1)條控制柵線(xiàn)，所述(S-R+1)個(gè)虛擬字線(xiàn)電壓輸出端(wl〈R:S>)分別與連接所述虛擬存儲(chǔ)陣列32的各行存儲(chǔ)單元的(S-R+1)條字線(xiàn)(WL〈R:S>)相連。所述虛擬行譯碼單元31包括虛擬控制柵線(xiàn)譯碼單元和(S-R+1)個(gè)結(jié)構(gòu)相同的虛擬字線(xiàn)譯碼單元，具體結(jié)構(gòu)與所述行譯碼單元I的結(jié)構(gòu)相似，可參考圖4所示的行譯碼單元I的電路結(jié)構(gòu)示意圖。本發(fā)明技術(shù)方案提供的行譯碼電路還包括圖5所示的驅(qū)動(dòng)電壓產(chǎn)生電路，所述驅(qū)動(dòng)電壓產(chǎn)生電路用于向各行譯碼單元中的第一控制柵線(xiàn)電壓輸出端和第二控制電壓輸出端提供第三驅(qū)動(dòng)電壓，以所述行譯碼單元I為例，所述驅(qū)動(dòng)電壓產(chǎn)生電路即提供圖4所示的第三驅(qū)動(dòng)電壓VDDH2?，F(xiàn)有技術(shù)中，所述第三驅(qū)動(dòng)電壓VDDH2是一個(gè)固定值電壓，即對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作需要的電壓值，驅(qū)動(dòng)存儲(chǔ)陣列的速度較慢。在本技術(shù)方案中，對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作的信號(hào)產(chǎn)生后，由第一電壓作為所述第三驅(qū)動(dòng)電壓VDDH2輸出，所述第一電壓高于對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作需要的電壓，當(dāng)檢測(cè)到所述第一虛擬控制柵線(xiàn)電壓輸出端Cg1-Cl和第二虛擬控制柵線(xiàn)電壓輸出端Cg2-d任意一端的電壓超過(guò)預(yù)定電壓后，由第二電壓作為所述第三驅(qū)動(dòng)電壓VDDH2輸出，所述第二電壓即為對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作需要的電壓。所述預(yù)定電壓不超過(guò)所述第二電壓，在本實(shí)施例中，所述預(yù)定電壓設(shè)置為和所述第二電壓相等。參考圖5，所述驅(qū)動(dòng)電壓產(chǎn)生電路包括第一分壓?jiǎn)卧?1、第二分壓?jiǎn)卧?3、第一比較單元52、第二比較單元54、控制單元55和選擇單元56。參考圖5，所述第一分壓?jiǎn)卧?1用于對(duì)所述第一虛擬控制柵線(xiàn)電壓輸出端Cg1-Cl的電壓進(jìn)行分壓，以獲得第一分壓電壓VDl ;所述第二分壓?jiǎn)卧?3用于對(duì)所述第二虛擬控制柵線(xiàn)電壓輸出端cg2-d的電壓進(jìn)行分壓，以獲得第二分壓電壓VD2。所述第一分壓?jiǎn)卧?1和所述第二分壓?jiǎn)卧?3的結(jié)構(gòu)相同，在本實(shí)施例中，所述第一分壓?jiǎn)卧?1包括3個(gè)源極和漏極連接、依次串聯(lián)的PMOS管MP1、MP2和MP3，每個(gè)PMOS管的柵極和漏極短接，襯底與源極連接，所述第二分壓?jiǎn)卧?3同樣包括3個(gè)PMOS管MP4、MP5和MP6。需要說(shuō)明的是，在本實(shí)施例中，所述第一分壓?jiǎn)卧?1和所述第二分壓?jiǎn)卧?3采用了晶體管作為分壓器件，在其它實(shí)施例中，也可以采用其它器件(比如電阻、電容等)來(lái)實(shí)現(xiàn)分壓，所述第一分壓?jiǎn)卧?1和所述第二分壓?jiǎn)卧?3也可以為不同的分壓結(jié)構(gòu)。所述第一比較單元52用于對(duì)所述第一分壓電壓VDl和基準(zhǔn)電壓Vkef進(jìn)行比較，輸出第一比較結(jié)果FBl ;所述第二比較單元54用于對(duì)所述第二分壓電壓VD2和所述基準(zhǔn)電壓Veef進(jìn)行比較，輸出第二比較結(jié)果FB2。在本實(shí)施例中，所述第一比較單元52包括第一比較器Al，所述第一比較器Al的正端輸入所述第一分壓電壓VD1，負(fù)端輸入所述基準(zhǔn)電壓VKEF，使能端輸入第一使能信號(hào)EN1，輸出端輸出所述第一比較結(jié)果FBI。所述第二比較單元54包括第二比較器A2，所述第二比較器A2的正端輸入所述第二分壓電壓VD2，負(fù)端輸入所述基準(zhǔn)電壓VKEF，使能端輸入第二使能信號(hào)EN2，輸出端輸出所述第二比較結(jié)果FB2。所述基準(zhǔn)電壓Vkef可由帶隙基準(zhǔn)源提供，具體取值根據(jù)所述預(yù)定電壓確定，在本實(shí)施例中，由于所述預(yù)定電壓與所述第二電壓相等，則所述基準(zhǔn)電壓為所述第二電壓的1/3倍。所述第一使能信號(hào)ENl和所述第二使能信號(hào)EN2受存儲(chǔ)器讀寫(xiě)信號(hào)的控制，當(dāng)對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作時(shí)，所述第一使能信號(hào)ENl和所述第二使能信號(hào)EN2為有效信號(hào)。具體地，以所述第一比較器Al為例，當(dāng)對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作時(shí)，所述第一使能信號(hào)ENl為有效信號(hào)，若所述第一比較器Al正端輸入的所述第一分壓電壓VDl小于其負(fù)端輸入的所述基準(zhǔn)電壓Vkef，則所述第一比較器Al輸出的所述第一比較結(jié)果FBl為低電平，即邏輯O;反之則輸出低電平，即邏輯I。所述第二比較器A2的工作原理相同，在此不再贅述。所述控制單元55用于根據(jù)輸入的所述第一比較結(jié)果FBl和所述第二比較結(jié)果FB2輸出控制信號(hào)。在本實(shí)施例中，所述控制單元55為或門(mén)，即當(dāng)輸入所述控制單元55的所述第一比較結(jié)果FBl和所述第二比較結(jié)果FB2任意一個(gè)為高電平時(shí)，所述控制信號(hào)為高電平。所述選擇單元56用于在所述控制信號(hào)的控制下選擇所述第一電壓Vl或所述第二電壓V2作為所述第三驅(qū)動(dòng)電壓VDDH2輸出。在本實(shí)施例中，所述選擇單元56為電壓選擇器。具體地，當(dāng)所述選擇信號(hào)為低電平時(shí)，所述選擇單元56選擇所述第一電壓Vl作為所述第三驅(qū)動(dòng)電壓VDDH2輸出；當(dāng)所述選擇信號(hào)為高電平時(shí)，所述選擇單元56選擇所述第二電壓V2作為所述第三驅(qū)動(dòng)電壓VDDH2輸出。所述第一電壓Vl和所述第二電壓V2均可以由電荷泵電路提供。圖6是本發(fā)明實(shí)施例第一虛擬控制柵線(xiàn)電壓輸出端Cg1-Cl的電壓與所述第三驅(qū)動(dòng)電壓VDDH2的波形圖。為更好地對(duì)本發(fā)明的實(shí)施方式進(jìn)行理解，下面結(jié)合附圖對(duì)本發(fā)明技術(shù)方案行譯碼電路的工作原理進(jìn)行說(shuō)明。參考圖3，當(dāng)對(duì)所述雙分離柵快閃存儲(chǔ)陣列34中的任意一個(gè)存儲(chǔ)塊進(jìn)行讀寫(xiě)操作時(shí)，所述虛擬行譯碼單元31都會(huì)向所述虛擬存儲(chǔ)陣列32提供虛擬字線(xiàn)操作電壓和虛擬控制柵線(xiàn)操作電壓。所述虛擬行譯碼單元31的第一虛擬控制柵線(xiàn)電壓輸出端Cg1-Cl的電壓與各行譯碼單元中第一控制柵線(xiàn)電壓輸出端Cg1的電壓相同，第二虛擬控制柵線(xiàn)電壓輸出端cg2-d的電壓與第二控制柵線(xiàn)電壓輸出端Cg2的電壓相同。參考圖5和圖6，對(duì)存儲(chǔ)單元進(jìn)行讀寫(xiě)操作的信號(hào)產(chǎn)生后，由所述第一電壓V1作為所述第三驅(qū)動(dòng)電壓VDDH2輸出，所述第一虛擬控制柵線(xiàn)電壓輸出端Cg1-Cl的電壓不斷上升，當(dāng)所述第一虛擬控制柵線(xiàn)電壓輸出端Cgrd的電壓上升至預(yù)定電壓后，所述第一分壓?jiǎn)卧?1輸出的第一分壓電壓VDl大于所述基準(zhǔn)電壓Vkef，所述比較單元52輸出的第一比較結(jié)果FBl為高電平，所述控制單元55根據(jù)輸入的所述第一比較結(jié)果FBl輸出控制信號(hào)為高電平，所述選擇單元56在所述控制信號(hào)的控制下，選擇所述第二電壓V2作為所述第三驅(qū)動(dòng)電壓VDDH2輸出。本發(fā)明實(shí)施方式還提供了一種存儲(chǔ)器，包括雙分離柵快柵存儲(chǔ)陣列，還包括上述實(shí)施例提供的行譯碼電路。綜上所述，本發(fā)明技術(shù)方案提供的行譯碼電路，增加了虛擬存儲(chǔ)陣列和虛擬行譯碼單元，通過(guò)檢測(cè)虛擬行譯碼單元中第一虛擬控制柵線(xiàn)電壓輸出端和第二虛擬控制柵線(xiàn)電壓輸出端的電壓，對(duì)驅(qū)動(dòng)行譯碼單元中第一控制柵線(xiàn)電壓輸出端和第二控制柵線(xiàn)電壓輸出端的第三驅(qū)動(dòng)電壓進(jìn)行控制，在初始階段由電壓值較高的第一電壓作為所述第三驅(qū)動(dòng)電壓輸出，提升了存儲(chǔ)陣列的驅(qū)動(dòng)速度。由于所述第三驅(qū)動(dòng)電壓的提升，行譯碼單元中控制柵線(xiàn)驅(qū)動(dòng)單元驅(qū)動(dòng)晶體管的面積也能減小，從而整個(gè)存儲(chǔ)器的電路面積得到減小。另一方面，由可包括多行存儲(chǔ)單元構(gòu)成的存儲(chǔ)塊對(duì)應(yīng)一個(gè)行譯碼單元，連接所述存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)由所述行譯碼單元的第一控制柵線(xiàn)電壓輸出端提供操作電壓，連接所述存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)由所述行譯碼電路的第二控制柵線(xiàn)電壓輸出端提供操作電壓，通過(guò)連接不同行的存儲(chǔ)單元的控制柵線(xiàn)共用驅(qū)動(dòng)的方式有效地減小了電路面積。本發(fā)明雖然已以較佳實(shí)施例公開(kāi)如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種行譯碼電路，用于向雙分離柵快閃存儲(chǔ)陣列提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓，其特征在于，包括虛擬行譯碼單元、至少一個(gè)行譯碼單元和驅(qū)動(dòng)電壓產(chǎn)生電路，其中， 所述虛擬行譯碼單元包括第一虛擬控制柵線(xiàn)電壓輸出端、第二虛擬控制柵線(xiàn)電壓輸出端和至少一個(gè)虛擬字線(xiàn)電壓輸出端，所述第一虛擬控制柵線(xiàn)電壓輸出端與虛擬存儲(chǔ)陣列中連接每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)相連，所述第二虛擬控制柵線(xiàn)電壓輸出端與所述虛擬存儲(chǔ)陣列中連接每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)相連，所述至少一個(gè)虛擬字線(xiàn)電壓輸出端分別與所述虛擬存儲(chǔ)陣列中連接各行存儲(chǔ)單元的字線(xiàn)相連，其中，所述虛擬存儲(chǔ)陣列包括所述雙分離柵快閃存儲(chǔ)陣列中的至少一行存儲(chǔ)單元； 所述行譯碼單元包括第一控制柵線(xiàn)電壓輸出端、第二控制柵線(xiàn)電壓輸出端和至少一個(gè)字線(xiàn)電壓輸出端，所述第一控制柵線(xiàn)電壓輸出端與連接對(duì)應(yīng)存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第一存儲(chǔ)位的控制柵線(xiàn)相連，所述第二控制柵線(xiàn)電壓輸出端與連接對(duì)應(yīng)存儲(chǔ)塊的每個(gè)存儲(chǔ)單元第二存儲(chǔ)位的控制柵線(xiàn)相連，所述至少一個(gè)字線(xiàn)電壓輸出端分別與連接對(duì)應(yīng)存儲(chǔ)塊的各行存儲(chǔ)單元的字線(xiàn)相連，其中，所述存儲(chǔ)塊包括所述雙分離柵快閃存儲(chǔ)陣列中的至少一行存儲(chǔ)單元； 所述驅(qū)動(dòng)電壓產(chǎn)生電路 用于向所述第一控制柵線(xiàn)電壓輸出端和所述第二控制柵線(xiàn)電壓輸出端提供第三驅(qū)動(dòng)電壓，所述驅(qū)動(dòng)電壓產(chǎn)生電路包括:第一分壓?jiǎn)卧?、第二分壓?jiǎn)卧?、第一比較單元、第二比較單元、控制單元和選擇單元； 所述第一分壓?jiǎn)卧糜趯?duì)所述第一虛擬控制柵線(xiàn)電壓輸出端的電壓進(jìn)行分壓，以獲得第一分壓電壓；所述第二分壓?jiǎn)卧糜趯?duì)所述第二虛擬控制柵線(xiàn)電壓輸出端的電壓進(jìn)行分壓，以獲得第二分壓電壓； 所述第一比較單元用于對(duì)所述第一分壓電壓和基準(zhǔn)電壓進(jìn)行比較，輸出第一比較結(jié)果；所述第二比較單元用于對(duì)所述第二分壓電壓和所述基準(zhǔn)電壓進(jìn)行比較，輸出第二比較結(jié)果; 所述控制單元用于根據(jù)輸入的所述第一比較結(jié)果和所述第二比較結(jié)果輸出控制信號(hào)；所述選擇單元用于在所述控制信號(hào)的控制下選擇第一電壓或第二電壓作為所述第三驅(qū)動(dòng)電壓輸出，所述第一電壓高于所述第二電壓，所述第二電壓高于所述基準(zhǔn)電壓。
2.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述行譯碼單元還包括:控制柵線(xiàn)譯碼單元和至少一個(gè)字線(xiàn)譯碼單元。
3.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述第一分壓?jiǎn)卧ǘ鄠€(gè)串聯(lián)PMOS管，各PMOS管的柵極與漏極連接、襯底與源極連接。
4.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述第二分壓?jiǎn)卧ǘ鄠€(gè)串聯(lián)PMOS管，各PMOS管的柵極與漏極連接、襯底與源極連接。
5.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述第一比較單元包括第一比較器，其正端輸入所述第一分壓電壓，負(fù)端輸入所述基準(zhǔn)電壓，使能端輸入第一使能信號(hào)。
6.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述第二比較單元包括第二比較器，其正端輸入所述第二分壓電壓，負(fù)端輸入所述基準(zhǔn)電壓，使能端輸入第二使能信號(hào)。
7.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述控制單元為或門(mén)。
8.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述選擇單元在所述控制信號(hào)為低電平時(shí)，選擇所述第一電壓作為所述第三驅(qū)動(dòng)電壓輸出；所述選擇單元在所述控制信號(hào)為高電平時(shí)，選擇所述第二電壓作為所述第三驅(qū)動(dòng)電壓輸出。
9.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述選擇單元為電壓選擇器。
10.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述第一電壓由電荷泵電路提供。
11.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述第二電壓由電荷泵電路提供。
12.根據(jù)權(quán)利要求1所述的行譯碼電路，其特征在于，所述基準(zhǔn)電壓為所述第二電壓的1/3 倍。
13.一種存儲(chǔ)器，包括雙分離柵快閃存儲(chǔ)陣列，其特征在于，還包括權(quán)利要求1至12任一項(xiàng)所述的行譯碼電路。
全文摘要
一種行譯碼電路及存儲(chǔ)器，所述行譯碼電路用于向雙分離柵快閃存儲(chǔ)陣列提供字線(xiàn)操作電壓和控制柵線(xiàn)操作電壓，包括虛擬行譯碼單元、至少一個(gè)行譯碼單元和驅(qū)動(dòng)電壓產(chǎn)生電路，其中，所述虛擬行譯碼單元包括第一虛擬控制柵線(xiàn)電壓輸出端、第二虛擬控制柵線(xiàn)電壓輸出端和至少一個(gè)虛擬字線(xiàn)電壓輸出端；所述行譯碼單元包括第一控制柵線(xiàn)電壓輸出端、第二控制柵線(xiàn)電壓輸出端和至少一個(gè)字線(xiàn)電壓輸出端；所述驅(qū)動(dòng)電壓產(chǎn)生電路用于向所述第一控制柵線(xiàn)電壓輸出端和所述第二控制柵線(xiàn)電壓輸出端提供第三驅(qū)動(dòng)電壓。本發(fā)明技術(shù)方案提供的行譯碼電路能夠提升存儲(chǔ)陣列的驅(qū)動(dòng)速度、減小存儲(chǔ)器的電路面積。
文檔編號(hào)G11C16/06GK103077742SQ20121056438
公開(kāi)日2013年5月1日 申請(qǐng)日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者楊光軍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司