專利名稱：一種增強靜態(tài)隨機存儲器寫操作的電路的制作方法
技術領域：
本發(fā)明涉及靜態(tài)隨機存儲器設計領域，特別涉及一種靜態(tài)隨機存儲器寫操作的電路。
背景技術：
靜態(tài)隨機存儲器是一種常見的隨機存取存儲器，廣泛應用于集成電路領域，相對于動態(tài)隨機存儲器隨其優(yōu)點是存儲數(shù)據不需要刷新；缺點是集成度較低。因此一方面靜態(tài)隨機存儲器因其性能上的優(yōu)勢被廣泛使用，另一方面其較低的集成 度導致大容量靜態(tài)隨機存儲器設計成為一個難題。常見的靜態(tài)隨機存儲器的存儲單元為六個晶體管組成的所謂6T結構。每個存儲單元由兩個首位相連的反相器和兩個開關晶體管組成，其中反相器的輸出節(jié)點構成了一對互補的存儲節(jié)點，該存儲節(jié)點分別通過開關晶體管與兩個互補的位線相連。開關晶體管由一個字線控制。在讀寫操作時，字線控制開關晶體管導通，數(shù)據通過位線進行傳輸。一個靜態(tài)隨機存儲器包含了大量的存儲單元。隨著靜態(tài)隨機存儲器容量的增加，其存儲單元陣列中的字線和位線越來越長，最終導致存儲器讀寫操作變慢，甚至出錯。目前常使用一種位線負電壓的技術來增強寫操作，這種技術通過產生一個低于存儲單元的地電壓的負電壓來驅動位線，以克服數(shù)據‘0’在位線上傳輸時由于寄生參數(shù)等造成的電壓損失，保證寫操作成功。實際在寫操作時，選中的兩個互補的位線上分別傳輸著‘0’和‘1’，而上述的負電壓技術只考慮了傳輸‘0’的位線，忽略了傳輸‘I’的位線。

發(fā)明內容本發(fā)明的目的在于提出一種增強靜態(tài)隨機存儲器寫操作的電路，用以保證靜態(tài)隨機儲存器寫操作的可靠性和速度。為了實現(xiàn)上述目的，本發(fā)明采用如下技術方案一種增強靜態(tài)隨機存儲器寫操作的電路，寫操作時，寫‘I’的位線上的電壓高于存儲單元的電源電壓，寫‘0’的位線上的電壓低于存儲單元的地電壓。本發(fā)明進一步的改進在于所述電路包括存儲單元陣列、字線高電壓發(fā)生器、位線高電壓發(fā)生器、位線負電壓發(fā)生器、寫驅動器、字線驅動器、位選驅動器和位線選擇器陣列；字線驅動器連接存儲單元陣列，位線選擇器陣列包括多列，每列連接存儲單元陣列中對應的一列；寫驅動器的第一輸出線經由位選選擇器陣列連接所有第一位線，寫驅動器的第二輸出線經由位選選擇器陣列連接所有第二位線；位選驅動器通過多個位選信號線連接對應行的位線選擇器；字線高電壓發(fā)生器連接字線驅動器和位選驅動器；位線高電壓發(fā)生器和位線負電壓發(fā)生器連接寫驅動器。本發(fā)明進一步的改進在于所述字線高電壓發(fā)生器為字線驅動器和位選驅動器供電，所產的電壓高于位線高電壓發(fā)生器所產的電壓。
本發(fā)明進一步的改進在于所述位線高電壓發(fā)生器為寫驅動器供電，所產的電壓低于字線高電壓發(fā)生器所產的電壓，但高于存儲單元的電源電壓。本發(fā)明進一步的改進在于所述位線負電壓發(fā)生器為寫驅動器供電，所產的電壓低于存儲單元的地電壓。本發(fā)明進一步的改進在于寫驅動器的第一輸出線通過第一高壓開關晶體管與位線高電壓發(fā)生器相連，第一高壓開關晶體管由第一邏輯信號控制，當?shù)谝贿壿嬓盘枮椤?’時，第一高壓開關晶體管導通，第一輸出線上的電壓為位線高電壓發(fā)生器輸出的位線高電壓；第一輸出線通過第一負電壓開關晶體管與位線負電壓發(fā)生器相連，第一負電壓開關晶體管由第二邏輯信號控制，當?shù)诙壿嬓盘枮椤甀’時，第一負電壓開關晶體管導通，第一輸出線上的電壓為位線負電壓發(fā)生器輸出的位線負電壓；第二輸出線通過第二高壓開關晶體管與位線高電壓發(fā)生器相連，第二高壓開關晶體管由第三邏輯信號控制，當?shù)谌壿嬓盘枮椤?’時，第二高壓開關晶體管導通，第二輸出線上的電壓為位線高電壓發(fā)生器輸出的位線高電壓；第二輸出線通過第二負電壓開關晶體管與位線負電壓發(fā)生器相連，第二負電壓開 關晶體管由第四邏輯信號(DNL)控制，當?shù)谒倪壿嬓盘枮椤甀’時，第二負電壓開關晶體管導通，第二輸出線上的電壓為位線負電壓發(fā)生器輸出的位線負電壓。本發(fā)明進一步的改進在于當寫驅動器的寫使能輸入線的輸入信號為‘0’時，第二邏輯信號和第四邏輯信號均為‘0’，第一邏輯信號和第三邏輯信號(DNHN)均為‘I’ ;當寫使能輸入線的輸入信號為‘I’，數(shù)據輸入線的輸入信號為‘I’時，第二邏輯信號和第四邏輯信號均為‘0’，第一邏輯信號和第三邏輯信號均為‘I’ ；當寫使能輸入線的輸入信號為‘1’，數(shù)據輸入線的輸入信號為‘0’時，第二邏輯信號和第四邏輯信號均為‘1’，第一邏輯信號和第三邏輯信號均為‘O’。本發(fā)明進一步的改進在于所述寫驅動器還包括第一方向器、第二反相器、第一與非門、第一或非門、第二與非門和第二或非門；寫使能輸入線連接第一方向器的輸入端、第一與非門的第一輸入端和第二與非門的第一輸入端；數(shù)據輸入線連接第二反相器的輸入端、第一與非門的第二輸入端和第一或非門的第二輸入端；第一方向器的輸出端連接第一或非門的第一輸入端和第二或非門的第一輸入端；第二反相器的輸出端連接第二與非門的第二輸入端和第二或非門的第二輸入端。本發(fā)明進一步的改進在于所述字線驅動器和位選驅動器采用相同的驅動器電路結構完成信號電壓域的轉換輸入信號為字線使能信號或者位選使能信號，經過反相器后，通過第一晶體管和第二晶體管驅動字線或位選信號；當輸入信號為‘I’時，輸出電壓為字線高電壓發(fā)生器輸出的高電壓；當輸入信號為‘0’時，輸出的電壓為位線負電壓發(fā)生器輸出的負電壓。本發(fā)明進一步的改進在于字線高電壓發(fā)生器產生的電壓大于或等于位線高電壓發(fā)生器所產的電壓與存儲器開關晶體管閾值電壓之和。相對于現(xiàn)有技術，本發(fā)明具有以下優(yōu)點本發(fā)明提供一種增強靜態(tài)隨機存儲器寫操作的電路，該電路主要由高電壓發(fā)生器，負電壓發(fā)生器，字線驅動器，寫驅動器組成，位選驅動器和位線選擇器組成；由高電壓發(fā)生器和負電壓發(fā)生器分別產生電路所需的電壓，字線驅動器、位選驅動器和寫驅動器根據輸入命令信號產生不同電壓的位線、字線和位選信號，以完成對存儲器單元的讀寫操作，同時也對高/負電壓發(fā)生器進行控制。本發(fā)明提出一種增強靜態(tài)隨機存儲器寫操作的電路，靜態(tài)隨機存儲器寫操作時，在選中的字線和位選線上使用比位線高電壓更高的電壓，以消除傳輸‘I’的位線上高電壓在通過位線選擇晶體管和存儲單元開關晶體管時的閾值損失；靜態(tài)隨機存儲器寫操作時，在非選中的字線和位選線上使用負電壓，以關閉相應的位線選擇晶體管和存儲單元開關晶體管；本發(fā)明在寫操作時，第一位線與第二位線之間的最大電壓差將增大，即使經過位線的傳輸導致了一定的電壓損失，但仍然比不采用多電壓或者僅采用負電壓的技術方案在被選中的存儲單元處能獲得更大的電壓差，從而更迅速、可靠的覆蓋存儲單元中的原有數(shù)據。


圖I為根據本發(fā)明實施的一個靜態(tài)隨機存儲器的實例示意圖。圖2為靜態(tài)隨機存儲器的一個存儲單元的實例示意圖。圖3為與驅動器的電路設計原理圖。圖4為字線驅動器和位選驅動器的電路設計原理圖。圖5為所示實例中主要信號的波形圖。
具體實施方式下面結合附圖對本發(fā)明的實施方式做進一步描述。請參閱圖I所示，圖I為根據本發(fā)明實施的一個靜態(tài)隨機存儲器實例。通常靜態(tài)隨機存儲器在寫操作時需要工作的電路包含存儲單元陣列、字線驅動器S5，寫驅動器S4，位選驅動器S6、位線選擇器陣列S7。字線驅動器S5連接存儲單元陣列，位線選擇器陣列S7包括多列，每列包括一個位線選擇器，該位線選擇器連接存儲單元陣列中對應的一列；寫驅動器S4的第一輸出線WRBL經由位選選擇器陣列S7連接所有第一位線BL，寫驅動器S4的第二輸出線WRBLN經由位選選擇器陣列S7連接所有第二位線BLN。位選驅動器S6通過多個位選線(MUXJ)、MUX_1......MUX_N)連接對應行的位線選擇器。如圖2所示，圖2為靜態(tài)隨機存儲器的一個存儲單元實例，每個存儲單元含有一對存儲節(jié)點Q/QN，一個字線WL，第一位線BL和第二位線BLN。寫驅動器S4在寫使能WE有效時工作，否則為輸出為高阻態(tài)。位線選擇器陣列S7根據位選信號線MUX_0,…，MUX_N的位選信號將寫驅動器S4的第一輸出線WRBL/第二輸出線WRBLN與被選中的位線聯(lián)通，數(shù)據由寫驅動器S4傳輸至位線(BL_0、BLN_0、BL_1、BLN_1……BL_N、BLN_N)。同時字線驅動器S5根據行譯碼結果WLEN，驅動被選中的字線(WL_0、WL_1……WL_N)，將被選中存儲單元的開關晶體管打開，位線上數(shù)據將覆蓋存儲節(jié)點上原有的數(shù)據。此后字線關閉，寫操作完成。仍然請參閱圖I所示，除了存儲陣列的電源電壓VDD和地電壓GND夕卜，本發(fā)明使用了 3個不同的電壓發(fā)生器位線高電壓發(fā)生器S2，產生位線高電壓VBLH，且滿足VBLH大于VDD ;位線負電壓發(fā)生器S3，產生位線負電壓VBLL，且滿足VBLL小于GND ;字線高電壓發(fā)生器SI，產生字線高電壓VWLH，且滿足VWLH不小于VBLH與存儲器開關晶體管閾值電壓之和。在寫操作時，第一位線BL與第二位線BLN之間的最大電壓差將增大至VBLH-VBLL，其中VBLH-VBLL>VDD-VBLL>VDD-GND，即使經過位線的傳輸導致了一定的電壓損失，但仍然比不采用多電壓或者僅采用負電壓的技術方案在被選中的存儲單元處能獲得更大的電壓差，從而更迅速、可靠的覆蓋存儲單元中的原有數(shù)據。由于位線選擇器陣列S7中傳輸門和存儲單元中的開關管一般使用的為N型晶體管，為了避免其在傳輸高電壓時的電壓損失，位選信號線MUX和字線WL都采用高電壓VWLH。請參閱圖3所示，圖3為寫驅動器S4的電路設計原理圖。寫驅動器S4包括第一方向器I、第二反相器2、第一與非門3、第一或非門4、第二與非門5、第二或非門6、第一聞壓開關晶體管DPH、第一負電壓開關晶體管DPL、第二聞壓開關晶體管DNPH和第二負電壓開關晶體管DNPL。寫使能輸入線WE連接第一方向器I的輸入端、第一與非門3的第一輸入端和第二與非門5的第一輸入端；數(shù)據輸入線DIN連接第二反相器2的輸入端、第一與非門3的第二輸入端和第一或非門4的第二輸入端；第一方向器I的輸出端連接第一或非門4的第一輸入端和第二或非門6的第一輸入端；第二反相器2的輸出端連接第二與非門5的第二輸入端和第二或非門6的第二輸入端。第一高壓開關晶體管DPH連接位線高電壓發(fā)生器S2、第一輸出線WRBL和第一與非門3的輸出端；第一負電壓開關晶體管DPL連接位線負電壓發(fā)生器S3、第一輸出線WRBL和第一或非門4的輸出端；第二高壓開關晶體管DNPH連接位線高電壓發(fā)生器S2、第二輸出線WRBLN和第二與非門5的輸出端；第二負電壓開關晶體管DNPL連接位線負電壓發(fā)生器S3、第二輸出線WRBLN和第二或非門6的輸出端。寫驅動器S4的第一輸出線WRBL通過第一高壓開關晶體管DPH與位線高電壓發(fā)生器S2相連，第一高壓開關晶體管DPH由第一與非門3輸出的第一邏輯信號DHN控制，當?shù)谝贿壿嬓盘朌HN為‘0’時，第一高壓開關晶體管DPH導通，第一輸出線WRBL上的電壓為位線高電壓發(fā)生器S2輸出的位線高電壓VBLH。第一輸出線WRBL通過負電壓開關晶體管DPL與位線負電壓發(fā)生器S3相連，第一負電壓開關晶體管DPL由第一或非門4輸出的第二邏輯信號DL控制，當?shù)诙壿嬓盘朌L為‘I’時，第一負電壓開關晶體管DPL導通,第一輸出線WRBL上的電壓為位線負電壓發(fā)生器S3輸出的位線負電壓VBLL。 第二輸出線WRBLN通過第二高壓開關晶體管DNPH與位線高電壓發(fā)生器S2相連，第二高壓開關晶體管DNPH由第二與非門5輸出的第三邏輯信號DNHN控制，當?shù)谌壿嬓盘朌NHN為‘0’時，第二高壓開關晶體管DNPH導通，第二輸出線WRBLN上的電壓為位線高電壓發(fā)生器S2輸出的位線高電壓VBLH。第二輸出線WRBLN通過第二負電壓開關晶體管DNPL與位線負電壓發(fā)生器S3相連，第二負電壓開關晶體管DNPL由第二或非門6輸出的第四邏輯信號DNL控制，當?shù)谒倪壿嬓盘朌NL為‘I’時，第二負電壓開關晶體管DNPL導通，第二輸出線WRBL上的電壓為位線負電壓發(fā)生器S3輸出的位線負電壓VBLL。寫驅動器S4在寫使能WE為低時，輸出為高阻態(tài)。寫驅動器S4在寫使能WE為高時，開始工作。當輸入數(shù)據DIN為低時，將第一輸出線WRBL驅動至VBLL，將第二輸出線WRBLN驅動為VBLH ;相對地，在輸入數(shù)據DIN為高時，將第一輸出線WRBL驅動為VBLH，將第二輸出線WRBLN驅動為VBLL。請參閱圖4所示，圖4為字線驅動器S5和位選驅動器S6的電路設計原理圖，字線驅動器S5和位選驅動器S6的結構相同；均包括第三反相器7、第一晶體管和PH和第二晶體管PL ;第一晶體管和PH連接第三反相器7的輸出端、字線高電壓發(fā)生器SI和字線WL或位選線MUX ;第二晶體管和PL連接第三反相器7的輸出端、位線負電壓發(fā)生器S3和字線WL或位選線MUX。字線驅動器S5和位選驅動器S6采用相同的驅動器電路結構完成信號電壓域的轉換輸入信號為字線使能信號WLEN或者位選使能信號MUXEN，經過反相器后，通過第一晶體管PH和第二晶體管PL驅動字線WL或位選信號MUX ;當輸入信號為‘I’時，輸出電壓為字線高電壓發(fā)生器SI輸出的高電壓VWLH ;當輸入信號為‘0’時，輸出的電壓為位線負電壓發(fā)生器S3輸出的負電壓VBLL。字線驅動器S5/位選驅動器S6主要作用是將輸入的高電平為VDDjg電平GND的行/列譯碼結果WLEN/MUXEN信號，轉化為高電平為VWLH和低電平為VBLL的信號WL/MUX。請參閱圖5所示，圖5為所示實例中主要信號的波形圖。寫使能WE為高時寫操作開始。輸入的數(shù)據DIN為‘0’，寫驅動器S4的第一輸出線WRBL輸出為‘0’電壓為VBLL，第二輸出線WRBLN輸出為‘I’電壓為VBLH ;根據輸入的列地址此時第N列存儲單元被選中，SPMUX_N為‘ I’電壓為VWLH，該列單元所對應的位線BL_N/BLN_N被連接至寫驅動器S4，BL_N的電壓由預充電壓降低為VBLL，BLN_N的電壓由預充電壓升高為VBLH ;根據輸入的行地址此時第N行存儲單元被選中，即WL_N為‘I，電壓為VWLH時，存儲單元開關晶體管打開，位線 上數(shù)據開始改寫存儲節(jié)點上的數(shù)據。本圖中表示了寫操作的最壞情況，即內部存儲節(jié)點上的數(shù)據與位線上的數(shù)據相反。存儲節(jié)點Q與位線BL_N連接后由原來的‘I’被改寫為‘0’，其電壓由VDD被拉低至VBLL ;而存儲節(jié)點QN與位線BLN_N連接后由原來的‘0’被改寫為‘ I’，其電壓由GND被拉升至VBLH ；當Q/QN完成翻轉后，寫操作成功。隨著字線變?yōu)榈停鎯卧拈_關晶體管關閉，存儲節(jié)點與位線斷開，Q上保存數(shù)據‘0’，電壓回到VDD ；QN上保存數(shù)據‘1’，電壓回到GND。此后數(shù)據將一直在該存儲單元中保持直到下次讀寫。
權利要求
1.一種增強靜態(tài)隨機存儲器寫操作的電路，其特征在于，寫操作時，寫‘I’的位線上的電壓高于存儲單元的電源電壓，寫‘0’的位線上的電壓低于存儲單元的地電壓。
2.如權利要求I所述的電路，其特征在于，所述電路包括存儲單元陣列、字線高電壓發(fā)生器(SI)、位線高電壓發(fā)生器(S2)、位線負電壓發(fā)生器(S3)、寫驅動器(S4)、字線驅動器(S5)、位選驅動器(S6)和位線選擇器陣列(S7);字線驅動器(S5)連接存儲單元陣列，位線選擇器陣列(S7)包括多列，每列連接存儲單元陣列中對應的一列；寫驅動器(S4)的第一輸出線(WRBL)經由位選選擇器陣列(S7)連接所有第一位線(BL)，寫驅動器(S4)的第二輸出線(WRBLN)經由位選選擇器陣列(S7)連接所有第二位線(BLN);位選驅動器(S6)通過多個位選信號線連接對應行的位線選擇器；字線高電壓發(fā)生器(SI)連接字線驅動器(S5)和位選驅動器(S6);位線高電壓發(fā)生器(S2)和位線負電壓發(fā)生器(S3)連接寫驅動器(S4)。
3.如權利要求2所述的電路，其特征在于，所述字線高電壓發(fā)生器(SI)為字線驅動器(S5)和位選驅動器(S6)供電，所產的電壓高于位線高電壓發(fā)生器(S2)所產的電壓。
4.如權利要求2所述的電路，其特征在于，所述位線高電壓發(fā)生器(S2)為寫驅動器(S4)供電，所產的電壓低于字線高電壓發(fā)生器(SI)所產的電壓，但高于存儲單元的電源電壓。
5.如權利要求2所述的電路，其特征在于，所述位線負電壓發(fā)生器(S3)為寫驅動器(S4 )供電，所產的電壓低于存儲單元的地電壓。
6.如權利要求2所述的電路，其特征在于， 寫驅動器(S4)的第一輸出線(WRBL)通過第一高壓開關晶體管(DPH)與位線高電壓發(fā)生器(S2)相連，第一高壓開關晶體管(DPH)由第一邏輯信號(DHN)控制，當?shù)谝贿壿嬓盘?DHN)為‘0’時，第一高壓開關晶體管(DPH)導通，第一輸出線(WRBL)上的電壓為位線高電壓發(fā)生器(S2)輸出的位線高電壓(VBLH)； 第一輸出線(WRBL)通過第一負電壓開關晶體管(DPL)與位線負電壓發(fā)生器(S3)相連，第一負電壓開關晶體管(DPL)由第二邏輯信號(DL)控制，當?shù)诙壿嬓盘?DL)為‘I’時，第一負電壓開關晶體管(DPL)導通，第一輸出線(WRBL)上的電壓為位線負電壓發(fā)生器(S3)輸出的位線負電壓(VBLL)； 第二輸出線(WRBLN)通過第二高壓開關晶體管(DNPH)與位線高電壓發(fā)生器(S2)相連，第二高壓開關晶體管(DNPH)由第三邏輯信號(DNHN)控制，當?shù)谌壿嬓盘?DNHN)為‘0’時，第二高壓開關晶體管(DNPH)導通，第二輸出線(WRBLN)上的電壓為位線高電壓發(fā)生器(S2)輸出的位線高電壓(VBLH)； 第二輸出線(WRBLN)通過第二負電壓開關晶體管(DNPL)與位線負電壓發(fā)生器(S3)相連，第二負電壓開關晶體管(DNPL)由第四邏輯信號(DNL)控制，當?shù)谒倪壿嬓盘?DNL)為‘I’時，第二負電壓開關晶體管(DNPL)導通，第二輸出線(WRBL)上的電壓為位線負電壓發(fā)生器(S3)輸出的位線負電壓(VBLL)。
7.如權利要求6所述的電路，其特征在于，當寫驅動器(S4)的寫使能輸入線(WE)的輸入信號為‘0’時，第二邏輯信號(DL)和第四邏輯信號(DNL)均為‘0’，第一邏輯信號(DHN)和第三邏輯信號(DNHN)均為‘I’ ; 當寫使能輸入線(WE)的輸入信號為‘ I’，數(shù)據輸入線(DI N)的輸入信號為‘ I’時，第二邏輯信號(DL)和第四邏輯信號(DHN)均為‘0’，第一邏輯信號(DNL)和第三邏輯信號(DNHN)均為‘I’ ； 當寫使能輸入線(WE)的輸入信號為‘I’，數(shù)據輸入線(DIN)的輸入信號為‘0’時，第二邏輯信號(DL)和第四邏輯信號(DHN)均為‘ I’，第一邏輯信號(DNL)和第三邏輯信號(DNHN)均為‘O’。
8.如權利要求6或7所述的電路，其特征在于，所述寫驅動器(S4)還包括第一方向器(I)、第二反相器(2)、第一與非門(3)、第一或非門(4)、第二與非門(5)和第二或非門(6)；寫使能輸入線(WE)連接第一方向器(I)的輸入端、第一與非門(3)的第一輸入端和第二與非門(5)的第一輸入端；數(shù)據輸入線(DIN)連接第二反相器(2)的輸入端、第一與非門(3)的第二輸入端和第一或非門(4)的第二輸入端；第一方向器(I)的輸出端連接第一或非門(4)的第一輸入端和第二或非門(6)的第一輸入端；第二反相器(2)的輸出端連接第二與非門(5)的第二輸入端和第二或非門(6)的第二輸入端。
9.如權利要求2所述的電路，其特征在于，所述字線驅動器(S5)和位選驅動器(S6)采用相同的驅動器電路結構完成信號電壓域的轉換輸入信號為字線使能信號(WLEN)或者位選使能信號(MUXEN)，經過反相器后，通過第一晶體管(PH)和第二晶體管(PL)驅動字線(WL)或位選信號(MUX);當輸入信號為‘I’時，輸出電壓為字線高電壓發(fā)生器(SI)輸出的高電壓(VWLH);當輸入信號為‘0’時，輸出的電壓為位線負電壓發(fā)生器(S3)輸出的負電壓(VBLL)0
10.如權利要求3所述的電路，其特征在于，字線高電壓發(fā)生器(SI)產生的電壓大于或等于位線高電壓發(fā)生器(S2)所產的電壓與存儲器開關晶體管閾值電壓之和。
全文摘要
本發(fā)明提供一種增強靜態(tài)隨機存儲器寫操作的電路，寫操作時，寫‘1’的位線上的電壓高于存儲單元的電源電壓，寫‘0’的位線上的電壓低于存儲單元的地電壓。本發(fā)明在寫操作時，第一位線與第二位線之間的最大電壓差將增大，即使經過位線的傳輸導致了一定的電壓損失，但仍然比不采用多電壓或者僅采用負電壓的技術方案在被選中的存儲單元處能獲得更大的電壓差，從而更迅速、可靠的覆蓋存儲單元中的原有數(shù)據。
文檔編號G11C11/413GK102969019SQ20121051333
公開日2013年3月13日 申請日期2012年12月4日 優(yōu)先權日2012年12月4日
發(fā)明者拜福君, 亞歷山大 申請人:西安華芯半導體有限公司