專利名稱：存儲器芯片及其操作方法
技術領域：
本發(fā)明是有關于一種存儲器芯片以及其操作方法，且特別是有關于一種應用于多芯片封裝(multi-chip package ；MCP)的存儲器芯片以及其操作方法。
背景技術：
隨著多芯片封裝技術的發(fā)展，集成電路供貨商，尤其是在移動電話的應用方面，趨向于將不同供貨商提供的已知良好晶元(known-good-die ；KGD)閃存、SRAM存儲器以及控制器等多個芯片整合為一多芯片封裝，以便能降低集成電路產品的制造成本。一般而言，當包含多個裸晶的存儲器芯片提供給集成電路供貨商時，晶元供應者會測試所有裸晶以確保它們的良好質量及可靠度，例如晶元良率至少達90%。據(jù)此，集成電路供貨商才將已知良好晶元與其它集成電路芯片放在一起封裝。然而，經(jīng)常讓芯片供應者困擾的是在封裝過程中，假如產生任何損害而導致整個封裝元件操作失敗時，集成電路供貨商并無法得知在多芯片封裝中那一個元件受到損害以及操作失敗的原因是否由配件產生或是由元件本身所產生。傳統(tǒng)上是使用一種稱為邊界掃描(boundary scan)的方法來測試多芯片封裝。然而此種方法需要使用核心芯片來提供輸入信號并且需要存儲器芯片具有相同的信號協(xié)議，否則很難由核心芯片執(zhí)行測試程序。因此，傳統(tǒng)的邊界掃描方法將使得整個測試過程便復雜化?！?br>
發(fā)明內容
有鑒于此，本發(fā)明的主要目的在于提供一種存儲器芯片及其操作方法。通過依序輸入兩組互補(complementary)的測試信號至存儲器芯片的焊墊或由焊墊輸出兩個頻率的互補測試信號，并決定輸入的兩互補測試信號是否被焊墊成功地接收到或輸出的兩互補測試信號是否由焊墊成功地讀到，因而可以很容易地測試出這些焊墊是否有開路及短路狀態(tài)。因此，可以有效地簡化存儲器芯片的測試程序。根據(jù)本發(fā)明的第一方面，提出一種存儲器芯片的操作方法。存儲器芯片包括多個焊墊。本方法包括分別輸入多個第一測試信號至焊墊，其中任意兩實體相鄰的焊墊所對應的第一測試信號是彼此互補的；接著第一測試信號之后分別輸入多個第二測試信號至焊墊，其中對應各焊墊的第一測試信號以及第二測試信號是彼此互補的；以及當存儲器芯片成功地接收到第一測試信號以及第二測試信號時，由存儲器芯片輸出一預期數(shù)據(jù)。根據(jù)本發(fā)明的第二方面，提出一種存儲器芯片的操作方法。存儲器芯片包括多個焊墊。本方法包括接收一測試指令；根據(jù)測試指令由焊墊輸出多個第一測試信號，其中任意兩實體相鄰的焊墊所對應的第一測試信號是彼此互補的；以及根據(jù)測試指令接著第一測試信號之后由焊墊輸出多個第二測試信號，其中對應各焊墊的第一測試信號以及第二測試信號是彼此互補的。根據(jù)本發(fā)明的第三方面，提出一種存儲器芯片，包括多個焊墊、指令譯碼單元以及預期數(shù)據(jù)產生器。焊墊是用以依序分別輸入多個第一測試信號以及多個第二測試信號，其中任意兩實體相鄰的焊墊所對應的第一測試信號是彼此互補的，且對應各焊墊的第一測試信號以及第二測試信號是彼此互補的。指令譯碼單元連接焊墊用以接收第一測試信號以及第二測試信號。預期數(shù)據(jù)產生器連接指令譯碼單元，其中當指令譯碼單元成功地接收到第一測試信號以及第二測試信號時，指令譯碼單元控制預期數(shù)據(jù)產生器產生一預期數(shù)據(jù)加以輸出。根據(jù)本發(fā)明的第四方面，提出一種存儲器芯片具有多個焊墊。存儲器芯片包括指
令譯碼單元以及預期數(shù)據(jù)產生器。指令譯碼單元是用以接收一測試指令。預期數(shù)據(jù)產生器是用以根據(jù)測試指令由焊墊依序分別輸出多個第一測試信號以及多個第二測試信號，其中任意兩實體相鄰的焊墊所對應的第一測試信號是彼此互補的，且對應各焊墊的第一測試信號以及第二測試信號是彼此互補的。為讓本發(fā)明的上述內容能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，作詳細說明如下。


圖IA繪示依照本發(fā)明第一實施例的一種存儲器芯片方塊圖。圖IB繪示平行閃存48ST0P的焊墊排列順序示意圖。圖IC繪示本發(fā)明第一實施例具有焊墊間短路狀態(tài)的存儲器芯片方塊圖。圖ID繪示本發(fā)明第一實施例具有焊墊開路或短路狀態(tài)的存儲器芯片方塊圖。圖IE繪示依照本發(fā)明第一實施例存儲器芯片操作方法流程圖。圖2A繪示依照本發(fā)明第二實施例的一種存儲器芯片方塊圖。圖2B繪不串彳丁閃存8S0P的焊塾排列順序不意圖。圖2C繪示圖2B中輸入/輸出焊墊SIOO SI03的測試信號、頻率信號以及其它信號的波形圖。圖2D繪示依照本發(fā)明第二實施例存儲器芯片操作方法流程圖。主要元件符號說明2、22 :焊墊4、24 :輸入緩沖器10,20 :存儲器芯片120、220 :指令譯碼單元130,230 :預期數(shù)據(jù)產生器140、240 :讀取器
具體實施例方式本發(fā)明是有關于一種存儲器芯片及其操作方法。存儲器芯片具有多個焊墊。兩組互補的測試信號輸入至這些焊墊或兩個頻率的互補測試信號由這些焊墊輸出，其中任意兩實體相鄰的焊墊所對應的測試信號是彼此互補的。因此，只要判斷輸入的兩互補測試信號是否由這些焊墊成功地接收或者判斷輸出的兩互補測試信號是否由這些焊墊成功地讀取，即可容易地測試出這些焊墊是否有開路及短路的狀態(tài)發(fā)生。實施例一請參照圖1A，其繪示依照本發(fā)明第一實施例的一種存儲器芯片方塊圖。存儲器芯片10，例如是應用于多芯片封裝(MCP)的已知良好晶元(KGD)存儲器，其包括多個焊墊2。在本實施例中，焊墊2包括地址焊墊以及輸入/輸出(I/O)焊墊。存儲器芯片10更包括指令譯碼(command decode)單元120以及預期數(shù)據(jù)產生器130。存儲器芯片10的焊墊2依序分別輸入多個第一測試信號SI以及多個第二測試信號S2。如圖IA所示，任意兩實體相鄰的焊墊2所對應的第一測試信號SI是彼此互補(O及I)，且對應各焊墊2的第一測試信號SI與第二測試信號S2也是彼此互補的。雖然本實施例中測試信號SI及S2是以輸入至地址焊墊及輸入/輸出焊墊為例作說明，然本發(fā)明的 測試信號SI以及S2也可以是僅輸入至地址焊墊2用來測試地址焊墊2的狀態(tài)。例如，存儲器芯片10是一種平行閃存48TS0P，其包括22個地址焊墊AO A21以及16個輸入/輸出焊墊QO Q15，如圖IB所示。此22個地址焊墊依照邏輯序列(logicsequence)分別為A0、A1、A2、· . · A20以及A21,且依照實體排列(physical pattern)分別為A1、A2、A3、A4、A5、A6、A7、A17、A18、A21、A20、A19、A8、A9、A10、A11、A12、A13、A14、A15(由左下到左上)以及A0、A16(分別位于右下及右上)。此16個輸入/輸出焊墊依照邏輯序列分別為 Q0、Ql、Q2、. . . Q14 及 Q15，且依照實體排列分別為 Q0、Q8、Ql、Q9、Q2、QlO、Q3、Q11、Q4、Q12、Q5、Q13、Q6、Q14、Q7 及 Q15 (由右下至右上)。第一及第二測試信號SI及S2與實體排列的地址焊墊AO A21以及輸入/輸出焊墊QO Q15的對應如下左側
Al A2 A3 A4 A5 A6 Al AU Al 8 A21 SI: I 0 1 0 1 0 10 I O S2: O I O I O I O I O I A20 A19 A8 A9 AlO All A12 A13 A14 Al 5 SI: I 0 10 10 I O I O S2: O 10 10 1 O I O I右側
如果依照邏輯序列來表示，第一測試信號SI是對應至相對邏輯序列的地址焊墊A
的第一測試二進制代碼(binary code)(地址)TB1 “ 1555CCh”以及相對邏輯序列的輸入/輸出焊墊Q
的第三測試二進制代碼(數(shù)據(jù))TB3 “OOFFh”。另外，第二測試信號S2是對應至相對邏輯序列的地址焊墊A
的第二測試二進制代碼(地址)·TB2 “2CCC55h”以及相對邏輯序列的輸入/輸出焊墊Q
的第四測試二進制代碼(數(shù)據(jù))TB4 “FFOOh”，如下所示。
AO Al A2 Al A4 A5 A6 A7 A8 A9 AlO All TBl: 0101010110 10 IB2 I O I O I O I O O I O I A12 A13 Al 4 Λ15 Al 6 A17 Al 8 A19 A20 A21 TBl: I O I O I O I O I O TB2: O I O I O I O I O I TBl=0101010110101010101010, TB2= 1010101001010101010101 QO QL Q2 Q3 Q4 QS Qb Q7 Q8 TB3: I I I I I I I I O TB4: 00000000 1
Q9QlOQllQ12QHQ14QI5
TB3: 000 OO OO
TB4: III II II
TB3= 1111111100000000，TB4= 0000000011111111指令譯碼單元120是用以接收測試信號SI及S2以判斷測試信號SI及S2是否成功地由存儲器芯片10透過地址焊墊以及輸入/輸出焊墊所接收。對應測試信號SI及S2由地址焊墊與輸入/輸出焊墊所依序接收的數(shù)據(jù)先儲存于存儲器芯片10的輸入緩沖器(input buffer) 4,再送到指令譯碼單元120。存儲器芯片10根據(jù)地址焊墊的邏輯序列分別將對應至測試信號SI及S2由地址焊墊接收的數(shù)據(jù)Dl及D2重組為第一二進制代碼BCl以及第二二進制代碼BC2，并且根據(jù)輸入/輸出焊墊的邏輯序列分別將對應至測試信號SI及S2由輸入/輸出焊墊接收的數(shù)據(jù)D3及D4重組為第三二進制代碼BC3以及第四二進制代碼BC4。然后，指令譯碼單元120判斷第一二進制代碼BCl以及第二二進制代碼BC2是否分別與第一測試二進制代碼TBl以及第二測試二進制代碼TB2相同，并判斷第三二進制代碼BC3以及第四二進制代碼BC4是否分別與第三測試二進制代碼TB3以及第四測試二進制代碼TB4相同。在存儲器芯片10沒有焊墊間短路(pad-to-pad shorting)或焊墊開路/短路的正常狀況下，由地址焊墊及輸入/輸出焊墊所接收的數(shù)據(jù)(D1+D3)及(D2+D4)會分別與輸入至地址焊墊及輸入/輸出焊墊的測試信號SI及S2相同。也就是說，在(Dl，D3)及(D2，D4)解碼后所得到的二進制代碼(BC1，BC3)及(BC2，BC4)會分別與對應測試信號SI的測試二進制代碼(TBl，TB3)以及對應測試信號S2的測試二進制代碼(TB2，TB4)相同。然而，當焊墊間短路發(fā)生時，例如是圖IC所示的左側兩焊墊2之間發(fā)生短路時，由這兩個焊墊2接收到對應測試信號SI (O及I)的兩筆數(shù)據(jù)Dl (或D3)將與輸入的測試信號SI不同而形成錯誤的輸入數(shù)據(jù)。也就是說，數(shù)據(jù)Dl經(jīng)譯碼后的二進制代碼BCl (或BC3)將不同于預期的測試二進制代碼TBl (或TB3)。 當某些焊墊2產生開路或短路現(xiàn)象時，如圖ID所示，由短路至VDD的焊墊2所接收對應測試信號SI為“O”的數(shù)據(jù)Dl (或D3)將變成“I”。由開路狀態(tài)的焊墊2所接收對應測試信號SI為“I”的數(shù)據(jù)Dl (或D3)將變成“O”。由短路至GND的焊墊2所接收對應測試信號SI為“I”的數(shù)據(jù)Dl (或D3)將變成“O”。因此，假如地址焊墊或輸入/輸出焊墊產生焊墊間短路或焊墊開路/短路情況時，所得到的二進制代碼BCl BC4將與測試二進制代碼TBl TB4不相同。另外，預期數(shù)據(jù)產生器130系設置于存儲器芯片10中并連接至指令譯碼單元120，用以輸出一筆預期數(shù)據(jù)De。當二進制代碼BCl BC4分別與測試二進制代碼TBl TB4相同時，指令譯碼單元120利用觸發(fā)信號St來控制預期數(shù)據(jù)產生器130經(jīng)由輸入/輸出焊墊產生預期數(shù)據(jù)De，例如是二進制代碼。焊墊2在輸入測試信號SI及S2之后更用以依序輸入第一指令碼Cl以及第二指令碼C2。指令譯碼單元120是根據(jù)第一指令碼Cl開始判斷第一至第四二進制代碼BCl BC4是否分別與第一至第四測試二進制代碼TBl TB4相同，并于二進制代碼BCl BC4分別與測試二進制代碼TBl TB4相同時根據(jù)第二指令碼C2控制預期數(shù)據(jù)產生器130來輸出預期數(shù)據(jù)De。當焊墊間短路發(fā)生或焊墊產生開路或短路情況時，甚至透過地址焊墊接收的第一指令碼Cl也是錯誤的，因而預期數(shù)據(jù)產生器130并不會輸出預期數(shù)據(jù)De。相反地，假如存儲器芯片10并沒有焊墊間短路或焊墊開路/短路狀態(tài)存在時，指令譯碼單元120將接收到正確的第一及第二指令碼Cl及C2并據(jù)以控制預期數(shù)據(jù)產生器130輸出預期數(shù)據(jù)De。讀取器140是連接存儲器芯片10的輸入/輸出焊墊2，用以透過輸入/輸出焊墊2讀取數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)來決定存儲器芯片10的測試結果。當讀到預期數(shù)據(jù)De時，讀取器140判定存儲器芯片10為正常，而當讀不到預期數(shù)據(jù)De時，讀取器140則判定存儲器芯片10為測試失敗。請參照圖1E，其繪示依照本發(fā)明第一實施例的存儲器芯片10的操作方法流程圖。如上所述，存儲器芯片10是以平行閃存48TS0P為例。首先，于步驟150，分別輸入多個第一測試信號SI至地址焊墊AO A21以及輸入/輸出焊墊QO Q15。任意兩實體相鄰的地址焊墊及輸入/輸出焊墊所對應的第一測試信號SI是彼此互補的(0/1)。在本實施例中，兩實體相鄰的地址(或輸入/輸出)焊墊包括兩個相鄰接的地址(或輸入/輸出)焊墊，例如Al及A2(或QO及Q8)，以及兩個地址(或輸入/輸出)焊墊的間沒有插入其它的地址(或輸入/輸出)焊墊，例如A18及A21(或Qll及Q4)。接著，于步驟160，分別接著第一測試信號SI之后輸入多個第二測試信號S2至地址焊墊AO A21及輸入/輸出焊墊QO Q15。對應各地址焊墊AO A21及輸入/輸出焊墊QO Q15的第一測試信號SI及第二測試信號S2是彼此互補。對應實體排列的地址焊墊AO A21及輸入/輸出焊墊QO Q15的測試信號SI及S2已如上述。在步驟150及160中，如上所述，第一測試信號SI是對應至相對邏輯序列的地址焊墊A
的第一測試二進制代碼TBl “1555CCh”以及相對邏輯序列的輸入/輸出焊墊Q
的第三測試二進制代碼TB3 “OOFFh”。另外，第二測試信號S2是對應至相對邏輯序列的地址焊墊A
的第二測試二進制代碼(地址)TB2 “2CCC55h”以及相對邏輯序列的輸入/輸出焊墊Q
的第四測試二進制代碼(數(shù)據(jù))TB4 “FFOOh”。如下表I所示，第一測試二進制代碼“ 1555CCh”及第三測試二進制代碼“OOFFh” 是于第一總線周期(bus cycle)提供，且第二測試二進制代碼“2CCC55h”及第四測試二進制代碼“FFOOh”是于第二總線周期提供。
第一總線周期第二總線周期第三總線周期第四總線周期
地址數(shù)據(jù)地址數(shù)據(jù)地址數(shù)據(jù)地址數(shù)據(jù)1555CC 00FF 2CCC55 FFOO 1555CC 90X05C2表I然后，于步驟170，判斷第一測試信號SI及第二測試信號S2是否由存儲器芯片10的地址焊墊AO A21及輸入/輸出焊墊QO Q15成功地接收。如表I所示，在第三總線周期中提供了第一指令碼Cl，例如“1555CCh”至邏輯序列的地址焊墊AO A21以及一筆指令數(shù)據(jù)，例如“90”，至邏輯序列的一部份輸入/輸出焊墊QO Q15。存儲器芯片10將自地址焊墊(A0 A21)及輸入/輸出焊墊(Q0 Q15)接收對應第一測試信號SI的數(shù)據(jù)Dl及D3重組為第一二進制代碼BCl及第二二進制代碼BC2，并自地址焊墊及輸入/輸出焊墊接收對應第二測試信號S2的數(shù)據(jù)D2及D4重組為第三二進制代碼BC3及第四二進制代碼BC4。然后，根據(jù)第一指令碼Cl及所接收的指令數(shù)據(jù)，指令譯碼單元120判斷第一二進制代碼BCl及第二二進制代碼BC2是否分別與第一測試二進制代碼TBl 1555CCh”以及第二測試二進制代碼TB2 :“2CCC55h”相同，以及判斷第三二進制代碼BC3及第四二進制代碼BC4是否分別與第三測試二進制代碼TB3 :“00FFh”以及第四測試二進制代碼TB4 "FFOOh"相同。接著，于步驟180，假如第一測試信號SI及第二測試信號S2由存儲器芯片10的地址焊墊AO A21及輸入/輸出焊墊QO Q15成功地接收，由存儲器芯片10輸出一筆預期數(shù)據(jù)De。也就是說，假如由接收到的數(shù)據(jù)Dl及D2解碼產生的二進制代碼BCl及BC2分別與測試二進制代碼TBl :“1555CCh”及TB2 :“2CCC55h”相同，且由接收到的數(shù)據(jù)D3及D4解碼產生的二進制代碼BC3及BC4分別與測試二進制代碼TB3 :“00FFh”及TB4 :“FF00h”相同時，如表I所示，在第四總線周期中，根據(jù)由地址焊墊輸入的第二指令碼C2(例如“05h”)透過一部份的輸入/輸出焊墊輸出預期數(shù)據(jù)De，例如“C2h”。如上所述，假如存儲器芯片10存在焊墊間短路或焊墊開路/短路狀態(tài)時，在步驟170中由地址焊墊及輸入/輸出焊墊接收的數(shù)據(jù)譯碼所得的二進制代碼BCl BC4將不會與測試二進制代碼TBl TB4均相同。在這種情況下，存儲器芯片10將不會輸出預期數(shù)據(jù)De，且本方法繼續(xù)步驟190。相反地，假如存儲器芯片10并沒有焊墊間短路或焊墊開路/短路狀態(tài)時，于步驟170中，二進制代碼BCl BC4分別與預期的測試二進制代碼TBl TB4相同，且于步驟180中，透過存儲器芯片10的輸入/輸出焊墊輸出預期數(shù)據(jù)De。最后，在步驟190中，利用讀取器140由存儲器芯片10的輸入/輸出焊墊讀取數(shù)據(jù)，并根據(jù)所讀取的數(shù)據(jù)決定存儲器芯片10的測試結果。假如讀到預期數(shù)據(jù)De即判定存儲器芯片10為正常，假如讀不到預期數(shù)據(jù)De即判定測試失敗。
根據(jù)上述的設計，通過判斷是否讀到預期數(shù)據(jù)即可很容易地測出存儲器芯片10的地址焊墊及輸入/輸出焊墊的開路及短路狀態(tài)，因而大大地簡化整個測試程序。雖然本實施例是將測試信號SI及S2輸入至地址焊墊及輸入/輸出焊墊為例作說明，本發(fā)明的測試系統(tǒng)及方法也可以僅依序將測試信號SI及S2輸入至地址焊墊。只要對應各地址焊墊的測試信號SI及S2彼此互補，且對應任意兩實體相鄰的地址焊墊的測試信號SI (或S2)彼此互補，通過讀取存儲器芯片輸出的數(shù)據(jù)即可測試其開路或短路狀態(tài)達到簡化測試程序的目的，皆不脫離本發(fā)明的技術范圍。實施例二請參照圖2A，其繪示依照本發(fā)明第二實施例的存儲器芯片方塊圖。存儲器芯片20，例如是應用于多芯片封裝的已知良好晶元(KGD)存儲器，其包括多個焊墊22。這些焊墊22包括電源信號焊墊、控制信號焊墊以及輸入/輸出焊墊。存儲器芯片20更包括指令譯碼單元220、預期數(shù)據(jù)產生器230以及讀取器240。焊墊22用以輸入一測試指令Ct至存儲器芯片20。測試指令Ct是用以要求存儲器芯片20進行輸入/輸出讀取模式。測試指令Ct先暫存于存儲器芯片20的輸入緩沖器24之中，然后再送到指令譯碼單元220。指令譯碼單元220設置于存儲器芯片20中用以接收測試指令Ct并據(jù)以輸出觸發(fā)信號St。預期數(shù)據(jù)產生器230設置于存儲器芯片20之中并連接指令譯碼單元220，用以根據(jù)觸發(fā)信號St由所有的輸入/輸出焊墊(22)依序輸出多個第一測試信號SI以及多個第二測試信號S2。任意兩實體相鄰的焊墊22所對應的第一測試信號SI是彼此互補的，且對應各焊墊22的第一測試信號SI與第二測試信號S2也是彼此互補的。舉例來說，存儲器芯片20是一種串行閃存8S0P，其包括2個電源信號焊墊VCC以及GND、一個控制信號焊墊CS、一個頻率信號焊墊SCLK以及四個輸入/輸出焊墊SIOO SI03，如圖2B所示。這四個輸入/輸出焊墊依照邏輯序列分別為SI00、SI01、SI02及SI03，而若依照實體排列則為SI00、SI03 (位于上側)、SIOl及SI02 (位于下側)。測式指令Ct驅動存儲器芯片20進入四輸入/輸出焊墊讀取身份(4I0read ID)模式。測試指令Ct由一個輸入/輸出焊墊，例如是SI00，輸入至指令譯碼單元220，且如圖2C所示，指令譯碼單元220根據(jù)由頻率信號焊墊SCLK輸入的一頻率信號的一上升邊緣(rising edge)來接收測試指令Ct成為“AAh，10101010”。然后，指令譯碼單元220根據(jù)測式指令Ct:“AAh”于410 read ID模式中控制預期數(shù)據(jù)產生器230輸出兩個頻率的測試信號SI及S2。雖然本實施例是以測試指令Ct (AAh)由一個輸入/輸出焊墊輸入為例作說明，然本發(fā)明的測試指令Ct也可以由焊墊SI以單一焊墊方式輸入、由焊墊SI/S0以雙焊墊方式輸入或由焊墊SI0
以四焊墊方式輸入。讀取器240可以根據(jù)由存儲器芯片20的輸入/輸出焊墊讀取的數(shù)據(jù)來判斷傳送測試指令Ct的輸入/輸出焊墊以及傳送頻率信號的頻率焊墊SCLK是否有開路或短路的狀態(tài)。假如輸入/輸出焊墊SIOO SI03輸出了兩個頻率的測試信號，代表測試指令Ct成功地被指令譯碼單元220所接收，因此在焊墊SIOO以及SCLK上沒有焊墊間短路及焊墊開路/短路的狀態(tài)。對應實體排列的輸入/輸出焊墊SIOO SI03的兩個頻率的測試信號SI及S2以及對應邏輯序列的輸入/輸出焊墊SIOO SI03的兩個二進制代碼TBl (1100)及TB2 (0011)所結合的測試二進制代碼TB :“C3h，11000011”如下所示
SIOO SI03 SIOI SI02SIOO SIOl SI02 SI03
SI: I O I O TBl: 110 0
S2: O I O I TB2: 0 0 11如上所述，當存儲器芯片20正常操作時，輸入/輸出焊墊SIOO SI03沒有焊墊間短路或焊墊開路/短路狀態(tài)，因此讀取器240可以讀到測試二進制代碼TB :“C3h”。然而當有焊墊間短路或焊墊開路/短路情況發(fā)生時，讀取器會讀到錯誤的二進制代碼而不是預期的測試二進制代碼TB :“C3h”。讀取器240連接存儲器芯片20的輸入/輸出焊墊，用以由輸入/輸出焊墊讀取數(shù)據(jù)以判斷測試信號SI及S2是否可成功地讀取，亦即可由輸入/輸出焊墊讀取測試二進制代碼TB。假如讀到測試二進制代碼TB :“C3h”，則讀取器240即判定存儲器芯片20為正常，假如讀不到測試二進制代碼TB :“C3h”，則讀取器240即判定測試失敗。請參照圖2D，其繪示依照本發(fā)明第二實施例的存儲器芯片20的操作方法流程圖。如上所述，存儲器芯片20例如是一種串行閃存8S0P。首先，于步驟250，由存儲器芯片20 (例如透過輸入/輸出焊墊SI00)接收測試信號Ct以進入410 read ID模式。接著，于步驟260中，根據(jù)測試指令Ct，由焊墊22，例如是輸入/輸出焊墊SIOO SI03，輸出多個第一測試信號SI，其中任意兩實體相鄰的焊墊22所對應的第一測試信號SI彼此互補。然后，于步驟270中，根據(jù)測試指令Ct，接著第一測試信號SI之后由焊墊(輸入/輸出焊墊SIOO SI03)輸出多個第二測試信號S2，其中對應各焊墊(SI00 SI03)的第一測試信號SI及第二測試信號S2彼此互補。對應實體排列的輸入/輸出焊墊SIOO SI03的測試信號SI及S2以及對應邏輯序列的兩頻率的測試信號SI及S2的測試二進制代碼TB已如上述。例如，指令譯碼單元240根據(jù)頻率信號(SCLK)譯碼測試指令Ct為“AAh”并據(jù)以控制預期數(shù)據(jù)產生器230來輸出兩個頻率的測試信號SI及S2，如圖2C所示。最后，于步驟280中，由輸入/輸出焊墊讀取數(shù)據(jù)(例如利用讀取器240)以判斷第一測試信號SI及第二測試信號S2是否由焊墊22(SI00 SI03)成功地讀取，亦即是否二進制代碼TB :“C3h”可由輸入/輸出焊墊SIOO SI03讀取。在輸入/輸出焊墊SIOO SI03沒有焊墊間短路以及焊墊開路/短路的情況下，測試二進制代碼“C3h”可以由讀取器240透過輸入/輸出焊墊SIOO SI03成功讀取，并據(jù)以判定存儲器芯片20為正常。相反地，當輸入/輸出焊墊SIOO SI03存在焊墊間短路或焊墊開路/短路的情況時，讀取器240將由輸入/輸出焊墊SIOO SI03讀取錯誤的二進制代碼，而并非測試二進制代碼TB “C3h”，因此判定存儲器芯片20為測試失敗。根據(jù)上述的設計，通過判斷是否讀到預期的測試二進制代碼即可很容易地測出存儲器芯片20的輸入/輸出焊墊(22)的開路及短路狀態(tài)，因而大大地簡化整個測試程序。本發(fā)明上述兩實施例所揭露的存儲器芯片及其操作方法可通過透過輸入焊墊輸入兩個互補的測試信號或透過輸出焊墊輸出兩個互補的測試信號并判斷是否讀到預期數(shù)據(jù)(或二進制代碼)即可以很容易地測試出存儲器芯片的輸入焊墊(地址焊墊及輸入/輸出焊墊)或輸出焊墊(輸入/輸出焊墊)是否正常。因此，可以有效地簡化存儲器芯片的測試程序。
綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾。因此，本發(fā)明的保護范圍當視權利要求所界定的范圍為準。
權利要求
1.一種存儲器芯片的操作方法，該存儲器芯片包括多個焊墊，其特征在于，該方法包括 接收一測試指令； 根據(jù)該測試指令由該多個焊墊輸出多個第一測試信號，其中任意兩實體相鄰的該多個焊墊所對應的該多個第一測試信號是彼此互補的；以及 根據(jù)該測試指令，接著該多個第一測試信號之后由該多個焊墊輸出多個第二測試信號，其中對應各該多個焊墊的該第一測試信號以及該第二測試信號是彼此互補的。
2.根據(jù)權利要求I所述的方法，其特征在于，該多個焊墊的開路及短路狀態(tài)可根據(jù)該多個焊墊讀取的數(shù)據(jù)來檢驗。
3.根據(jù)權利要求I所述的方法，其特征在于，判斷該多個第一測試信號以及該多個第二測試信號是否成功地由該多個焊墊讀取的該步驟更包括判斷根據(jù)該多個焊墊的一邏輯序列對應的該多個第一測試信號以及該多個第二測試信號所結合產生的一測試二進制代碼是否由該多個焊墊所讀取。
4.一種具有多個焊墊的存儲器芯片，其特征在于，該存儲器芯片包括 一指令譯碼單元，用以接收一測試指令；以及 一預期數(shù)據(jù)產生器，用以根據(jù)該測試指令由該多個焊墊依序分別輸出多個第一測試信號以及多個第二測試信號，其中任意兩實體相鄰的該多個焊墊所對應的該多個第一測試信號是彼此互補的，且對應各該多個焊墊的該第一測試信號以及該第二測試信號是彼此互補的。
5.根據(jù)權利要求4所述的存儲器芯片，其特征在于，該指令譯碼單元譯碼該測試指令并據(jù)以輸出一控制信號，且該預期數(shù)據(jù)產生器根據(jù)該控制信號輸出該多個第一測試信號以及該多個第二測試信號。
6.根據(jù)權利要求4所述的存儲器芯片，其特征在于，該測試指令是由一輸入/輸出焊墊輸入至該指令譯碼單元，且該指令譯碼單元是根據(jù)一頻率信號譯碼該測試指令。
全文摘要
本發(fā)明公開了一種存儲器芯片及其操作方法。存儲器芯片包括多個焊墊，該方法包括接收一測試指令；根據(jù)該測試指令由該多個焊墊輸出多個第一測試信號，其中任意兩實體相鄰的該多個焊墊所對應的該多個第一測試信號是彼此互補的；以及根據(jù)該測試指令，接著該多個第一測試信號之后由該多個焊墊輸出多個第二測試信號，其中對應各該多個焊墊的該第一測試信號以及該第二測試信號是彼此互補的。利用本發(fā)明，可以有效地簡化存儲器芯片的測試程序。
文檔編號G11C29/02GK102945684SQ20121033062
公開日2013年2月27日 申請日期2009年5月27日 優(yōu)先權日2008年5月28日
發(fā)明者張坤龍, 洪俊雄, 余傳英, 李俊毅 申請人:旺宏電子股份有限公司