一種用于減少fpga配置存儲器位數(shù)的譯碼電路的制作方法
【專利摘要】本發(fā)明公開了一種用于減少FPGA配置存儲器位數(shù)的譯碼電路，其用于通過對配置存儲器產(chǎn)生的配置碼進行譯碼，而產(chǎn)生FPGA邏輯電路的控制碼，其包括：一對多選擇器，其為由多個傳輸管構(gòu)成的樹狀結(jié)構(gòu)，其將從根節(jié)點輸入的輸入電平信號傳送至所述配置存儲器產(chǎn)生的配置碼指定的葉節(jié)點，而由所述葉節(jié)點輸出所產(chǎn)生的FPGA邏輯電路的控制碼；弱拉電路：其連接至所述構(gòu)成一對多選擇器的樹狀結(jié)構(gòu)的葉節(jié)點，用于將沒有被指定的葉節(jié)點的電平拉至輸入電平信號的反相電平。該譯碼電路可應用于FPGA的連線開關(guān)盒、連線連接盒等電路。
【專利說明】—種用于減少FPGA配置存儲器位數(shù)的譯碼電路
【技術(shù)領域】
[0001]本發(fā)明屬于超大規(guī)模集成電路設計領域，具體涉及一種用于減少FPGA配置存儲器位數(shù)的譯碼電路。
【背景技術(shù)】
[0002]FPGA作為一種通用芯片，與ASIC相比，具有開發(fā)周期短，風險低的優(yōu)勢，已經(jīng)廣泛應用于通信、航空航天、汽車電子、工業(yè)控制等領域。主流FPGA芯片大多采用SRAM來存儲配置信息，因此，F(xiàn)PGA內(nèi)部具有大量的配置存儲器(CSRAM)，CSRAM占用了 FPGA芯片大約1/4的面積。減少CSRAM的數(shù)目對FPGA面積的減少具有重要的意義。FPGA中的大部分CSRAM用于對可編程邏輯電路的控制，本發(fā)明提出利用較少的CSRAM通過譯碼的方式來產(chǎn)生可編程邏輯電路的控制信號，從而減少FPGA中所需的CSRAM個數(shù)，并基于這一思路，提出一種具有較小面積開銷的譯碼電路。
[0003]傳統(tǒng)的譯碼電路大多采用多輸入與非門或多輸入或非門對地址信號的不同組合進行運算來得出譯碼后的結(jié)果。對于由與非門組成的譯碼器，其結(jié)果往往是一位為低，其余位為高；對于由或非門組成的譯碼器，其結(jié)果往往為一位為高，其余位為低。這兩種結(jié)構(gòu)都具有較大的面積開銷。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提出了一種用于減少FPGA配置存儲器位數(shù)的譯碼電路，其用于通過對配置存儲器產(chǎn)生的配置碼進行譯碼，而產(chǎn)生FPGA邏輯電路的控制碼，其包括:
[0005]一對多選擇器，其為由多個傳輸管構(gòu)成的樹狀結(jié)構(gòu)，其將從根節(jié)點輸入的輸入電平信號傳送至所述配置存儲器產(chǎn)生的配置碼指定的葉節(jié)點，而由所述葉節(jié)點輸出所產(chǎn)生的FPGA邏輯電路的控制碼；
[0006]弱拉電路:其連接至所述構(gòu)成一對多選擇器的樹狀結(jié)構(gòu)的葉節(jié)點，用于將沒有被指定的葉節(jié)點的電平拉至輸入電平信號的反相電平。
[0007]本發(fā)明公開的上述譯碼電路中，所述一對多選擇器電路由傳輸管組成，弱上拉或弱下拉電路采用倒比PMOS管或倒比NMOS管組成，相比于傳統(tǒng)的與非門或或非門結(jié)構(gòu)，大大減小了譯碼器的面積。利用本發(fā)明，使用較少的CSRAM個數(shù)即可實現(xiàn)對芯片中較多的控制位的控制，減少了 FPGA芯片的總面積。
【專利附圖】

【附圖說明】
[0008]圖1為本發(fā)明中PMOS邏輯樹結(jié)構(gòu)譯碼電路示意圖；
[0009]圖2為本發(fā)明中NMOS邏輯樹結(jié)構(gòu)譯碼電路示意圖；
[0010]圖3為本發(fā)明中PMOS傳輸管結(jié)構(gòu)4-16譯碼器電路圖；
[0011]圖4為本發(fā)明中NMOS傳輸管結(jié)構(gòu)4-16譯碼器電路圖；
[0012]圖5為本發(fā)明中FPGA的一個16選I多路選擇器結(jié)構(gòu)圖?！揪唧w實施方式】
[0013]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照附圖，對本發(fā)明進行進一步詳細說明。
[0014]本發(fā)明公開了一種FPGA芯片中的的譯碼電路，其用于將配置存儲器CSRAM產(chǎn)生的可編程邏輯控制信號譯碼成多路控制信號，以節(jié)省FPGA電路中配置存儲器CSRAM的使用。
[0015]圖1示出了一種帶弱下拉電路的PMOS邏輯樹結(jié)構(gòu)的譯碼電路。圖1中PMOS邏輯樹為一對多選擇器結(jié)構(gòu)，輸入端in接高電平VDD,輸入端a [m-Ι: O]為控制端,其接配置存儲器CSRAM產(chǎn)生的可編程邏輯控制信號，輸出端s[n-l:0]為譯碼后的多路控制信號端，其接弱下拉電路。
[0016]圖2示出了一種帶弱上拉電路的NMOS邏輯樹結(jié)構(gòu)的譯碼電路。圖2中NMOS邏輯樹為一對多選擇器結(jié)構(gòu)，輸入端in接低電平GND,輸入端a [m-Ι: O]為控制端,其接配置存儲器CSRAM產(chǎn)生的可編程邏輯控制信號，輸出端s[n-l:0]為譯碼后的多路控制信號端，其接弱上拉電路。
[0017]對于采用這兩種實現(xiàn)形式的m-n譯碼器(n = 2m)共需要m級傳輸管來構(gòu)成一對多選擇器，從第一級到第m級分別需要的傳輸管數(shù)目為:2、4、8、16，……，2m，加上m個對輸入分別取反的反相器電路，該部分共需要晶體管的個數(shù)為2m+1-2+2m。相比于傳統(tǒng)的由m輸入與非門或m輸入或非門組成的m-n譯碼器所需要的晶體管個數(shù)(至少需要2mn+2m個管子)來說，數(shù)目得到了大大地降低。
[0018]本發(fā)明優(yōu)選實施例中的譯碼電路為4-16譯碼電路和2-4譯碼電路。
[0019]圖3示出了本發(fā)明優(yōu)選實施例中4-16PM0S邏輯樹結(jié)構(gòu)譯碼電路的電路圖。如圖3所示，該PMOS邏輯樹結(jié)構(gòu)譯碼器包括:PMOS—對多選擇器和弱下拉電路。其中，所述一對多選擇器為由多級PMOS傳輸管構(gòu)成的2叉樹結(jié)構(gòu)，根節(jié)點為輸入端in，其接VDD，第一級包括兩個PMOS傳輸管，每個PMOS傳輸管的`漏極(源極)接所述輸入電平，源極(漏極)分別接第二級的兩個傳輸管，葉節(jié)點包括2mfPM0S傳輸管，m為該樹狀結(jié)構(gòu)的級數(shù)，葉節(jié)點的輸出端接弱下拉電路，該樹狀結(jié)構(gòu)中屬于同一 2叉結(jié)構(gòu)的傳輸管的柵極分別接所述配置碼和配置碼的反相信號。該優(yōu)選實施例中，共有四級PMOS傳輸管[0-4],則共有4個輸入a[3:0],第一級PMOS傳輸管300[1]、300[2]的柵極分別接輸入a[3]和a[3]的反相輸出an[3]，第四級PMOS傳輸管300[15]~300—的柵極接輸入a [O]和an [O];所述弱下拉電路由多個NMOS管構(gòu)成。所述NMOS管作為弱下拉的連接方式為:所述匪OS管源極接低電平GND，漏極接一對多選擇器的一個輸出，柵極接高電平VDD，NMOS管襯底接低電平GND。所述NMOS弱下拉管為倒比管，即柵極長度大于寬度的晶體管。
[0020]該優(yōu)選實施例中，所述PMOS —對多選擇器根據(jù)輸入a[3:0]將輸入端的高電平送到輸入a[3:0]所指定的輸出端，弱下拉電路將所述譯碼器的其余輸出下拉為低電平，即如果輸入a[3:0]全為0，則高定平輸入到輸出端s[0]，若為0001，則高電平輸入到輸出端s [I]，依次類推，若全為I，則高電平輸入到輸出端s [15]。例如:所述輸入信號a[3:0]為全O時，由于a[3]為0，an[3]為1，則300[1]導通，300[2]關(guān)閉，故處在晶體管300[2]后面的弱下拉電路的輸出s[15:8]的值將由弱下拉下拉為低電平；由于a[2]為0，an[2]為1，則300[3]導通，300[4]關(guān)閉，故處在晶體管300[4]后面的s[7:4]的值將由弱下拉下拉為低電平；由于a[l]為0，an [I]為1，則300m導通，300[8]關(guān)閉，故處在晶體管300[8]后面的s[3:2]的值將由弱下拉下拉為低電平；由于a[0]為0，an[0]為1，則300[15]導通，300[ 16]關(guān)閉，故處在晶體管300[16]后面的s[l]的值由弱下拉下拉為低電平。由于300[1]、300[3]、300[7]、300[15]均導通，所以根節(jié)點的VDD經(jīng)過晶體管300[1]、300[3]、300[7]、300[15]傳送到s[0]。
[0021]圖4示出了本發(fā)明優(yōu)選實施例中4-16NM0S邏輯樹結(jié)構(gòu)譯碼電路的電路圖。如圖4所示，該NMOS邏輯樹結(jié)構(gòu)譯碼電路包括:NM0S —對多選擇器和弱上拉電路。其中，所述一對多選擇器由多級NMOS傳輸管構(gòu)成，其級聯(lián)方式與上述PMOS邏輯樹結(jié)構(gòu)相似，其根節(jié)點in接GND ;所述弱上拉電路由多個PMOS管構(gòu)成。所述PMOS管作為弱上拉的連接方式為:所述PMOS管源極接高電平VDD，漏極接一對多選擇器的一個輸出，柵極接低電平GND，PMOS管襯底接高電平VDD。所述PMOS弱上拉管為倒比管，即柵極長度大于寬度的晶體管。
[0022]所述NMOS —對多選擇器根據(jù)輸入a[3:0]將輸入端的低電平送到輸入a[3:0]所指定的輸出端，弱上拉電路將譯碼器的其余輸出上拉為高電平，即如果輸入a[3:0]全為0，則高定平輸入到輸出端s [O]，若為0001，則高電平輸入到輸出端s [I]，依次類推，若全為1，則高電平輸入到輸出端s[15]。例如，所述輸入信號a[3:0]為0010時，由于a3為0，an[3]為1，則400[1]導通，400[2]關(guān)閉，故處在晶體管400[2]后面的s[15:8]的值將由弱上拉上拉為高電平；由于a[2]為0，an[2]為1，則400[3]導通，400[4]關(guān)閉，故處在晶體管400[4]后面的s[7:4]的值將由弱上拉上拉為高電平；由于a[l]為l，an[l]為0，則300[8]導通，300m關(guān)閉，故處在晶體管300m后面的s[l:0]的值將由弱上拉上拉為高電平；由于a[0]為0，an[0]為1，則300[15]導通，300[16]關(guān)閉，故處在晶體管300[16]后面的s[3]的值由弱上拉上拉為高電平；由于400[1]、400[3]、400[7]、400[15]均導通，所以根節(jié)點的6冊經(jīng)過晶體管400[1]、400[3]、400[8]、400[15]傳送到 s [2]。
[0023]在FPGA的連線開關(guān)盒、連線連接盒、可編程邏輯塊等電路中，大量使用了輸入數(shù)目較多的多路選擇器。這些多路選擇器需要較多的CSRAM來對輸入進行選擇，占用了較多的面積。采用本發(fā)明中提出的譯碼電路，使用較少的CSRAM即可實現(xiàn)對輸入的選擇。
[0024]圖5示出了 FPGA中一個16選I的多路選擇器的電路結(jié)構(gòu)圖。此處，以FPGA中的一個16選I的多路選擇器為例來說明。該多路選擇器有兩組控制信號，一組為s[3:0]另一組為I [3:0]，且每一組信號中同時最多只能有一個為高電平。如果采用傳統(tǒng)的設計方法，則需要為這個多路選擇器提供8個CSRAM單元以產(chǎn)生s[3:0]和I [3:0]共8個控制信號。如果采用本發(fā)明所提出的譯碼器，則總共需要4個CSRAM來產(chǎn)生，每兩個CSRAM產(chǎn)生的兩個控制信號經(jīng)過本發(fā)明提出的譯碼電路后即可輸出每組所需的4個控制信號，共8個控制信號。因此，通過兩個2-4譯碼器，原來需要8位CSRAM的多路選擇器只需要4位CSRAM單元就可以完成對輸入的選擇。
[0025]以上內(nèi)容為本發(fā)明實施例的說明，但本發(fā)明不局限于上述特定的實施例，在不背離本發(fā)明精神和其實質(zhì)的情況下，熟悉本領域的技術(shù)人員可根據(jù)本發(fā)明做出各種相應改變和變型，比如3-8譯碼器、5-32譯碼器等，NMOS或PMOS邏輯樹的電路結(jié)構(gòu)也不局限于圖3和圖4的電路結(jié)構(gòu)。這些相應改變和變型都應屬于本發(fā)明所附權(quán)利要求保護范圍之內(nèi)。
【權(quán)利要求】
1.一種用于減少FPGA配置存儲器位數(shù)的譯碼電路，其用于通過對配置存儲器產(chǎn)生的配置碼進行譯碼，而產(chǎn)生FPGA邏輯電路的控制碼，其包括: 一對多選擇器，其為由多個傳輸管構(gòu)成的樹狀結(jié)構(gòu)，其將從根節(jié)點輸入的輸入電平信號傳送至所述配置存儲器產(chǎn)生的配置碼指定的葉節(jié)點，而由所述葉節(jié)點輸出所產(chǎn)生的FPGA邏輯電路的控制碼； 弱拉電路:其連接至所述構(gòu)成一對多選擇器的樹狀結(jié)構(gòu)的葉節(jié)點，用于將沒有被指定的葉節(jié)點的電平拉至輸入電平信號的反相電平。
2.如權(quán)利要求1所述的用于減少FPGA配置存儲器位數(shù)的譯碼電路，其特征在于，所述傳輸管為PMOS管或NMOS管，所述樹狀結(jié)構(gòu)為PMOS樹狀結(jié)構(gòu)或NMOS樹狀結(jié)構(gòu)。
3.如權(quán)利要求2所述的用于減少FPGA配置存儲器位數(shù)的譯碼電路，其特征在于，所述樹狀結(jié)構(gòu)為PMOS樹狀結(jié)構(gòu)時，根節(jié)點輸入的是高電平，所述弱拉電路為弱下拉電路；所述樹狀結(jié)構(gòu)為NMOS樹狀結(jié)構(gòu)時，根節(jié)點輸入的是低電平，所述弱拉電路為弱上拉電路。
4.如權(quán)利要求3所述的用于減少FPGA配置存儲器位數(shù)的譯碼電路，其特征在于，所述弱下拉電路由多個NMOS管組成，每個NMOS管的源極接低電平，漏極接所述樹狀結(jié)構(gòu)上一個葉節(jié)點的輸出，柵極接高電平VDD，襯底接低電平GND ;所述弱上拉電路由多個PMOS管組成，每個PMOS管的源級接高電平VDD，漏極接所述樹狀結(jié)構(gòu)上一個葉節(jié)點的輸出，柵極接低電平GND，襯底接高電平VDD。
5.如權(quán)利要求4所述的用于減少FPGA配置存儲器位數(shù)的譯碼電路，其特征在于，所述弱下拉電路和弱上拉電路中的PMOS管和NMOS管均為柵極長度大于寬度的倒比管。
6.如權(quán)利要求1所述的用于減少FPGA配置存儲器位數(shù)的譯碼電路，其特征在于，所述樹狀結(jié)構(gòu)為2叉樹結(jié)構(gòu)，其根節(jié)點接輸入電平，每一級傳輸管的漏極/源極接其父節(jié)點傳輸管的源極/漏極，其源極/漏極接其子節(jié)點兩個傳輸管的源極/漏極，葉節(jié)點包括2m個傳輸管，m為該樹狀結(jié)構(gòu)的級數(shù)，葉節(jié)點的輸出端接弱拉電路，該樹狀結(jié)構(gòu)中屬于同一 2叉結(jié)構(gòu)的兩個傳輸管的柵極分別接所述配置碼和配置碼的反相信號。
7.如權(quán)利要求1所述的用于減少FPGA配置存儲器位數(shù)的譯碼電路，其特征在于，該譯碼電路用于FPGA的連線開關(guān)盒、連線連接盒、可編程邏輯塊電路。
【文檔編號】G11C11/413GK103632714SQ201310087074
【公開日】2014年3月12日 申請日期:2013年3月19日 優(yōu)先權(quán)日:2013年3月19日
【發(fā)明者】高麗江, 李威, 楊海鋼 申請人:中國科學院電子學研究所