專利名稱：雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器及其控制器、存取與操作方法、寫入與讀取方法
雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器及其控制器、存取與操作方法、寫入與讀取方法技術(shù)領(lǐng)域
本發(fā)明是有關(guān)于一種虛擬靜態(tài)隨機存取存儲器(Pseudo Static Random Access Memory，PSRAM)，且特別有關(guān)于一種雙倍數(shù)據(jù)率(Double Data Rate, DDR)虛擬靜態(tài)隨機存取存儲器的控制器與存儲器裝置以及兩者之間的通訊協(xié)議。
背景技術(shù)：
在便攜式應(yīng)用中，例如手提/無線裝置，使用低耗電量的存儲器是必要的。虛擬靜態(tài)隨機存取存儲器(PSRAM)可同時滿足低耗電量以及高密度需求。相似于傳統(tǒng)動態(tài)隨機存取存儲器(Dynamic Random Access Memory, DRAM)，虛擬靜態(tài)隨機存取存儲器包含動態(tài)存儲器單元。但是，由于接口以及封裝的關(guān)系，PSRAM具有靜態(tài)隨機存取存儲器(Static Random Access Memory, SRAM)的外觀。
PSRAM可以操作在突發(fā)(burst)模式。突發(fā)模式可提高儲存以及獲取數(shù)據(jù)的速度。 在突發(fā)模式中，特定的功能必須以預定順序發(fā)生。這些功能通常相應(yīng)于由PSRAM裝置的控制器所提供的命令信號而執(zhí)行。命令信號的時序是根據(jù)時鐘信號所決定，并對齊于時鐘信號的邊緣(上升或下降)或是在時鐘信號的邊緣(上升或下降)之后的預定時間才出現(xiàn)。此外，在突發(fā)模式中，PSRAM裝置可操作在等待狀態(tài)的固定模式以及可變模式下，其中等待狀態(tài)會決定有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線之前所經(jīng)過的時鐘周期的最小數(shù)量。
在雙倍數(shù)據(jù)率(DDR)SDRAM裝置中，時鐘信號的上升邊緣以及下降邊緣都是讀取操作以及寫入操作的觸發(fā)點。相較于單倍數(shù)據(jù)率(Single Data Rate，SDR) SDRAM裝置，DDR SDRAM裝置使用相同的時鐘頻率可將數(shù)據(jù)率加倍，以及可使用差分時鐘方式來符合增加的時序精準度要求。發(fā)明內(nèi)容
本發(fā)明提供一種雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器(DDR PSRAM)。上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器包括數(shù)據(jù)接收器，用以根據(jù)時鐘，經(jīng)由通用總線而接收來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)，并根據(jù)來自上述控制器的數(shù)據(jù)選通信號，經(jīng)由上述通用總線而接收來自上述控制器的雙倍數(shù)據(jù)率數(shù)據(jù)；存儲器；以及地址解碼器，用以對上述第一單倍數(shù)據(jù)率數(shù)據(jù)進行譯碼，以得到上述存儲器的地址，其中上述數(shù)據(jù)接收器將上述雙倍數(shù)據(jù)率數(shù)據(jù)儲存至上述存儲器的上述地址內(nèi)。
再者，本發(fā)明提供一種數(shù)據(jù)寫入方法，適用于雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。根據(jù)時鐘，經(jīng)由通用總線而得到來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)。解碼上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以得到上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器內(nèi)的存儲器的地址。根據(jù)來自上述控制器的數(shù)據(jù)選通信號，經(jīng)由上述通用總線得到來自上述控制器的雙倍數(shù)據(jù)率數(shù)據(jù)。儲存上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述存儲器的上述地址內(nèi)。
再者，本發(fā)明提供另一種雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器包括數(shù)據(jù)接收器，用以根據(jù)時鐘，經(jīng)由通用總線而接收來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)；存儲器；地址解碼器，用以解碼上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以得到上述存儲器的地址；數(shù)據(jù)傳送器，用以得到儲存在上述存儲器的上述地址的數(shù)據(jù)，并根據(jù)所得到的數(shù)據(jù)，經(jīng)由上述通用總線而提供雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器；以及數(shù)據(jù)選通產(chǎn)生單元，用以提供數(shù)據(jù)選通信號至上述控制器，并相應(yīng)于上述雙倍數(shù)據(jù)率數(shù)據(jù)，對上述數(shù)據(jù)選通信號進行雙態(tài)觸變，以便致能上述控制器，用以根據(jù)上述數(shù)據(jù)選通信號來接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
再者，本發(fā)明提供一種數(shù)據(jù)讀取方法，適用于雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。根據(jù)時鐘，經(jīng)由通用總線，得到來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)。解碼上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以得到上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器內(nèi)存儲器的地址。得到儲存在上述存儲器的上述地址的數(shù)據(jù)。根據(jù)所得到的數(shù)據(jù)，相應(yīng)于數(shù)據(jù)選通信號，經(jīng)由上述通用總線而提供雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器。上述控制器根據(jù)上述數(shù)據(jù)選通信號而接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
再者，本發(fā)明提供一種控制器，適用于雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括單倍率處理單元，用以根據(jù)第一數(shù)據(jù)以及第一時鐘而得到單倍數(shù)據(jù)率數(shù)據(jù)；雙倍率處理單元，用以根據(jù)第二數(shù)據(jù)以及第二時鐘而得到雙倍數(shù)據(jù)率數(shù)據(jù)，其中上述第二時鐘是上述第一時鐘的兩倍頻率；以及選擇器，用以根據(jù)控制信號，經(jīng)由通用總線而選擇性地提供上述單倍數(shù)據(jù)率數(shù)據(jù)以及上述雙倍數(shù)據(jù)率數(shù)據(jù)的任一者至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。
再者，本發(fā)明提供一種存取方法，適用于寫入數(shù)據(jù)至雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括根據(jù)第一數(shù)據(jù)以及第一時鐘，得到單倍數(shù)據(jù)率數(shù)據(jù)；根據(jù)第二數(shù)據(jù)以及第二時鐘，得到雙倍數(shù)據(jù)率數(shù)據(jù)，其中上述第二時鐘是上述第一時鐘的兩倍頻率；以及經(jīng)由通用總線，選擇性地提供上述單倍數(shù)據(jù)率數(shù)據(jù)以及上述雙倍數(shù)據(jù)率數(shù)據(jù)的任一者至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。
再者，本發(fā)明提供一種控制器，適用于雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括單倍率處理單元，用以根據(jù)第一數(shù)據(jù)而得到單倍數(shù)據(jù)率數(shù)據(jù)；輸出緩沖器，用以在命令階段，經(jīng)由通用總線提供上述單倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器；數(shù)據(jù)選通門控單元，用以在讀取數(shù)據(jù)階段，對來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的數(shù)據(jù)選通信號進行門控，以得到門控數(shù)據(jù)選通信號；以及數(shù)據(jù)接收器，用以根據(jù)上述門控數(shù)據(jù)選通信號而經(jīng)由上述通用總線，接收來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的雙倍數(shù)據(jù)率數(shù)據(jù)，以得到第二數(shù)據(jù)。
再者，本發(fā)明提供一種存取方法，適用從雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器讀取數(shù)據(jù)，包括根據(jù)第一數(shù)據(jù)，得到單倍數(shù)據(jù)率數(shù)據(jù)；在命令階段，經(jīng)由通用總線提供上述單倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器；在讀取數(shù)據(jù)階段，對來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的數(shù)據(jù)選通信號進行門控，以得到門控數(shù)據(jù)選通信號；以及根據(jù)上述門控數(shù)據(jù)選通信號，經(jīng)由上述通用總線接收來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的雙倍數(shù)據(jù)率數(shù)據(jù)，以得到第二數(shù)據(jù)。
再者，本發(fā)明提供一種操作方法，由雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器所執(zhí)行， 包括經(jīng)由通用總線，接收來自控制器的單倍數(shù)據(jù)率數(shù)據(jù)；提供數(shù)據(jù)選通信號至上述控制器，并在接受來自上述控制器的讀取命令之后，解除上述數(shù)據(jù)選通信號；相應(yīng)于所接收的上述單倍數(shù)據(jù)率數(shù)據(jù)，經(jīng)由上述通用總線，傳送雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器；以及相應(yīng)于所傳送的上述雙倍數(shù)據(jù)率數(shù)據(jù)，對上述數(shù)據(jù)選通信號進行雙態(tài)觸變，其中上述單倍數(shù)據(jù)率數(shù)據(jù)包括上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的地址，以及上述雙倍數(shù)據(jù)率數(shù)據(jù)包括儲存在上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述地址的數(shù)據(jù)，以便致能上述控制器， 用以根據(jù)上述數(shù)據(jù)選通信號來接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
本發(fā)明的優(yōu)點之一在于可使得傳輸數(shù)據(jù)的數(shù)據(jù)率加倍，并可使用差分時鐘方式來符合增加的時序精準度要求。


圖I顯示一電子裝置；
圖2顯示圖I中控制器以及DDR PSRAM之間的信號波形圖3顯示根據(jù)本發(fā)明一實施例所述的操作方法，適用于低接腳數(shù)的DDR PSRAM ；
圖4顯示根據(jù)圖3的操作方法而得到的圖I中信號的波形圖5顯示根據(jù)本發(fā)明一實施例所述的控制器，適用于低接腳數(shù)DDR PSRAM ；
圖6顯示根據(jù)本發(fā)明一實施例所述的圖5中控制器的信號波形圖，其中控制器對低接腳數(shù)的DDR PSRAM執(zhí)行具有四個突發(fā)的同步寫入操作；
圖7顯示根據(jù)本發(fā)明一實施例所述的圖5中控制器的信號波形圖，其中控制器對低接腳數(shù)的DDR PSRAM執(zhí)行具有四個突發(fā)的同步讀取操作；
圖8顯示根據(jù)本發(fā)明一實施例所述的低接腳數(shù)DDR PSRAM ；
圖9顯示根據(jù)本發(fā)明一實施例所述的圖8中DDR PSRAM的信號波形圖，其中控制器對低接腳數(shù)的DDR PSRAM執(zhí)行具有四個突發(fā)的同步寫入操作；
圖10顯示根據(jù)本發(fā)明一實施例所述的圖8中DDR PSRAM的信號波形圖，其中控制器對低接腳數(shù)的DDR PSRAM執(zhí)行具有四個突發(fā)的同步讀取操作；以及
圖11顯示根據(jù)本發(fā)明一實施例所述的低接腳數(shù)DDR PSRAM的數(shù)據(jù)傳送器的雙倍數(shù)據(jù)率單元。
具體實施方式
在說明書及權(quán)利要求書當中使用了某些詞匯來指稱特定的組件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準則。 在通篇說明書及權(quán)利要求書當中所提及的“包含”為一開放式的用語，故應(yīng)解釋成“包含但不限定于”。“大致”是指在可接受的誤差范圍內(nèi)，本領(lǐng)域技術(shù)人員能夠在一定誤差范圍內(nèi)解決所述技術(shù)問題，基本達到所述技術(shù)效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電性連接于該第二裝置，或透過其他裝置或連接手段間接地電性連接至該第二裝置。說明書后續(xù)描述為實施本發(fā)明的較佳實施方式，然該描述乃以說明本發(fā)明的一般原則為目的，并非用以限定本發(fā)明的范圍。本發(fā)明的保護范圍當視所附的權(quán)利要求書所界定者為準。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下
實施例
圖I顯示電子裝置100。電子裝置100包括控制器10以及雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器(DDR PSRAM)20。此外，電子裝置100更包括設(shè)置在控制器10以及DDR PSRAM 20之間的多個單向傳輸線以及具有三態(tài)(tri-state)的多個雙向傳輸線。傳輸線 110和120為單向傳輸線，用以將來自控制器10的差分時鐘信號對CLK與CLKn提供至DDR PSRAM 20。傳輸線130為單向傳輸線，用以將來自控制器10的芯片選擇信號CS提供至DDR PSRAM 20?？偩€140包括多個單向傳輸線，用以將來自控制器10的命令信號CMD提供至DDR PSRAM20。傳輸線150為單向傳輸線，用以將來自DDR PSRAM 20的等待信號WAIT提供至控制器10，其中等待信號WAIT是用來通知控制器10何時具有雙倍數(shù)據(jù)率的有效數(shù)據(jù)會出現(xiàn)在總線170。傳輸線160為雙向傳輸線，用以在控制器10以及DDR PSRAM 20之間傳送數(shù)據(jù)選通(strobe)信號DQS?？偩€170為具有多個雙向傳輸線的通用總線(common bus),用以傳送地址/數(shù)據(jù)信號AD，其中地址/數(shù)據(jù)信號AD包括具有不同傳輸率的地址流與數(shù)據(jù)流， 并在總線170上進行多路傳輸。相較于傳統(tǒng)的DDR PSRAM裝置，由于總線170由地址流以及數(shù)據(jù)流所共享，因此DDR PSRAM 20為低接腳數(shù)(Low Pin Count, LPC)存儲器。
圖2顯示圖I中控制器10以及DDR PSRAM 20之間的信號波形圖。同時參考圖I 與圖2，控制器10會在時間點tl解除(de-assert)芯片選擇信號CS，以便選擇DDR PSRAM 20。然后，控制器10會經(jīng)由命令信號CMD提供讀取命令RD_CMD至DDR PSRAM 20。同時，控制器10亦會經(jīng)由地址/數(shù)據(jù)信號AD來提供地址ADDR至DDR PSRAM 20。在一實施例中，地址ADDR可以分為高字節(jié)(byte)ADDR_H以及低字節(jié)ADDR_L，而控制器10會經(jīng)由命令信號 CMD來提供高字節(jié)ADDR_H且經(jīng)由地址/數(shù)據(jù)信號AD來提供低字節(jié)ADDR_L。在時間點t2， 控制器10提供時鐘信號CLK與CLKn至DDR PSRAM 20，使得在命令狀態(tài)下，DDR PSRAM 20 能根據(jù)時鐘信號CLK與CLKn接收(亦可稱為提取)命令信號CMD以及地址/數(shù)據(jù)信號AD。 例如，在圖2的時間點t2，DDRPSRAM 20會在時鐘信號CLK的上升邊緣來接收命令信號CMD 以及地址/數(shù)據(jù)信號AD。當來自命令信號CMD的讀取命令RD_CMD被DDR PSRAM 20所接受時，DDR PSRAM 20會在時間點t3解除等待信號WAIT，以通知控制器10進入等待狀態(tài)。當接受了讀取命令RD_CMD以及地址ADDR，DDR PSRAM 20會執(zhí)行讀取操作，以便根據(jù)地址ADDR 從DDR PSRAM 20的一存儲器單元中得到數(shù)據(jù)。在傳送所得到的數(shù)據(jù)至控制器10之前，DDR PSRAM 20會在時鐘周期CYl中設(shè)定(assert)等待信號WAIT并解除數(shù)據(jù)選通信號DQS，其用以指示所得到的數(shù)據(jù)已準備好要傳送至控制器10。在圖2中，DDR PSRAM 20操作在等待狀態(tài)的可變模式下。于是，根據(jù)不同的規(guī)格，時間周期tRL的時鐘周期或讀取潛伏時間(read latency)的數(shù)量為可變的。在時間點t4，DDR PSRAM 20會開始提供所得到的數(shù)據(jù)D0-D7至控制器10。此外，DDR PSRAM 20可相應(yīng)于數(shù)據(jù)D0-D7而對數(shù)據(jù)選通信號DQS進行雙態(tài)觸變 (toggle)。于是，控制器10可根據(jù)數(shù)據(jù)選通信號DQS的上升邊緣與下降邊緣來依序接收數(shù)據(jù)D0-D7。在接收了數(shù)據(jù)D0-D7之后，控制器10會在時間點t5設(shè)定芯片選擇信號CS，用以指示完成了讀取操作。然后，等待信號WAIT與數(shù)據(jù)選通信號DQS在時鐘周期CY2中皆會設(shè)為高阻抗狀態(tài)(High Z)。
在圖2中，數(shù)據(jù)選通信號DQS會被設(shè)為高阻抗狀態(tài)，直到等待狀態(tài)結(jié)束。再者，對數(shù)據(jù)選通信號DQS而言，在時鐘周期CYl中從時鐘信號CLK的上升邊緣起，時間周期tLZ可稱為低阻抗時間。一般而言，數(shù)據(jù)選通信號DQS用來對數(shù)據(jù)D0-D7進行閂鎖(latch)，而在傳統(tǒng)控制器中，是用追蹤電路來追蹤數(shù)據(jù)選通信號DQS。舉例來說，當偵測到等待信號WAIT 被解除(或是根據(jù)不同的設(shè)計規(guī)格，在另一實施例可以是被設(shè)定)時，傳統(tǒng)控制器必須遮蔽 (mask)住數(shù)據(jù)選通信號DQS的阻抗周期，以便對數(shù)據(jù)選通信號DQS進行門控(gate)。若所遮蔽的數(shù)據(jù)選通信號DQS的阻抗周期會因為可變時間周期tRL與時間周期tLZ的影響而弄錯，則傳統(tǒng)控制器很難根據(jù)數(shù)據(jù)選通信號DQS來得到有效的數(shù)據(jù)D0-D7。舉例來說，假如等待信號WAIT或是數(shù)據(jù)選通信號DQS在時鐘周期CYl中發(fā)生漂移(drift)，則等待信號WAIT 的瞬變點(transient)會晚于時間周期tLZ，即數(shù)據(jù)選通信號DQS會在等待信號WAIT的瞬變點之前被解除，因而會產(chǎn)生時間違規(guī)(violation)。因此，對傳統(tǒng)控制器來說，遮蔽數(shù)據(jù)選通信號DQS的阻抗周期是困難的。于是，會引起無效的數(shù)據(jù)閂鎖現(xiàn)象。
圖3顯示根據(jù)本發(fā)明一實施例所述的操作方法，適用于低接腳數(shù)的DDRPSRAM (例如圖I的DDR PSRAM 20)。圖4顯示根據(jù)圖3的操作方法而得到的圖I中信號的波形圖。 同時參考圖3與圖4，在步驟S302中，DDR PSRAM會經(jīng)由耦接在DDR PSRAM與控制器之間的通用總線，接收來自控制器的單倍數(shù)據(jù)率數(shù)據(jù)，其中單倍數(shù)據(jù)率數(shù)據(jù)包括DDR PSRAM的地址，如圖4的命令狀態(tài)所顯示。同時，DDR PSRAM亦經(jīng)由命令信號而接收來自控制器的讀取命令。在步驟S304中，在接受了來自控制器的讀取命令之后，DDR PSRAM會提供數(shù)據(jù)選通信號DQS以及等待信號WAIT至控制器，并解除數(shù)據(jù)選通信號DQS以及等待信號WAIT兩者， 如圖4的等待狀態(tài)所顯示。接著，DDR PSRAM會經(jīng)由通用總線而提供雙倍數(shù)據(jù)率數(shù)據(jù)至控制器(步驟S306)，以及相應(yīng)于所傳送的雙倍數(shù)據(jù)率數(shù)據(jù)，DDR PSRAM會對數(shù)據(jù)選通信號DQS 進行雙態(tài)觸變(步驟S308)，其中雙倍數(shù)據(jù)率數(shù)據(jù)包括儲存在DDR PSRAM的該地址的數(shù)據(jù)。 相較于圖2，圖4的數(shù)據(jù)選通信號DQS在等待狀態(tài)期間是被解除的，如標號40所顯示，于是沒有圖2的時間周期tLZ存在。因此，控制器可根據(jù)數(shù)據(jù)選通信號DQS來接收雙倍數(shù)據(jù)率數(shù)據(jù)，而不用遮蔽數(shù)據(jù)選通信號DQS的阻抗周期。換言之，控制器可直接使用數(shù)據(jù)選通信號 DQS的上升邊緣與下降邊緣來對雙倍數(shù)據(jù)率數(shù)據(jù)進行閂鎖。再者，等待信號WAIT與數(shù)據(jù)選通信號DQS會被設(shè)定成高阻抗，直到來自控制器的讀取命令由DDR PSRAM所接收，即在命令狀態(tài)下，等待信號WAIT以及數(shù)據(jù)選通信號DQS被設(shè)定為高阻抗。此外，在DDR PSRAM接收了數(shù)據(jù)D0-D7之后，控制器會對芯片選擇信號CS進行設(shè)定，以結(jié)束讀取操作。然后，等待信號WAIT與數(shù)據(jù)選通信號DQS皆被設(shè)為高阻抗狀態(tài)。
圖5顯示根據(jù)本發(fā)明一實施例所述的控制器50，適用于低接腳數(shù)DDRPSRAM (例如圖I的DDR PSRAM 20)?？刂破?0包括處理器510、時鐘模塊530、地址/數(shù)據(jù)模塊550、數(shù)據(jù)選通模塊570以及等待模塊590。處理器510會控制時鐘模塊530來提供差分時鐘信號CLK 與CLKn至DDR PSRAM。時鐘模塊530包括時鐘產(chǎn)生器532以及兩輸出緩沖器534與536， 其中時鐘產(chǎn)生器532包括分頻器538。時鐘產(chǎn)生器532根據(jù)輸入時鐘CLKin而產(chǎn)生時鐘信號CLKlX與CLK2X，其中時鐘信號CLK2X的頻率為時鐘信號CLKlX的兩倍。在一實施例中， 輸入時鐘CLKin由振蕩器所提供。再者，分頻器538會對時鐘信號CLK2X進行分頻而產(chǎn)生時鐘信號CLK1X。差分時鐘信號CLK與CLKn由時鐘信號CLKlX所產(chǎn)生，并且具有相同于時鐘信號CLKlX的頻率。此外，差分時鐘信號CLK與CLKn分別經(jīng)由輸出緩沖器536與534而提供至DDR PSRAM。處理器510會控制地址/數(shù)據(jù)模塊550在命令階段(command phase)來提供地址流(address stream)至DDR PSRAM、在寫入數(shù)據(jù)階段來提供數(shù)據(jù)流(data stream)至DDR PSRAM以及在讀取數(shù)據(jù)階段接收來自DDR PSRAM的數(shù)據(jù)流。地址/數(shù)據(jù)模塊550包括輸出控制單元552、輸出緩沖器554、輸入緩沖器556、單倍率處理單元558、雙倍率處理單元560、選擇器562、數(shù)據(jù)接收器564以及儲存單元566。選擇器562根據(jù)控制信號WDATA_ PHASE_EN而選擇性地提供單倍率處理單元558以及雙倍率處理單元560的任一者的輸出至輸出緩沖器554。在此實施例中，選擇器562可為多路復用器(multipleXer，MUX)。在寫入數(shù)據(jù)階段，處理器510會控制數(shù)據(jù)選通模塊570來提供數(shù)據(jù)選通信號至DDR PSRAM,以及在讀取數(shù)據(jù)階段，處理器510會控制數(shù)據(jù)選通模塊570接收來自DDR PSRAM的數(shù)據(jù)選通信號。數(shù)據(jù)選通模塊570包括輸入緩沖器572、輸出緩沖器574、數(shù)據(jù)選通門控單元576、數(shù)據(jù)選通產(chǎn)生單元578以及輸出控制單元580。在讀取數(shù)據(jù)階段，控制器510會控制等待模塊 590接收來自DDR PSRAM的等待信號。等待模塊590包括輸入緩沖器592、同步單元594以及讀取控制單元596。地址/數(shù)據(jù)模塊550、數(shù)據(jù)選通模塊570以及等待模塊590的詳細操作將描述于后。
圖6顯示根據(jù)本發(fā)明一實施例所述的圖5中控制器50的信號波形圖，其中控制器 50對低接腳數(shù)的DDR PSRAM (例如圖I的DDR PSRAM 20)執(zhí)行具有四個突發(fā)的同步寫入操作。同時參考圖5與圖6，在時間周期TPl期間，處理器510會提供具有邏輯位HIGH的致能信號CMD_EN至輸出控制單元552，以便控制輸出控制單元552來致能輸出緩沖器554。同時，處理器510亦會提供具有地址信息ADDR的信號ADDRO至單倍率處理單元558。接著， 單倍率處理單元558根據(jù)時鐘信號CLKlX而得到具有地址信息ADDR的單倍數(shù)據(jù)率數(shù)據(jù)， 并提供單倍數(shù)據(jù)率數(shù)據(jù)至選擇器562。此外，處理器510提供具有邏輯位LOW的控制信號 WDATA_PHASE_EN至選擇器562，以便控制選擇器562來輸出由單倍率處理單元558所提供的單倍數(shù)據(jù)率數(shù)據(jù)至輸出緩沖器554。于是，在命令階段，具有地址信息ADDR的地址/數(shù)據(jù)信號AD會被提供至DDR PSRAM。同時，具有寫入命令WR_CMD的命令信號CMD會經(jīng)由通用總線(例如圖I的總線140)被傳送至DDR PSRAM。接著，從時間周期TP2到時間周期TP5，處理器510會提供具有邏輯位HIGH的控制信號WDATA_PHASE_EN至輸出控制單元552與580， 以便控制輸出控制單元552與580來致能輸出緩沖器554與574。根據(jù)固定的寫入潛伏時間(例如N個周期)，在發(fā)送寫入命令WR_CMD之后，處理器510會在時鐘信號CLKlX的N個時鐘周期之后提供具有邏輯位HIGH的控制信號WDATA_PHASE_EN，以便進入寫入數(shù)據(jù)階段。 此外，處理器510會提供控制信號WDATA_PHASE_EN至選擇器562，以便提供雙倍率處理單元 560的輸出至輸出緩沖器554。在時間周期TP3期間，處理器510會提供具有數(shù)據(jù)DO的信號WDATA0_L以及具有數(shù)據(jù)Dl的信號WDATA0_H至雙倍率處理單元560，而在時間周期TP4 期間，處理器510會提供具有數(shù)據(jù)D2的信號WDATA0_L以及具有數(shù)據(jù)D3的信號WDATA0_H 至雙倍率處理單元560。根據(jù)時鐘信號CLK2X，雙倍率處理單元560會經(jīng)由選擇器562而提供具有數(shù)據(jù)D0、D1、D2和D3的雙倍數(shù)據(jù)率數(shù)據(jù)至輸出緩沖器554。于是，在寫入數(shù)據(jù)階段， 具有數(shù)據(jù)D0、D1、D2和D3的地址/數(shù)據(jù)信號AD會被提供至DDR PSRAM。在此實施例中，雙倍率處理單元560會根據(jù)時鐘信號CLK2X而交替地提供信號WDATA0_L與WDATA0_H的數(shù)據(jù)來作為雙倍數(shù)據(jù)率數(shù)據(jù)。因此，具有由數(shù)據(jù)D0-D3所組成的數(shù)據(jù)流的地址/數(shù)據(jù)信號AD會依序傳送至DDR PSRAM。再者，在時間周期TP3與TP4期間，處理器510會提供具有邏輯位 HIGH的致能信號DQSEN至數(shù)據(jù)選通產(chǎn)生單元578，以便控制數(shù)據(jù)選通產(chǎn)生單元578經(jīng)由輸出緩沖器574來提供數(shù)據(jù)選通信號DQS至DDR PSRAM。于是，DDR PSRAM能根據(jù)數(shù)據(jù)選通信號DQS的上升邊緣與下降邊緣來接收地址/數(shù)據(jù)信號AD。然后，DDR PSRAM會根據(jù)地址信息ADDR將數(shù)據(jù)DO、Dl、D2與D3寫入至其存儲器單元內(nèi)。
圖7顯示根據(jù)本發(fā)明一實施例所述的圖5中控制器50的信號波形圖，其中控制器 50對低接腳數(shù)的DDR PSRAM (例如圖I的DDR PSRAM 20)執(zhí)行具有四個突發(fā)的同步讀取操作。同時參考圖5與圖7，在時間周期TP6期間，處理器510會提供具有邏輯位HIGH的致能信號CMD_EN至輸出控制單元552，以便控制輸出控制單元552來致能輸出緩沖器554。同時，處理器510亦會提供具有地址信息ADDR的信號ADDRO至單倍率處理單元558。接著， 單倍率處理單元558根據(jù)時鐘信號CLKlX而得到具有地址信息ADDR的單倍數(shù)據(jù)率數(shù)據(jù)， 并提供單倍數(shù)據(jù)率數(shù)據(jù)至選擇器562。此外，處理器510提供具有邏輯位LOW的控制信號 WDATA_PHASE_EN至選擇器562，以便控制選擇器562來輸出由單倍率處理單元558所提供的單倍數(shù)據(jù)率數(shù)據(jù)至輸出緩沖器554。于是，在命令階段，具有地址信息ADDR的地址/數(shù)據(jù)信號AD會被提供至DDR PSRAM。同時，具有讀取命令RD_CMD的命令信號CMD會經(jīng)由通用總線(例如圖I的總線140)而傳送至DDR PSRAM。如圖3的操作方法所描述，在接受了來自控制器的命令信號CMD的讀取指令RD_CMD之后，DDR PSRAM提供數(shù)據(jù)選通信號DQS以及等待信號WAIT至控制器，并在等待狀態(tài)下解除數(shù)據(jù)選通信號DQS以及等待信號WAIT。在等待模塊590中，輸入緩沖器592傳送來自DDR PSRAM的等待信號WAIT至同步單元594，以進行同步，而同步單元594會提供已同步的等待信號至讀取控制單元596。再者，在發(fā)送讀取命令 RD_CMD之后，處理器510會在時鐘信號CLKlX的2個時鐘周期之后，提供邏輯位HIGH的控制信號RDATA_PHASE_EN，以便進入讀取數(shù)據(jù)階段。此外，讀取控制單元596會提供就緒信號RDATA_PTR_GEN至儲存單元566。在讀取數(shù)據(jù)階段中，致能信號RDATA_PHASE_EN會致能數(shù)據(jù)選通門控單元576，用以對由DDR PSRAM所觸變的數(shù)據(jù)選通信號DQS進行門控，以便得到門控信號DQS_CG并提供門控信號DQS_CG至讀取接收器564。根據(jù)門控信號DQS_CG，讀取接收器564接收來自DDR PSRAM的地址/數(shù)據(jù)信號AD，并將地址/數(shù)據(jù)信號AD的數(shù)據(jù)儲存在儲存單元566的先進先出(First In Dirst Out, FIFO)緩沖器，其中地址/數(shù)據(jù)信號AD包括由數(shù)據(jù)D0-D3所組成的數(shù)據(jù)流，以及數(shù)據(jù)D0-D3儲存在對應(yīng)于地址信息ADDR的 DDR PSRAM的存儲器單元內(nèi)。例如，門控信號DQS_CG的第一個上升邊緣用來將數(shù)據(jù)DO閂鎖至先進先出緩沖器FIF0R
、門控信號DQS_CG的第一個下降邊緣用來將數(shù)據(jù)Dl閂鎖至先進先出緩沖器FIF0F
、門控信號DQS_CG的第二個上升邊緣用來將數(shù)據(jù)D2閂鎖至先進先出緩沖器FIF0R[1]以與門控信號DQS_CG的第二個下降邊緣用來將數(shù)據(jù)D3閂鎖至先進先出緩沖器FIFOF[I]。在其他實施例中，儲存單元566可包括寄存器或是其他儲存單元，用以儲存地址/數(shù)據(jù)信號AD的數(shù)據(jù)。此外，根據(jù)就緒信號RDATA_PTR_GEN，儲存單元566會經(jīng)由信號RDATA_IN_R與RDATA_IN_L來提供儲存在先進先出緩沖器FIFOR[I: O]與FIFOF[I: O] 的數(shù)據(jù)至處理器510。于是，處理器510會得到對應(yīng)于地址信息ADDR的數(shù)據(jù)DO、Dl、D2與 D3。在儲存了數(shù)據(jù)DO、Dl、D2與D3之后，處理器510會解除致能信號RDATA_PHASE_EN，用以指示完成了讀取數(shù)據(jù)階段。
圖8顯示根據(jù)本發(fā)明一實施例所述的低接腳數(shù)DDR PSRAM 60。DDR PSRAM 60包括控制模塊610、硬件設(shè)定單元620、時鐘模塊630、存儲器640、配置寄存器650、地址解碼器 660、地址/數(shù)據(jù)模塊710、數(shù)據(jù)選通模塊740與等待模塊750?？刂颇K610包括控制單元 616、輸入緩沖器612與614，其中輸入緩沖器614用以接收來自控制器(例如圖I的控制器10)的命令信號CMD以及輸入緩沖器614用以接收來自控制器的芯片選擇信號CS。硬件設(shè)定單元620提供兩控制信號HWl與HW2至控制單元616或是配置寄存器650，其中控制信號 HWl與HW2根據(jù)DDR PSRAM 60的硬件配置所決定，而硬件配置藉由接腳設(shè)置(pin strap) 或是電子熔絲(EFUSE)而決定。在此實施例中，硬件設(shè)定單元620提供控制信號HWl至控制單元616，用以指示DDR PSRAM 60操作在單倍數(shù)據(jù)率(Single Data Rate，SDR)模式或是雙倍數(shù)據(jù)率(Double Data Rate, DDR)模式，而硬件設(shè)定單元620提供控制信號HW2至控制單元616，用以指示是否會在等待狀態(tài)期間來解除數(shù)據(jù)選通信號DQS，如圖3與圖4所描述。 時鐘模塊630包括時鐘單元636、輸入緩沖器632與634，其中輸入緩沖器632用以接收來自控制器的時鐘信號CLK而輸入緩沖器634用以接收來自控制器的時鐘信號CLKn。存儲器 640包括用以儲存數(shù)據(jù)的多個存儲器單元。地址/數(shù)據(jù)模塊710包括輸出控制單元712、輸出緩沖器714、輸入緩沖器716、數(shù)據(jù)傳送器720以及數(shù)據(jù)接收器730?？刂茊卧?16能控制輸出控制單元712來致能輸出緩沖器714，用以輸出地址/數(shù)據(jù)信號AD。在地址/數(shù)據(jù)模塊710中，數(shù)據(jù)傳送器720會在讀取數(shù)據(jù)階段中提供數(shù)據(jù)流至控制器。數(shù)據(jù)傳送器720包括選擇器722、適用于單倍數(shù)據(jù)率數(shù)據(jù)的單倍數(shù)據(jù)率單元724以及適用于雙倍數(shù)據(jù)率數(shù)據(jù)的雙倍數(shù)據(jù)率單元726。根據(jù)由配置寄存器650所提供的控制信號DDR_PSRAM_EN，選擇器 722經(jīng)由輸出緩沖器714而選擇性地提供單倍數(shù)據(jù)率單元724以及雙倍數(shù)據(jù)率單元726的輸出至控制器，其中控制信號DDR_PSRAM_EN用來指示DDR PSRAM60是操作在單倍數(shù)據(jù)率模式或是雙倍數(shù)據(jù)率模式。在此實施例中，控制信號DDR_PSRAM_EN根據(jù)經(jīng)由命令信號CS來自控制器的命令或是硬件設(shè)定單元620的硬件配置所決定。在地址/數(shù)據(jù)模塊710中，數(shù)據(jù)接收器730會在命令階段中接收來自控制器的地址流，并在寫入數(shù)據(jù)階段中接收來自控制器的數(shù)據(jù)流。數(shù)據(jù)接收器730包括選擇器732、適用于單倍數(shù)據(jù)率數(shù)據(jù)的單倍數(shù)據(jù)率單元734以及適用于雙倍數(shù)據(jù)率數(shù)據(jù)的雙倍數(shù)據(jù)率單元736。根據(jù)來自配置寄存器650的控制信號DDR_PSRAM_EN，選擇器732會選擇性地提供單倍數(shù)據(jù)率單元734與雙倍數(shù)據(jù)率單元 736的輸出至存儲器640。在此實施例中，選擇器722與732可為多路復用器(MUX)?？刂茊卧?16會控制數(shù)據(jù)選通模塊740在讀取數(shù)據(jù)階段中提供數(shù)據(jù)選通信號DQS至控制器，并在寫入數(shù)據(jù)階段中接收來自控制器的數(shù)據(jù)選通信號DQS。數(shù)據(jù)選通模塊740包括輸入緩沖器742、輸出緩沖器744、數(shù)據(jù)選通產(chǎn)生單元746以及輸出控制單元748?？刂茊卧?16會控制輸出控制單元748來致能輸出緩沖器744，用以輸出數(shù)據(jù)選通信號DQS?？刂茊卧?16 能控制數(shù)據(jù)選通產(chǎn)生單元746，來相應(yīng)于地址/數(shù)據(jù)信號AD的雙倍數(shù)據(jù)率數(shù)據(jù)而對數(shù)據(jù)選通信號DQS進行雙態(tài)觸變。此外，在寫入數(shù)據(jù)階段中，控制單元616會控制等待模塊750來提供等待信號至控制器。等待模塊750包括輸出緩沖器752以及等待處理單元754。地址 /數(shù)據(jù)模塊710、數(shù)據(jù)選通模塊740以及等待模塊750的詳細操作將描述于后。
圖9顯示根據(jù)本發(fā)明一實施例所述的圖8中DDR PSRAM 60的信號波形圖，其中控制器(例如圖I的控制器10)對低接腳數(shù)的DDR PSRAM 60執(zhí)行具有四個突發(fā)的同步寫入操作。同時參考圖8與圖9，首先，在時鐘模塊630，時鐘單元636接收來自控制器的時鐘信號 CLK與CLKn而產(chǎn)生時鐘信號CLKin，其中時鐘信號CLKin以及時鐘信號CLK與CLKn具有相同的頻率。在一實施例中，當DDR PSRAM 60操作在單倍數(shù)據(jù)率模式時，時鐘單元636可只根據(jù)時鐘信號CLK或是CLKn而產(chǎn)生時鐘信號CLKin，例如時鐘單元636可直接將時鐘信號 CLK配置為時鐘信號CLKin。接著，在時間點tl，控制器會解除芯片選擇信號CS，以通知DDRPSRAM 60進行數(shù)據(jù)存取。接著，在時間周期TPl期間，控制單元616會接收來自控制器的具有寫入命令WR_CMD的命令信號CMD。同時地，在命令階段中，控制單元616會控制配置寄存器650、地址解碼器660以及地址/數(shù)據(jù)模塊710來接收由控制器所提供的具有地址信息 ADDR的地址/數(shù)據(jù)信號AD。在數(shù)據(jù)接收器730中，單倍數(shù)據(jù)率單元734接收地址/數(shù)據(jù)信號AD，以得到地址信息ADDR，并提供地址信息ADDR至配置寄存器650以及地址解碼器660。 接著，地址解碼器660會對地址信息ADDR進行譯碼，以得到存儲器640中對應(yīng)于地址信息 ADDR的一地址。配置寄存器650會根據(jù)地址信息ADDR來對存儲器640進行配置。在此實施例中，DDR PSRAM 60會相應(yīng)于時鐘信號CLKin的上升邊緣而對命令信號CMD以及地址/ 數(shù)據(jù)信號AD進行閂鎖。根據(jù)固定的寫入潛伏時間(例如N個周期)，在發(fā)送寫入命令WR_CMD 之后，控制器會在時鐘信號CLK的N個時鐘周期之后進入寫入數(shù)據(jù)階段。接著，在寫入數(shù)據(jù)階段中，由控制器所寫入的具有數(shù)據(jù)DO、Dl、D2與D3的地址/數(shù)據(jù)信號AD會由數(shù)據(jù)接收器730所接收。若控制信號DDR_PSRAM_EN指示DDRPSRAM 60是操作在單倍數(shù)據(jù)率模式下， 例如控制信號DDR_PSRAM_EN為低邏輯位，單倍數(shù)據(jù)率單元734會相應(yīng)于時鐘信號CLKin而接收地址/數(shù)據(jù)信號AD，以得到數(shù)據(jù)D0、D1、D2與D3。然后，控制信號DDR_PSRAM_EN會控制選擇器732將數(shù)據(jù)DO、Dl、D2與D3從單倍數(shù)據(jù)率單元734傳遞至存儲器640。于是，數(shù)據(jù)DO、Dl、D2與D3會儲存在存儲器640中對應(yīng)于地址信息ADDR的地址。接著，在時間點 t2，控制器會設(shè)定芯片選擇信號CS，以指示完成了同步寫入操作。若控制信號DDR_PSRAM_ EN指示DDR PSRAM 60是操作在雙倍數(shù)據(jù)率模式下，例如經(jīng)由命令信號CMD而根據(jù)來自控制器的命令將控制信號DDR_PSRAM_EN設(shè)為高邏輯位，雙倍數(shù)據(jù)率單元736會相應(yīng)于數(shù)據(jù)選通信號DQS而接收地址/數(shù)據(jù)信號AD，以得到數(shù)據(jù)DO、Dl、D2與D3，其中來自控制器的數(shù)據(jù)選通信號DQS由輸入緩沖器742所接收。換言之，數(shù)據(jù)選通模塊740操作在輸入模式。此外，當DDR PSRAM 60操作在雙倍數(shù)據(jù)率模式時，雙倍數(shù)據(jù)率單元736可根據(jù)數(shù)據(jù)選通信號 DQS的上升邊緣以及下降邊緣來接收地址/數(shù)據(jù)信號AD。接著，控制信號DDR_PSRAM_EN會控制選擇器732將數(shù)據(jù)DO、Dl、D2與D3從雙倍數(shù)據(jù)率單元736傳遞至存儲器640。于是， 數(shù)據(jù)DO、Dl、D2與D3會儲存在存儲器640中對應(yīng)于地址信息ADDR的地址。
圖10顯示根據(jù)本發(fā)明一實施例所述的圖8中DDR PSRAM 60的信號波形圖，其中控制器(例如圖I的控制器10)對低接腳數(shù)的DDR PSRAM 60執(zhí)行具有四個突發(fā)的同步讀取操作。同時參考圖8與圖10，首先，在時鐘模塊630，時鐘單元636接收來自控制器的時鐘信號CLK與CLKn以產(chǎn)生時鐘信號CLKin，其中時鐘信號CLKin以及時鐘信號CLK與CLKn具有相同的頻率。接著，在時間點t3，控制器會解除芯片選擇信號CS，以通知DDR PSRAM 60進行數(shù)據(jù)存取。接著，在時間周期TP2期間，控制單元616會接收來自控制器的具有讀取命令 RD_CMD的命令信號CMD。同時地，在命令階段中，控制單元616會控制配置寄存器650、地址解碼器660以及地址/數(shù)據(jù)模塊710來接收由控制器所提供的具有地址信息ADDR的地址/ 數(shù)據(jù)信號AD。在數(shù)據(jù)接收器730中，單倍數(shù)據(jù)率單元734接收地址/數(shù)據(jù)信號AD，以得到地址信息ADDR，并提供地址信息ADDR至配置寄存器650以及地址解碼器660。接著，地址解碼器660會對地址信息ADDR進行譯碼，以得到存儲器640中對應(yīng)于地址信息ADDR的一地址，而配置寄存器650會根據(jù)地址信息ADDR來對存儲器640進行配置。在此實施例中， DDR PSRAM 60會相應(yīng)于時鐘信號CLKin的上升邊緣而對命令信號CMD以及地址/數(shù)據(jù)信號 AD進行閂鎖。此外，當來自命令信號CMD的讀取命令RD_CMD由控制單元616所接受時，控制單元616會控制等待處理單元754在時間點t4來解除等待信號WAIT，以便通知控制器進入等待狀態(tài)。在圖10中，DDR PSRAM 60操作在等待狀態(tài)的可變模式下。接著，控制單元 616會在時間點t5控制等待處理單元754來設(shè)定等待信號WAIT，用以通知控制器在讀取數(shù)據(jù)階段中接收儲存在存儲器640內(nèi)對應(yīng)于地址信息ADDR的地址的數(shù)據(jù)，即雙倍數(shù)據(jù)率數(shù)據(jù)已準備好被傳送至控制器。若控制信號DDR_PSRAM_EN指示DDR PSRAM 60是操作在單倍數(shù)據(jù)率模式下，例如控制信號DDR_PSRAM_EN為低邏輯位，數(shù)據(jù)傳送器720的單倍數(shù)據(jù)率單元 724會得到儲存在存儲器640內(nèi)的數(shù)據(jù)D0、D1、D2與D3，并相應(yīng)于時鐘信號CLKin而傳送具有數(shù)據(jù)D0、D1、D2與D3的地址/數(shù)據(jù)信號AD至選擇器722。然后，控制信號DDR_PSRAM_EN 會控制選擇器722將數(shù)據(jù)DO、Dl、D2與D3從單倍數(shù)據(jù)率單元724傳遞至控制器。于是，控制器可根據(jù)時鐘信號CLK與CLKn而接收儲存在存儲器640中對應(yīng)于地址信息ADDR的地址的數(shù)據(jù)D0、D1、D2與D3。接著，在時間點t6，控制器會設(shè)定芯片選擇信號CS，以指示完成了同步讀取操作。
在圖10中，若控制信號DDR_PSRAM_EN指示DDR PSRAM 60是操作在雙倍數(shù)據(jù)率模式下，例如經(jīng)由命令信號CMD而根據(jù)來自控制器的命令將控制信號DDR_PSRAM_EN設(shè)為高邏輯位，數(shù)據(jù)傳輸器720的雙倍數(shù)據(jù)率單元726會得到儲存在存儲器640的數(shù)據(jù)DO、Dl、D2 與D3，并相應(yīng)于時鐘信號CLKin來傳送具有數(shù)據(jù)DO、Dl、D2與D3的地址/數(shù)據(jù)信號AD至選擇器722。然后，相應(yīng)于由數(shù)據(jù)選通模塊740所提供的數(shù)據(jù)選通信號DQS，控制信號DDR_ PSRAM_EN會控制選擇器722將數(shù)據(jù)D0、D1、D2與D3從雙倍數(shù)據(jù)率單元726傳送至控制器。 在雙倍數(shù)據(jù)率單元726中，時鐘信號CLKin用來提供數(shù)據(jù)D0、D1、D2與D3以作為雙倍數(shù)據(jù)率數(shù)據(jù)。舉例來說，時鐘信號CLKin能控制多路復用器來交替地提供儲存在兩緩沖器的數(shù)據(jù)來作為具有數(shù)據(jù)D0、D1、D2與D3的地址/數(shù)據(jù)信號AD，如圖11所顯示。再者，在一實施例中，根據(jù)相似于圖5所描述的儲存單元566的先進先出操作，雙倍數(shù)據(jù)率單元726會得到數(shù)據(jù)D0、D1、D2與D3，并傳送具有數(shù)據(jù)D0、D1、D2與D3的地址/數(shù)據(jù)信號AD至選擇器722。 具體而言，根據(jù)數(shù)據(jù)選通信號DQS，雙倍數(shù)據(jù)率單元726交替地提供來自存儲器640的數(shù)據(jù)以作為雙倍數(shù)據(jù)率數(shù)據(jù)。因此，當DDR PSRAM 60操作在雙倍數(shù)據(jù)率模式時，控制器可根據(jù)數(shù)據(jù)選通信號DQS的上升邊緣與下降邊緣來接收地址/數(shù)據(jù)信號AD，以得到數(shù)據(jù)D0、D1、D2 與D3。再者，在等待狀態(tài)期間，控制單元616能選擇性地控制數(shù)據(jù)選通模塊740來解除數(shù)據(jù)選通信號DQS。例如，若控制信號HW2指示數(shù)據(jù)選通信號DQS需要在等待狀態(tài)期間被解除， 則DDR PSRAM 60可提供數(shù)據(jù)選通信號DQS以及等待信號WAIT至控制器，并在等待狀態(tài)中， DDR PSRAM 60會在接受了來自控制器的命令信號CMD的讀取命令RD_CMD之后，解除數(shù)據(jù)選通信號DQS以及等待信號WAIT，如箭頭A所顯示。否則，DDR PSRAM 60可只提供等待信號 WAIT至控制器，并在等待狀態(tài)中，在接受了來自控制器的命令信號CMD的讀取命令RD_CMD 之后，解除等待信號WAIT。在等待信號WAIT被設(shè)定之后，DDR PSRAM 60會提供數(shù)據(jù)選通信號DQS至控制器，如箭頭B所顯示。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的保護范圍當視后附的權(quán)利要求書所界定者為準。
權(quán)利要求
1.一種雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 數(shù)據(jù)接收器，用以根據(jù)時鐘，經(jīng)由通用總線而接收來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)，并根據(jù)來自上述控制器的數(shù)據(jù)選通信號，經(jīng)由上述通用總線而接收來自上述控制器的雙倍數(shù)據(jù)率數(shù)據(jù)； 存儲器；以及 地址譯碼器，用以對上述第一單倍數(shù)據(jù)率數(shù)據(jù)進行譯碼，以得到上述存儲器的地址， 其中上述數(shù)據(jù)接收器將上述雙倍數(shù)據(jù)率數(shù)據(jù)儲存至上述存儲器的上述地址內(nèi)。
2.根據(jù)權(quán)利要求I所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述數(shù)據(jù)接收器在命令階段中接收上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以及在寫入數(shù)據(jù)階段中接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
3.根據(jù)權(quán)利要求I所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述時鐘以及上述數(shù)據(jù)選通信號是由上述控制器所提供，以及上述數(shù)據(jù)選通信號為上述時鐘的兩倍頻率。
4.根據(jù)權(quán)利要求3所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述雙倍數(shù)據(jù)率數(shù)據(jù)包括分為第一群組以及第二群組的多個數(shù)據(jù)單元，以及上述數(shù)據(jù)接收器是相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣而接收上述第一群組的數(shù)據(jù)單元，以及相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣而接收上述第二群組的數(shù)據(jù)單元。
5.根據(jù)權(quán)利要求I所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述數(shù)據(jù)接收器包括 單倍數(shù)據(jù)率單元，用以在命令階段中，接收上述第一單倍數(shù)據(jù)率數(shù)據(jù)，并提供上述第一單倍數(shù)據(jù)率數(shù)據(jù)至上述地址解碼器；以及 雙倍數(shù)據(jù)率單元，用以在寫入數(shù)據(jù)階段中，接收上述雙倍數(shù)據(jù)率數(shù)據(jù)，并將上述雙倍數(shù)據(jù)率數(shù)據(jù)儲存至上述存儲器。
6.根據(jù)權(quán)利要求I所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中在寫入數(shù)據(jù)階段中，上述數(shù)據(jù)接收器根據(jù)控制信號，經(jīng)由上述通用總線接收來自上述控制器的第二單倍數(shù)據(jù)率數(shù)據(jù)或是上述雙倍數(shù)據(jù)率數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述數(shù)據(jù)接收器包括 單倍數(shù)據(jù)率單元，用以當上述控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在單倍數(shù)據(jù)率模式時，于上述寫入數(shù)據(jù)階段中接收上述第二單倍數(shù)據(jù)率數(shù)據(jù)，并將上述第二單倍數(shù)據(jù)率數(shù)據(jù)儲存至上述存儲器的上述地址內(nèi)；以及 雙倍數(shù)據(jù)率單元，用以當上述控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在雙倍數(shù)據(jù)率模式時，于上述寫入數(shù)據(jù)階段中接收上述雙倍數(shù)據(jù)率數(shù)據(jù)，并將上述雙倍數(shù)據(jù)率數(shù)據(jù)儲存至上述存儲器的上述地址內(nèi)。
8.根據(jù)權(quán)利要求7所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述控制信號根據(jù)來自上述控制器的命令或是上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的硬件配置所決定。
9.一種數(shù)據(jù)寫入方法，適用于一雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 根據(jù)時鐘，經(jīng)由通用總線而得到來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)； 解碼上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以得到上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器內(nèi)的存儲器的地址； 根據(jù)來自上述控制器的數(shù)據(jù)選通信號，經(jīng)由上述通用總線得到來自上述控制器的雙倍數(shù)據(jù)率數(shù)據(jù)；以及 儲存上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述存儲器的上述地址內(nèi)。
10.根據(jù)權(quán)利要求9所述之數(shù)據(jù)寫入方法，其中上述第一單倍數(shù)據(jù)率數(shù)據(jù)是在命令階段中所接收，以及上述雙倍數(shù)據(jù)率數(shù)據(jù)是在寫入數(shù)據(jù)階段中所接收。
11.根據(jù)權(quán)利要求9所述之數(shù)據(jù)寫入方法，其中上述雙倍數(shù)據(jù)率數(shù)據(jù)包括分為第一群組以及第二群組的多個數(shù)據(jù)單元，以及上述根據(jù)來自上述控制器的上述數(shù)據(jù)選通信號，經(jīng)由上述通用總線得到來自上述控制器的上述雙倍數(shù)據(jù)率數(shù)據(jù)的步驟更包括 相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣，得到上述第一群組的數(shù)據(jù)單元；以及 相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣，得到上述第二群組的數(shù)據(jù)單元。
12.根據(jù)權(quán)利要求9所述之數(shù)據(jù)寫入方法，更包括 當控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在單倍數(shù)據(jù)率時，于寫入數(shù)據(jù)階段中，經(jīng)由上述通用總線而得到來自上述控制器的第二單倍數(shù)據(jù)率數(shù)據(jù)；以及儲存上述第二單倍數(shù)據(jù)率數(shù)據(jù)至上述存儲器的上述地址內(nèi)， 其中當上述控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在雙倍數(shù)據(jù)率時，上述雙倍數(shù)據(jù)率數(shù)據(jù)是在上述寫入數(shù)據(jù)階段中所接收。
13.—種雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 數(shù)據(jù)接收器，用以根據(jù)時鐘，經(jīng)由通用總線而接收來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)； 存儲器； 地址解碼器，用以解碼上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以得到上述存儲器的地址； 數(shù)據(jù)傳送器，用以得到儲存在上述存儲器的上述地址的數(shù)據(jù)，并根據(jù)所得到的數(shù)據(jù)，經(jīng)由上述通用總線而提供雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器；以及 數(shù)據(jù)選通產(chǎn)生單元，用以提供數(shù)據(jù)選通信號至上述控制器，并相應(yīng)于上述雙倍數(shù)據(jù)率數(shù)據(jù)，對上述數(shù)據(jù)選通信號進行雙態(tài)觸變，以便致能上述控制器，用以根據(jù)上述數(shù)據(jù)選通信號來接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述第一單倍數(shù)據(jù)率數(shù)據(jù)是在命令階段中所接收，以及上述雙倍數(shù)據(jù)率數(shù)據(jù)是在讀取數(shù)據(jù)階段中所傳送。
15.根據(jù)權(quán)利要求13所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述雙倍數(shù)據(jù)率數(shù)據(jù)包括分為第一群組以及第二群組的多個數(shù)據(jù)單元，以及上述數(shù)據(jù)傳送器根據(jù)上述數(shù)據(jù)選通信號而交替地提供上述第一群組與上述第二群組的數(shù)據(jù)單元來作為上述雙倍數(shù)據(jù)率數(shù)據(jù)，以便致能上述控制器，用以相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣來接收上述第一群組的數(shù)據(jù)單元，以及相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣來接收上述第二群組的數(shù)據(jù)單J Li o
16.根據(jù)權(quán)利要求13所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中在讀取數(shù)據(jù)階段中，上述數(shù)據(jù)傳送器根據(jù)控制信號，經(jīng)由上述通用總線而提供第二單倍數(shù)據(jù)率數(shù)據(jù)或是上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器。
17.根據(jù)權(quán)利要求16所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述數(shù)據(jù)傳送器包括 單倍數(shù)據(jù)率單元，用以當上述控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在單倍數(shù)據(jù)率模式時，于上述讀取數(shù)據(jù)階段中相應(yīng)于上述時鐘而提供上述第二單倍數(shù)據(jù)率數(shù)據(jù)至上述控制器；以及 雙倍數(shù)據(jù)率單元，用以當上述控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在雙倍數(shù)據(jù)率模式時，于上述讀取數(shù)據(jù)階段中相應(yīng)于上述數(shù)據(jù)選通信號而提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器， 其中上述控制器是根據(jù)上述時鐘而接收上述第二單倍數(shù)據(jù)率數(shù)據(jù)。
18.根據(jù)權(quán)利要求17所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述控制信號是根據(jù)來自上述控制器的命令或是上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的硬件配置所決定。
19.根據(jù)權(quán)利要求13所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，更包括 等待處理單元，用以提供等待信號至上述控制器，在來自上述控制器的讀取命令被接受之后，解除上述等待信號，以及當上述雙倍數(shù)據(jù)率數(shù)據(jù)準備好被傳送至上述控制器時，設(shè)定上述等待信號， 其中上述等待信號被設(shè)為高阻抗，直到來自上述控制器的上述讀取命令被接受。
20.根據(jù)權(quán)利要求19所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述數(shù)據(jù)選通信號被設(shè)為高阻抗，直到來自上述控制器的上述讀取命令被接受，以及在來自上述控制器的上述讀取命令被接受之后或是在上述等待信號根據(jù)控制信號被設(shè)定之后，上述數(shù)據(jù)選通產(chǎn)生單元提供上述數(shù)據(jù)選通信號至上述控制器。
21.根據(jù)權(quán)利要求20所述之雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述控制信號是根據(jù)來自上述控制器的命令或是上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的硬件配置所決定。
22.—種數(shù)據(jù)讀取方法，適用于一雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 根據(jù)時鐘，經(jīng)由通用總線，得到來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)； 解碼上述第一單倍數(shù)據(jù)率數(shù)據(jù)，以得到上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器內(nèi)存儲器的地址； 得到儲存在上述存儲器的上述地址的數(shù)據(jù)；以及 根據(jù)所得到的數(shù)據(jù)，相應(yīng)于數(shù)據(jù)選通信號，經(jīng)由上述通用總線而提供雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器， 其中上述控制器根據(jù)上述數(shù)據(jù)選通信號而接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
23.根據(jù)權(quán)利要求22所述之數(shù)據(jù)讀取方法，其中上述第一單倍數(shù)據(jù)率數(shù)據(jù)是在命令階段中所接收，以及上述雙倍數(shù)據(jù)率數(shù)據(jù)是在讀取數(shù)據(jù)階段中所傳送。
24.根據(jù)權(quán)利要求22所述之數(shù)據(jù)讀取方法，其中上述雙倍數(shù)據(jù)率數(shù)據(jù)包括分為第一群組以及第二群組的多個數(shù)據(jù)單元，以及上述根據(jù)所得到的數(shù)據(jù)來相應(yīng)于上述數(shù)據(jù)選通信號而經(jīng)由上述通用總線提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器的步驟更包括 相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣，提供上述第一群組的數(shù)據(jù)單元來作為上述雙倍數(shù)據(jù)率數(shù)據(jù)；以及相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣，提供上述第二群組的數(shù)據(jù)單元來作為上述雙倍數(shù)據(jù)率數(shù)據(jù)。
25.根據(jù)權(quán)利要求22所述之數(shù)據(jù)讀取方法，更包括 當控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在單倍數(shù)據(jù)率模式時，于讀取數(shù)據(jù)階段中，根據(jù)所得到的數(shù)據(jù)，經(jīng)由上述通用總線而相應(yīng)于上述時鐘來提供第二單倍數(shù)據(jù)率數(shù)據(jù)至上述控制器；以及 當上述控制信號指示上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器操作在雙倍數(shù)據(jù)率模式時，于上述讀取數(shù)據(jù)階段中，根據(jù)所得到的數(shù)據(jù)，相應(yīng)于上述數(shù)據(jù)選通信號而提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器， 其中上述控制器根據(jù)上述時鐘而接收上述第二單倍數(shù)據(jù)率數(shù)據(jù)。
26.根據(jù)權(quán)利要求22所述之數(shù)據(jù)讀取方法，更包括 提供等待信號至上述控制器； 在來自上述控制器的讀取命令被接受之后，解除上述等待信號；以及 當上述雙倍數(shù)據(jù)率數(shù)據(jù)準備好被傳送至上述控制器時，設(shè)定上述等待信號， 其中上述等待信號被設(shè)為高阻抗，直到來自上述控制器的上述讀取命令被接受。
27.根據(jù)權(quán)利要求26所述之數(shù)據(jù)讀取方法，更包括 將上述數(shù)據(jù)選通信號設(shè)為高阻抗，直到來自上述控制器的上述讀取命令被接受；以及在來自上述控制器的上述讀取命令被接受之后或是在上述等待信號根據(jù)控制信號被設(shè)定之后，解除上述數(shù)據(jù)選通信號。
28.一種控制器，適用于一雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 單倍率處理單元，用以根據(jù)第一數(shù)據(jù)以及第一時鐘而得到單倍數(shù)據(jù)率數(shù)據(jù)； 雙倍率處理單元，用以根據(jù)第二數(shù)據(jù)以及第二時鐘而得到雙倍數(shù)據(jù)率數(shù)據(jù)，其中上述第二時鐘是上述第一時鐘的兩倍頻率；以及 選擇器，用以根據(jù)控制信號，經(jīng)由通用總線而選擇性地提供上述單倍數(shù)據(jù)率數(shù)據(jù)以及上述雙倍數(shù)據(jù)率數(shù)據(jù)的任一者至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。
29.根據(jù)權(quán)利要求28所述之控制器，其中在命令階段，上述控制信號控制上述選擇器來提供上述單倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，以及在寫入數(shù)據(jù)階段，上述控制信號控制上述選擇器來提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。
30.根據(jù)權(quán)利要求28所述之控制器，其中上述第一數(shù)據(jù)包括上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的地址，以及上述第二數(shù)據(jù)包括欲寫入至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述地址的數(shù)據(jù)。
31.根據(jù)權(quán)利要求28所述之控制器，更包括 分頻器，用以對上述第二時鐘進行分頻以得到第三時鐘，并提供上述第三時鐘至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述第一時鐘以及上述第三時鐘具有相同的頻率， 其中上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器根據(jù)上述第三時鐘來接收上述單倍數(shù)據(jù)率數(shù)據(jù)。
32.根據(jù)權(quán)利要求28所述之控制器，更包括數(shù)據(jù)選通產(chǎn)生單元，當上述選擇器提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器時，用以根據(jù)上述第二時鐘而提供數(shù)據(jù)選通信號至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器， 其中上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器根據(jù)上述數(shù)據(jù)選通信號來接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
33.根據(jù)權(quán)利要求第32項所述之控制器，其中上述第二數(shù)據(jù)包括多個數(shù)據(jù)單元且上述多個數(shù)據(jù)單元被分為第一群組以及第二群組，以及上述雙倍率處理單元根據(jù)上述第二時鐘而交替地提供上述第一群組與上述第二群組的數(shù)據(jù)單元來作為上述雙倍數(shù)據(jù)率數(shù)據(jù)，以便致能上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，用以相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣來接收上述第一群組的數(shù)據(jù)單元，以及相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣來接收上述第二群組的數(shù)據(jù)單元。
34.一種存取方法，適用于寫入數(shù)據(jù)至一雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 根據(jù)第一數(shù)據(jù)以及第一時鐘，得到單倍數(shù)據(jù)率數(shù)據(jù)； 根據(jù)第二數(shù)據(jù)以及第二時鐘，得到雙倍數(shù)據(jù)率數(shù)據(jù)，其中上述第二時鐘是上述第一時鐘的兩倍頻率；以及 經(jīng)由通用總線，選擇性地提供上述單倍數(shù)據(jù)率數(shù)據(jù)以及上述雙倍數(shù)據(jù)率數(shù)據(jù)的任一者至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。
35.根據(jù)權(quán)利要求34所述之存取方法，其中經(jīng)由上述通用總線而選擇性地提供上述單倍數(shù)據(jù)率數(shù)據(jù)以及上述雙倍數(shù)據(jù)率數(shù)據(jù)的任一者至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的步驟更包括 在命令階段，提供上述單倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器；以及 在寫入數(shù)據(jù)階段，提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。
36.根據(jù)權(quán)利要求34所述之存取方法，其中上述第一數(shù)據(jù)包括上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的地址，以及上述第二數(shù)據(jù)包括欲寫入至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述地址的數(shù)據(jù)。
37.根據(jù)權(quán)利要求34所述之控制器存取方法，更包括 對上述第二時鐘進行分頻以得到第三時鐘，并提供上述第三時鐘至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，其中上述第一時鐘以及上述第三時鐘具有相同的頻率， 其中上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器根據(jù)上述第三時鐘來接收上述單倍數(shù)據(jù)率數(shù)據(jù)。
38.根據(jù)權(quán)利要求34所述之存取方法，更包括 當提供上述雙倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器時，根據(jù)上述第二時鐘而提供數(shù)據(jù)選通信號至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器， 其中上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器根據(jù)上述數(shù)據(jù)選通信號來接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
39.根據(jù)權(quán)利要求38所述之存取方法，其中上述第二數(shù)據(jù)包括多個數(shù)據(jù)單元且上述多個數(shù)據(jù)單元被分為第一群組以及第二群組，以及上述根據(jù)上述第二數(shù)據(jù)以及上述第二時鐘而得到上述雙倍數(shù)據(jù)率數(shù)據(jù)的步驟更包括 根據(jù)上述第二時鐘，交替地提供上述第一群組與上述第二群組的數(shù)據(jù)單元來作為上述雙倍數(shù)據(jù)率數(shù)據(jù)， 以便致能上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，用以相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣來接收上述第一群組的數(shù)據(jù)單元，以及相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣來接收上述第二群組的數(shù)據(jù)單元。
40.一種控制器，適用于一雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，包括 單倍率處理單元，用以根據(jù)第一數(shù)據(jù)而得到單倍數(shù)據(jù)率數(shù)據(jù)； 輸出緩沖器，用以在命令階段，經(jīng)由通用總線提供上述單倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器； 數(shù)據(jù)選通門控單元，用以在讀取數(shù)據(jù)階段，對來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的數(shù)據(jù)選通信號進行門控，以得到門控數(shù)據(jù)選通信號；以及 數(shù)據(jù)接收器，用以根據(jù)上述門控數(shù)據(jù)選通信號而經(jīng)由上述通用總線，接收來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的雙倍數(shù)據(jù)率數(shù)據(jù)，以得到第二數(shù)據(jù)。
41.根據(jù)權(quán)利要求40所述之控制器，其中上述第一數(shù)據(jù)包括上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的地址，以及上述第二數(shù)據(jù)包括儲存在上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述地址的數(shù)據(jù)。
42.根據(jù)權(quán)利要求40所述之控制器，更包括 時鐘產(chǎn)生器，用以提供時鐘信號至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，以便致能上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器來根據(jù)上述時鐘信號接收上述單倍數(shù)據(jù)率數(shù)據(jù)。
43.根據(jù)權(quán)利要求40所述之控制器，其中上述第二數(shù)據(jù)包括多個數(shù)據(jù)單元且上述多個數(shù)據(jù)單元被分為第一群組以及第二群組，以及上述數(shù)據(jù)接收器相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣而提供上述第一群組的數(shù)據(jù)單元至第一先進先出緩沖器，以及相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣而提供上述第二群組的數(shù)據(jù)單元至第二先進先出緩沖器。
44.根據(jù)權(quán)利要求43所述之控制器，更包括 處理器，用以提供上述第一數(shù)據(jù)； 同步單元，用以對來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的等待信號進行同步，其中上述等待信號在等待狀態(tài)期間是解除的；以及 讀取控制單元，用以根據(jù)已同步的上述等待信號而得到就緒信號， 其中上述第一先進先出緩沖器以及上述第二先進先出緩沖器根據(jù)上述就緒信號而輸出上述第一群組與上述第二群組的數(shù)據(jù)單元至上述處理器。
45.一種存取方法，適用從一雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器讀取數(shù)據(jù)，包括 根據(jù)第一數(shù)據(jù)，得到單倍數(shù)據(jù)率數(shù)據(jù)； 在命令階段，經(jīng)由通用總線提供上述單倍數(shù)據(jù)率數(shù)據(jù)至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器； 在讀取數(shù)據(jù)階段，對來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的數(shù)據(jù)選通信號進行門控，以得到門控數(shù)據(jù)選通信號；以及 根據(jù)上述門控數(shù)據(jù)選通信號，經(jīng)由上述通用總線接收來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的雙倍數(shù)據(jù)率數(shù)據(jù)，以得到第二數(shù)據(jù)。
46.根據(jù)權(quán)利要求45所述之存取方法，其中上述第一數(shù)據(jù)包括上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的地址，以及上述第二數(shù)據(jù)包括儲存在上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述地址的數(shù)據(jù)。
47.根據(jù)權(quán)利要求45所述之存取方法，更包括 提供時鐘信號至上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器，以便致能上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器來根據(jù)上述時鐘信號接收上述單倍數(shù)據(jù)率數(shù)據(jù)。
48.根據(jù)權(quán)利要求45所述之存取方法，其中上述第二數(shù)據(jù)包括多個數(shù)據(jù)單元且上述多個數(shù)據(jù)單元被分為第一群組以及第二群組，以及上述根據(jù)上述門控數(shù)據(jù)選通信號而經(jīng)由上述通用總線接收來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述雙倍數(shù)據(jù)率數(shù)據(jù)以得到上述第二數(shù)據(jù)的步驟更包括 相應(yīng)于上述數(shù)據(jù)選通信號的上升邊緣，提供上述第一群組的數(shù)據(jù)單元至第一先進先出緩沖器；以及 相應(yīng)于上述數(shù)據(jù)選通信號的下降邊緣來提供上述第二群組的數(shù)據(jù)單元至第二先進先出緩沖器。
49.根據(jù)權(quán)利要求48所述之存取方法，更包括 對來自上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的等待信號進行同步，其中上述等待信號在等待狀態(tài)期間是解除的； 根據(jù)已同步的上述等待信號，得到就緒信號；以及 根據(jù)上述就緒信號，藉由上述第一先進先出緩沖器以及上述第二先進先出緩沖器來輸出上述第一群組與上述第二群組的數(shù)據(jù)單元至上述處理器。
50.一種操作方法，由雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器所執(zhí)行，包括 經(jīng)由通用總線，接收來自控制器的單倍數(shù)據(jù)率數(shù)據(jù)； 提供數(shù)據(jù)選通信號至上述控制器，并在接受來自上述控制器的讀取命令之后，解除上述數(shù)據(jù)選通信號； 相應(yīng)于所接收的上述單倍數(shù)據(jù)率數(shù)據(jù)，經(jīng)由上述通用總線，傳送雙倍數(shù)據(jù)率數(shù)據(jù)至上述控制器；以及 相應(yīng)于所傳送的上述雙倍數(shù)據(jù)率數(shù)據(jù)，對上述數(shù)據(jù)選通信號進行雙態(tài)觸變， 其中上述單倍數(shù)據(jù)率數(shù)據(jù)包括上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的地址，以及上述雙倍數(shù)據(jù)率數(shù)據(jù)包括儲存在上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器的上述地址的數(shù)據(jù)，以便致能上述控制器，用以根據(jù)上述數(shù)據(jù)選通信號來接收上述雙倍數(shù)據(jù)率數(shù)據(jù)。
51.根據(jù)權(quán)利要求50所述之操作方法，更包括 提供等待信號至上述控制器，并在接受來自上述控制器的上述讀取命令之后，解除上述等待信號；以及 當對應(yīng)于上述讀取命令的上述雙倍數(shù)據(jù)率數(shù)據(jù)準備好被傳送時，設(shè)定上述等待信號。
52.根據(jù)權(quán)利要求50所述之操作方法，其中上述等待信號以及上述數(shù)據(jù)選通信號被設(shè)為高阻抗，直到接收來自上述控制器的上述讀取命令。
53.根據(jù)權(quán)利要求50所述之操作方法，更包括 接收來自上述控制器的命令信號；接收來自上述控制器的時鐘信號；以及根據(jù)上述時鐘信號，得到上述單倍數(shù)據(jù)率數(shù)據(jù)以及上 述命令信號的上述讀取命令。
全文摘要
一種雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器。上述雙倍數(shù)據(jù)率虛擬靜態(tài)隨機存取存儲器包括數(shù)據(jù)接收器、存儲器與地址解碼器。上述數(shù)據(jù)接收器根據(jù)時鐘，經(jīng)由通用總線而接收來自控制器的第一單倍數(shù)據(jù)率數(shù)據(jù)，并根據(jù)來自上述控制器的數(shù)據(jù)選通信號，經(jīng)由上述通用總線而接收來自上述控制器的雙倍數(shù)據(jù)率數(shù)據(jù)。上述地址解碼器對上述第一單倍數(shù)據(jù)率數(shù)據(jù)進行譯碼，以得到上述存儲器的地址。上述數(shù)據(jù)接收器將上述雙倍數(shù)據(jù)率數(shù)據(jù)儲存至上述存儲器的上述地址內(nèi)。本發(fā)明的優(yōu)點之一在于可使得傳輸數(shù)據(jù)的數(shù)據(jù)率加倍，并可使用差分時鐘方式來符合增加的時序精準度要求。
文檔編號G11C11/413GK102981776SQ201210328418
公開日2013年3月20日 申請日期2012年9月6日 優(yōu)先權(quán)日2011年9月6日
發(fā)明者林志信, 陳宗煌, 王炳勛, 蘇仁斌 申請人:聯(lián)發(fā)科技股份有限公司