專利名稱：信號輸出電路、移位寄存器、輸出信號生成方法、顯示裝置驅(qū)動電路和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在顯示裝置(例如，液晶顯示裝置)的驅(qū)動電路中設(shè)置的移位寄存器。
背景技術(shù)：
圖13表示現(xiàn)有技術(shù)中的移位寄存器的單塊(單位級)結(jié)構(gòu)。如圖13所示，移位寄存器的單塊SRn具有RS型觸發(fā)器(以下，稱之為“RS-FF”)103a ;兩個選擇電路105a及106a ;模擬開關(guān)(以下，稱之為“ASW”)108a ;N溝道MOS晶體管IlOa ;以及兩個反相器112a及113a。另外，對LR線提供移位方向信號，對LRB線提供移位方向信號的反轉(zhuǎn)信號，對CKl線提供第I時鐘信號，對CK2線提供第2時鐘信號。選擇電路105a具備兩個模擬開關(guān)ASW，包括四個輸入端p、q、i、j和輸出端X。如果對P輸入“H”、對q輸入“L”,則輸入端i和輸出端X接通,輸入i的信號從X輸出。另一 方面,如果對p輸入“L”、對q輸入“H”,則輸入端j和輸出端X接通,輸入j的信號從X輸出。同樣地，選擇電路106a包括四個輸入端p、q、i、j和輸出端Y。如果對p輸入“H”、對q輸入“L”,則輸入端i和輸出端Y接通,輸入i的信號從Y輸出。另一方面,如果對p輸入“L”、對q輸入“H”，則輸入端j和輸出端Y接通，輸入j的信號從Y輸出。ASW108a由Pch晶體管和Nch晶體管構(gòu)成，具有兩個控制端g、G和兩個導(dǎo)通端T、U。如果對控制端g輸入“H”或?qū)刂贫薌輸入“L”，則兩個導(dǎo)通端T、U之間導(dǎo)通。另外，在N溝道MOS晶體管IlOa中，當(dāng)柵極被輸入“H”時，源-漏極之間導(dǎo)通。選擇電路105a的輸入端i、選擇電路106a的輸入端j和節(jié)點Cn-I (左側(cè)塊的輸出)相互連接，選擇電路105a的輸入端j、選擇電路106a的輸入端i和節(jié)點Cn+1 (右側(cè)塊的輸出)相互連接。另外，選擇電路105a的輸入端p和輸入端q分別連接LR線和LRB線，同樣地，選擇電路106a的輸入端p和輸入端q也分別連接LR線和LRB線。選擇電路105a的輸出端X經(jīng)由反相器112a連接RS_FF103a的置位端(SB)，選擇電路106a的輸出端Y連接RS-FF103a的復(fù)位端(R)。RS_FF103a的輸出(Q)、ASW108a的控制端g和反相器113a的輸入相互連接。反相器113a的輸出、ASW108a的控制端G和MOS晶體管IlOa的柵極相互連接。MOS晶體管IlOa的源極連接Vssd (低電位)，M0S晶體管IlOa的漏極、節(jié)點Cn (本塊的輸出)和ASW108a的導(dǎo)通端U相互連接。ASW108a的導(dǎo)通端T連接CK2線。對RS-FF103a的INTB輸入初始化(INTB)信號，從而將輸出Q初始化。例如，通過輸入“L”的INTB信號，將RS-FF103a的輸出Q初始化為“L”。以下，根據(jù)圖15所示的時序圖，對上述移位寄存器的單塊SRn的基本動作(tl t4，其中，在tl時，左側(cè)塊的輸出成為“H”，在t2時，右側(cè)塊的輸出成為“L”)進行說明。另夕卜，在上述期間內(nèi)，對LR線提供的移位方向信號為“H”，對LRB線提供的移位方向信號為“L”，移位方向為由左至右，即，按照左側(cè)塊SRn-I —本塊SRn —右側(cè)塊SRn+1這樣的順序進行移位。首先，由于LR線為“H”、LRB線為“L”，因此，在選擇電路105a中，“H”被輸入p，“L”被輸入q，輸入i的信號從X (=節(jié)點Sn)輸出。相同地，在選擇電路106a中，“H”被輸入P，“L”被輸入q，輸入i的信號從Y (=節(jié)點Rn)輸出。在tl時，當(dāng)左側(cè)塊SRn-I的輸出信號“H”被輸入節(jié)點Cn-I時，選擇電路105a的X成為“H”。此時，由于節(jié)點Cn+1為“L”，選擇電路106a仍保持為“L”。由于X為“H”、Y為“L”，因此，RS-FF103a的SB和R (復(fù)位)分別被輸入“L”，RS_FF103a的輸出Q成為“H”。由此，ASW108a接通(控制端g為“H”，控制端G為“L”)，另一方面，MOS晶體管IlOa截止，因此，CK2線的信號“L”經(jīng)由ASW108a的導(dǎo)通端T、U輸出到節(jié)點Cn0其后(在tl t2之間)，當(dāng)CK2線成為“H”時，也對節(jié)點Cn輸出“H”。 接著，在t2時，左側(cè)塊SRn-I的輸出信號成為“L”，當(dāng)“L”被輸入節(jié)點Cn-I時，選擇電路105a的X成為“L”。此時，由于節(jié)點Cn+1仍保持為“L”，因此，選擇電路106a的Y也保持為“L”。由于X為“L”、Y為“L”，因此，RS-FF103a的SB和R (復(fù)位)分別被輸入“H”和“L”，RS-FF103a的輸出Q仍保持為當(dāng)前的“H”。由此，ASW108a也保持接通狀態(tài)，導(dǎo)通端T、U之間導(dǎo)通，CK2線在t2時的信號“H”被輸出到節(jié)點Cn。接著，在t3時，右側(cè)塊SRn+1的輸出信號成為“H”，當(dāng)“H”被輸入節(jié)點Cn+1時，選擇電路106a的Y成為“H”。此時，由于節(jié)點Cn-I (左側(cè)塊SRn-I的輸出)仍保持為“L”，因此，選擇電路105a的X也保持為“L”。由于X保持為“L”、Y成為“H”，因此，RS_FF103a的SB保持為“H”，R (復(fù)位)被輸入“H”，RS-FF103a的輸出Q成為“L”。由此，ASW108a斷開(控制端g為“L”，控制端G為“H”)，導(dǎo)通端T、U之間截止。此時，在反相器113a的作用下，N溝道MOS晶體管IlOa的柵極成為“H”，N溝道MOS晶體管IlOa的源-漏極間導(dǎo)通。由此，Vssd (信號“L”)被輸出到節(jié)點Cn。接著，在t4時，右側(cè)塊SRn+1的輸出信號成為“L”，當(dāng)“L”被輸入節(jié)點Cn+1時，選擇電路106a的Y成為“L”。此時，由于節(jié)點Cn-I (左側(cè)塊SRn-I的輸出)保持為“L”，因此，選擇電路105a的X也保持為“L”。由于X保持為“L”、Y成為“H”，因此，RS_FF103a的SB保持為“L”，R (復(fù)位)被輸入“L”，RS-FF103a的輸出Q成為“H”。由此，ASW108a保持斷開狀態(tài)，導(dǎo)通端T、U之間保持截止?fàn)顟B(tài)，MOS晶體管IlOa保持導(dǎo)通狀態(tài)，Vssd (信號“L”)被持續(xù)輸出到節(jié)點Cn。參照上述各塊的結(jié)構(gòu)，并根據(jù)圖14來說明移位寄存器的整體結(jié)構(gòu)。另外，該移位寄存器可以進行左向移位和右向移位的切換。如該圖所示，移位寄存器101包括塊I…塊SRn-IJ^ SRn和塊SRd (虛擬塊)。塊SRn具有RS型觸發(fā)器(以下，稱之為“RS_FF”)103a ;兩個選擇電路105a及106a ;模擬開關(guān)(以下，稱之為“ASW”)108a ;N溝道MOS晶體管IlOa ;兩個反相器112a及113a ;以及延遲電路。同樣地，塊SRn-I具有RS型觸發(fā)器(以下，稱之為“RS_FF”)103b ;兩個選擇電路105b及106b ;模擬開關(guān)(以下，稱之為“ASW”)108b ;N溝道MOS晶體管IlOb ;兩個反相器112b及113b。同樣地，SRd (虛擬塊)具有RS型觸發(fā)器(以下，稱之為“RS-FF”)103d ;兩個選擇電路105d及106d ;模擬開關(guān)(以下，稱之為“ASW”)108d ;N溝道MOS晶體管IlOd ;兩個反相器112d及113d。另外，假設(shè)各RS-FF (103a、103b、103d)的結(jié)構(gòu)相同，各選擇電路(105a及106a、105b及106b、105d及106d)的結(jié)構(gòu)相同，各模擬開關(guān)(108a、108b、108d)的結(jié)構(gòu)相同，各N溝道MOS晶體管(110a、110b、110d)的結(jié)構(gòu)相同，各反相器(112a及113a、112b及113b、112d及113d)的結(jié)構(gòu)相同。關(guān)于構(gòu)成移位寄存器時的各塊(SRn-1、SRn、SRd)內(nèi)的結(jié)構(gòu)，除選擇電路的輸入端i、j的連接關(guān)系以及CK1、CK2的連接關(guān)系之外，基本上和圖13所示的移位寄存器的單塊(SRn)的結(jié)構(gòu)相同。基于此，以下，對各塊之間的連接關(guān)系進行描述，同時也將對選擇電路的輸入端i、j的連接關(guān)系以及CK1、CK2的連接關(guān)系進行說明。塊SRn-I的選擇電路105b的輸入端i、選擇電路106b的輸入端j和輸出Cn_2(塊SRn-I的左側(cè)塊的輸出)相互連接，選擇電路105b的輸入端j、選擇電路106b的輸入端i和塊SRn的輸出Cn相互連接。另外，ASW108b的導(dǎo)通端T連接CK2線。塊SRn的選擇電路 105a的輸入端i、選擇電路106a的輸入端j和塊SRn-I的輸出Cn-I相互連接。此外，選擇電路105a的輸入端j經(jīng)由啟動脈沖用的開關(guān)SW117連接SP線，選擇電路106a的輸入端i連接塊SRd的輸出Cd。另外，ASW108a的導(dǎo)通端T連接CKl線。塊SRd的選擇電路105d的輸入端i連接塊SRn的輸出Cn，選擇電路105d的輸入端j連接Vssd (低電位)，選擇電路106d的輸入端j連接Vdd(高電位)，選擇電路106d的輸入端i經(jīng)由延遲電路連接塊SRn的RS-FF103a的R (復(fù)位)。另外，ASW108d的導(dǎo)通端T連接CK2線。另外，對LR線提供移位方向信號，對LRB線提供移位方向信號的反轉(zhuǎn)信號，對SP線提供啟動脈沖信號，對CKl線提供第一時鐘信號，對CK2線提供第二時鐘信號，對INT線提供INT信號(用于初始化各RS-FF的信號)。以下，參照上述移位寄存器的的結(jié)構(gòu)和上述各塊的動作，根據(jù)圖16、17的時序圖來說明移位寄存器的整體動作。首先，與移位方向無關(guān)地進行初始化復(fù)位，在圖16、17中對此未進行圖示。S卩，當(dāng)INT 信號“H”被提供給 INT 線時，各 RS-FF 的 INTB 被輸入“L”，各 RS-FF (103a、103b、103d)的輸出(Qn-U Qn、Qn+1)成為“L”。此時，各ASW108的控制端g成為“L”，各ASff的導(dǎo)通端T、U之間截止。因此，各MOS晶體管110導(dǎo)通，Vssd (信號“L”)被輸出到各輸出(Cn-l、Cn、Cd)。之后，INT信號復(fù)位至“L”。首先說明下述情況，即被提供給LR線的移位方向信號為“L”，被提供給LRB線的移位方向信號為“H”，進行左向移位(自塊SRn開始移位并移位到塊SRn-1)。圖16是上述移位的時序圖。首先，由于LR線為“L”、LRB線為“H”，因此，在選擇電路105a中，“L”被輸入p，“H”被輸入q，輸入j的信號從X輸出。同樣地,在選擇電路106a中，“L”被輸入p, “H”被輸入q，輸入j的信號從Y輸出。由于LR線為“L，，、LRB線為“H”，因此，Sffl 17接通，Sffl 18斷開。在tl時，啟動脈沖信號“H”被提供給SP線，該啟動脈沖信號經(jīng)由SW117被提供給塊SRn，選擇電路105a的輸入端j成為“H”。由此，塊SRn的X (Sn)成為“H”。由于塊SRn-I的輸出Cn-I (選擇電路106a的輸入端j)初始化為“L”，因此，塊SRn的Y也成為“L”。由于塊SRn的X為“H”、Y為“L”，因此，RS_FF103a的SB和復(fù)位R (Rn)分別被輸入“L”，RS-FF103a的輸出Q (Qn)成為“H”。由此，ASW108a接通(控制端g為“H”，控制端G為“L”)，另一方面，MOS晶體管IlOa截止，因此，CKl線的信號“L”經(jīng)由SW108a的導(dǎo)通端T、U輸出到輸出Cn。在t2時，啟動脈沖信號成為“L”，選擇電路105a的輸入端j成為“L”，塊SRn的X成為“L”、Y成為“L”。即，RS-FF103a的SB和R (復(fù)位)分別被輸入“H，，和“L”，RS_FF103a的輸出Q保持為“H”。因此，CKl線的信號“L”被繼續(xù)輸出到輸出Cn。接著，在t3時，CKl線的(時鐘)信號CKl成為“H”，輸出Cn成為“H”。由此，塊SRn-I的選擇電路105b的輸入端j成為“H”。另外，此時，塊SRn-I的選擇電路106b的輸入端j (左側(cè)的塊SRn-2的輸出)初始化為“L”。因此，塊SRn-I的X (Sn-I)成為“H”、Y成為“L”，RS-FF103b的SB和復(fù)位R (Rn-I)分別被輸入“L”，RS_FF103b的輸出Q (Qn-I)成為“H”。由此，ASW108b接通，CK2線的信號“L”輸出到輸出Cn-I。接著，在t4時，CKl線的(時鐘)信號CKl成為“L”，輸出Cn成為“L”。由此，塊SRn-I的選擇電路105b的輸入端j成為“L”。另外，由于選擇電路106b的輸入端j保持為“L”，因此，塊SRn-I的X (Sn-I)成為“L”、Y成為“L”，RS-FF103b的SB和R (復(fù)位)分別被輸入“L”，RS-FF103b的輸出Q (Qn-I)保持當(dāng)前的“H”狀態(tài)。另外，ASW108b保持接通狀態(tài)，因此，CK2線的信號“L”繼續(xù)輸出到輸出Cn-1。接著，在t5時，CK2線的(時鐘)信號CK2成為“H”，輸出Cn-I成為“H”。由此，塊SRn的選擇電路106a的輸入端j成為“H”。另外，由于選擇電路105a的輸入端j保持為“L”，因此，塊SRn的X (Sn)成為“L”、Y成為“H”，RS_FF103a的SB和復(fù)位R (Rn)分別被輸入“H”，RS-FF103a的輸出Q (Qn)成為“L”。由此，ASWlOSa斷開，導(dǎo)通端T、U之間截止，另 一方面，MOS晶體管IlOa的源-漏極間導(dǎo)通，Vssd (信號“L”)被輸出到Cn。接著，在t6時，CK2線的(時鐘)信號CK2成為“L”，輸出Cn-I成為“L”。由此，塊SRn的選擇電路106a的輸入端j成為“L”。另外，由于選擇電路105a的輸入端j保持為“L”，因此，塊SRn的X (Sn)成為“L”、Y成為“L”，RS_FF103a的SB和復(fù)位R (Rn)分別被輸入“H，，和“L”，RS-FF103a的輸出Q (Qn)保持為“L”。由此，ASW108a斷開，另一方面，MOS晶體管IlOa的源-漏極間導(dǎo)通，Vssd (信號“L”)被輸出到Cn。以下，說明下述情況，即被提供給LR線的移位方向信號為“H”，被提供給LRB線的移位方向信號為“L”，進行右向移位(自塊SRn-I開始移位并移位到塊SRn之后，最后移位至塊SRd的情況)。圖17是上述移位的時序圖。首先，由于LR線為“H”、LRB線為“L”，因此，在選擇電路105a中，“H”被輸入p，“L”被輸入q,輸入到輸入端i的信號從X輸出。同樣地,在選擇電路106a中，“H”被輸入P，“L”被輸入q，輸入到輸入端i的信號從Y輸出。由于LR線為“H”、LRB線為“L”，因此，啟動脈沖信號用的SW117斷開，Sffl 18接通。在tl時，CK2成為“H”，RSn-I的輸出Cn-I因此成為“H”，選擇電路105a的輸入端i成為“H”，選擇電路106a的輸入端i成為“L”，塊SRn的X (Sn)成為“H”、選擇電路106a的Y成為“L”。因此，RS-FF103a的SB和復(fù)位R (Rn)分別被輸入“L”，RS_FF103a的輸出Q(Qn)成為“H”。此時，ASW108a接通，因此，CKl線的信號“L”經(jīng)由導(dǎo)通端T、U輸出到輸出Cn0在t2時，CKl成為“H”，RSn的輸出Cn因此成為“H”，塊SRd的選擇電路105d的輸入端i成為“H”，選擇電路106d的輸入端i成為“L”，塊SRd的X (Sd)成為“H”，選擇電路106a的Y成為“L”。因此，RS-FF103d的SB和復(fù)位R (Rd)分別被輸入“L”，RS_FF103a的輸出Q (Qd)成為“H”。此時，ASW108d接通，因此，CK2線的信號“L”經(jīng)由導(dǎo)通端T、U輸出到輸出Cd。在t3時，CK2成為“H”，塊SRd的輸出Cd成為“H”。由此，塊SRn的選擇電路105a的輸入端i成為“L”，選擇電路106a的輸入端i成為“H”，塊SRn的X (Sn)成為“L”、Y成為“H”。因此，RS-FF103n的SB和復(fù)位R (Rn)分別被輸入“H”，RS_FF103a的輸出Q成為“L”。此時，ASW108a截止，因此，Vssd (信號“L”)經(jīng)由MOS晶體管IlOa的源極-漏極輸出到輸出Cn。由選擇電路106a的Y輸出的“H”被延遲電路延遲后，在t4時被輸入選擇電路106d的輸入端i。在t4時，塊SRd的選擇電路105d的輸入端i成為“L”，選擇電路106d的輸入端i成為“H”，塊SRd的X (Sd)成為“L”、Y成為“H”。因此，RS-FF103d的SB和復(fù)位R (Rd)分別被輸入“H”，RS-FF103d的輸出Q (Qd)成為“L”。此時，ASW108d截止，因此，Vssd (信號“L”)經(jīng)由MOS晶體管IlOd的源極-漏極輸出至IJ Cd。專利文獻I :日本國專利申請公開特開2001-135093號公報，2001年5月18日公開；專利文獻2 :日本國專利申請公開特開2000-339984號公報，2000年12月8日公開；專利文獻3 :日本國專利申請公開特開2001-307495號公報，2001年11月2日公開；專利文獻4 :美國專利申請公開公報US2003 / 0184512A1，2003年10月2日公開；

發(fā)明內(nèi)容
但是，根據(jù)現(xiàn)有技術(shù)的移位寄存器，每一塊觸發(fā)器利用其他塊(其他級)觸發(fā)器的輸出進行復(fù)位，具體而言，在移位方向上利用后一級(下一級)的輸出進行復(fù)位(無效化)，使得利用塊SRn的輸出Cn來復(fù)位塊SRn-I的RS_FF103b的輸出Q(Qn-I )，利用塊SRd的輸出Cd來復(fù)位塊SRn的RS-FF103a的輸出Q (Qn)0因此，需要諸如塊SRd的虛擬塊(虛擬級)。另外，各塊間的配線較長且復(fù)雜。結(jié)果，將導(dǎo)致電路面積增加(電路安裝后的面板的框緣面積)。而且，容易發(fā)生諸如配線短路等的物理故障和諸如信號延遲等的信號缺陷。尤其是在雙向(右一左方向以及左一右方向)移位的情況下，每一塊都需要兩個選擇電路(圖13所示的105a、106a)，因此，其配線變得非常復(fù)雜。本發(fā)明是鑒于上述問題而進行開發(fā)的，目的在于提供一種能夠縮小電路面積并簡化配線的移位寄存器用信號輸出電路。本發(fā)明的信號輸出電路被設(shè)置在移位寄存器的單位級中，其特征在于，具備RS型觸發(fā)器；以及信號生成電路，根據(jù)輸入信號取入或阻斷時鐘信號從而生成輸出信號，其中，由觸發(fā)器輸出的信號以及所反饋的輸出信號被輸入上述信號生成電路，而且，輸出信號被反饋到上述觸發(fā)器的復(fù)位輸入。以上述觸發(fā)器的輸出信號為第一控制信號；上述信號生成電路根據(jù)上述第一控制信號和所反饋的輸出信號生成第二控制信號，并可利用該第二控制信號取入或阻斷時鐘信
號。、
根據(jù)上述結(jié)構(gòu)，例如，當(dāng)輸出信號有效時，上述第一控制信號無效；當(dāng)輸出信號無效時，上述第二控制信號無效。由此，可利用本級的復(fù)位信號來復(fù)位(自復(fù)位-self-reset)上述第一控制信號和上述第二控制信號而非利用其他級所提供的復(fù)位信號進行復(fù)位。本發(fā)明不同于現(xiàn)有技術(shù)中由其他級供給復(fù)位信號的結(jié)構(gòu)。本發(fā)明可削減虛擬級，并可大幅度減少與其他級之間的配線數(shù)量。結(jié)果，可縮小電路面積(電路安裝后的面板的框緣面積)，而且，能夠減少諸如配線短路等的物理故障和諸如信號延遲等的信號缺陷。本發(fā)明的信號輸出電路還可以構(gòu)成為，當(dāng)上述輸出信號無效且上述第一控制信號有效時，上述第二控制信號有效。本發(fā)明的信號輸出電路還可以構(gòu)成為，上述信號生成電路具有邏輯電路，上述第一控制信號被輸入該邏輯電路；其中，輸出信號被反饋到上述邏輯電路的輸入，而且，上述邏輯電路輸出上述第二控制信號。
本發(fā)明的信號輸出電路還可以構(gòu)成為，上述邏輯電路是NOR電路或OR電路。本發(fā)明的信號輸出電路還可以構(gòu)成為，上述信號生成電路具有開關(guān)電路，該開關(guān)電路根據(jù)上述第二控制信號取入或阻斷時鐘信號。本發(fā)明的信號輸出電路還可以構(gòu)成為，上述信號生成電路具有電平轉(zhuǎn)換器，該電平轉(zhuǎn)換器根據(jù)上述第二控制信號取入或阻斷時鐘信號。本發(fā)明的信號輸出電路還可以構(gòu)成為，上述觸發(fā)器根據(jù)輸入的初始化信號進行初始化，使得上述第一控制信號無效。根據(jù)該結(jié)構(gòu)，能夠防止初始狀態(tài)的觸發(fā)器由于某些不確定因素而成為有效的狀態(tài)，從而能夠進行可靠的自復(fù)位。本發(fā)明的信號輸出電路還可以構(gòu)成為，在初始化時，時鐘信號具有與輸出信號的無效電平相應(yīng)的電平。根據(jù)該結(jié)構(gòu)，能夠防止初始狀態(tài)的輸出信號由于某些不確定因素而成為有效，從而能夠進行自復(fù)位。本發(fā)明的信號輸出電路還可以構(gòu)成為，在初始化時，對上述邏輯電路輸入基于初始化信號的信號。例如，通過對邏輯電路輸入基于初始化信號的信號，可將初始化時的第二控制信號用作阻斷時鐘信號的信號。根據(jù)該結(jié)構(gòu)，能夠防止輸出信號在初始化時成為有效，從而能夠與當(dāng)時的時鐘信號電平無關(guān)地進行可靠的自復(fù)位。本發(fā)明的信號輸出電路還可以構(gòu)成為，除上述輸出信號之外，還可輸出上述第一控制信號和上述第二控制信號中的至少一者。根據(jù)該結(jié)構(gòu)，能夠輸出多種脈沖，例如，一倍脈沖和兩倍脈沖等。另外，本發(fā)明的信號輸出電路被設(shè)置在移位寄存器的單位級中，該信號輸出電路的特征在于，具備RS型觸發(fā)器；邏輯電路；以及模擬開關(guān)，其中，上述模擬開關(guān)的輸入端連接時鐘信號的供給線；上述邏輯電路的第一輸入端連接上述觸發(fā)器的輸出端，而且，上述邏輯電路的第二輸入端連接上述模擬開關(guān)的輸出端；上述邏輯電路的輸出端連接上述模擬開關(guān)的控制端；上述觸發(fā)器的復(fù)位輸入端連接上述模擬開關(guān)的輸出端。另外，本發(fā)明的信號輸出電路，被設(shè)置在移位寄存器的單位級中，該信號輸出電路的特征在于，具備RS型觸發(fā)器；邏輯電路；以及電平轉(zhuǎn)換器，其中，上述電平轉(zhuǎn)換器的輸入端連接時鐘信號的供給線；上述邏輯電路的第一輸入端連接上述觸發(fā)器的輸出端，而且，上述邏輯電路的第二輸入端連接上述電平轉(zhuǎn)換器的輸出端；上述邏輯電路的輸出端連接上述電平轉(zhuǎn)換器的控制端；上述觸發(fā)器的復(fù)位輸入端連接上述電平轉(zhuǎn)換器的輸出端。
本發(fā)明的信號輸出電路還可以構(gòu)成為，被設(shè)置在顯示裝置的驅(qū)動電路所具備的移位寄存器中；由上述模擬開關(guān)的輸出端、上述邏輯電路的輸出端和上述觸發(fā)器的輸出端中的至少一者取得的信號被用作為上述顯示裝置的驅(qū)動信號。本發(fā)明的信號輸出電路還可以構(gòu)成為，被設(shè)置在顯示裝置的驅(qū)動電路所具備的移位寄存器中；由上述電平轉(zhuǎn)換器的輸出端、上述邏輯電路的輸出端和上述觸發(fā)器的輸出端中的至少一者取得的信號被用作為上述顯示裝置的驅(qū)動信號。本發(fā)明的移位寄存器的特征在于，具備上述信號輸出電路。在這種情況下，優(yōu)選在最初級和最后級的至少一者設(shè)置有上述信號輸出電路。根據(jù)該結(jié)構(gòu)，不再需要現(xiàn)有技術(shù)的結(jié)構(gòu)所需的虛擬級，從而能夠提供電路面積(電路安裝后的面板的框緣面積)較小的移位寄存器。也可以在所有級中設(shè)置上述信號輸出電路。這樣，除上述效果之外，還可以大幅度減少各級之間的配線。而且，各級具有用于確定移位方向的選擇電路，可進行雙向移位。在這種情況下，由于本發(fā)明的信號輸出電路能夠進行自復(fù)位，因此，在各級中設(shè)置一個選擇電路 即可，這不同于現(xiàn)有技術(shù)的結(jié)構(gòu)。由此可進一步減少各級之間的配線。從而能夠大幅度減小可雙向移位的移位寄存器的電路面積(電路安裝后的面板的框緣面積)。本發(fā)明的顯示裝置驅(qū)動電路的特征在于具備上述移位寄存器。本發(fā)明的顯示裝置的特征在于具備上述顯示裝置驅(qū)動電路。本發(fā)明的輸出信號生成方法構(gòu)成為，在移位寄存器的每一級中，通過取入或阻斷時鐘信號來生成輸出信號，該輸出信號生成方法的特征在于將輸出信號反饋到RS型觸發(fā)器的復(fù)位輸入，另一方面，利用上述觸發(fā)器所輸出的信號以及所反饋的輸出信號來生成控制信號，并根據(jù)該控制信號取入或阻斷時鐘信號。本發(fā)明的輸出信號生成方法還可以構(gòu)成為，通過使輸出信號有效，使得上述觸發(fā)器的輸出信號無效；另一方面，通過使輸出信號無效，使得上述控制信號無效。本發(fā)明的輸出信號生成方法還可以構(gòu)成為，在上述輸出信號無效時，使上述觸發(fā)器所輸出的信號有效，從而使得上述控制信號有效。如上所述，在本發(fā)明的輸出信號生成電路中，由觸發(fā)器輸出的信號以及所反饋的輸出信號被輸入上述信號生成電路，而且，輸出信號被反饋到上述觸發(fā)器的復(fù)位輸入。由此，可僅利用本級的復(fù)位信號進行復(fù)位(自復(fù)位)而非利用其他級所提供的復(fù)位信號進行復(fù)位。本發(fā)明不同于現(xiàn)有技術(shù)中由其他級供給復(fù)位信號的結(jié)構(gòu)。本發(fā)明可削減虛擬級，并可大幅度減少與其他級之間的配線數(shù)量。結(jié)果，可縮小電路面積(電路安裝后的面板的框緣面積)，減少諸如配線短路等的物理故障和諸如信號延遲等的信號缺陷。


圖I是表示本發(fā)明實施方式的移位寄存器的信號輸出電路的結(jié)構(gòu)的電路圖。圖2是表示本發(fā)明實施方式的移位寄存器的結(jié)構(gòu)的電路圖。圖3是表示本發(fā)明實施方式的移位寄存器的一個塊的動作的時序圖。圖4是表示本發(fā)明實施方式的移位寄存器的另一結(jié)構(gòu)的電路圖。圖5是表示本發(fā)明實施方式的移位寄存器的信號輸出電路的結(jié)構(gòu)的電路圖。圖6是表示在圖5所示的信號輸出電路中使用的電平轉(zhuǎn)換器的結(jié)構(gòu)的電路圖。圖7是表示圖6所示的電平轉(zhuǎn)換器的動作的時序圖。
圖8是表示圖4所示的移位寄存器的一個塊的動作的時序圖。圖9(a)是表不本發(fā)明實施方式的移位寄存器的信號輸出電路的變形例的電路圖。圖9(b)是表不本發(fā)明實施方式的移位寄存器的信號輸出電路的變形例的電路圖。圖10 (a)是表示選擇電路的結(jié)構(gòu)的電路圖。圖10 (b)是表示選擇電路的結(jié)構(gòu)的電路圖。圖11是表示RS型觸發(fā)器的結(jié)構(gòu)的電路圖。圖12是表示圖I的信號輸出電路的變形例的電路圖。 圖13是表不現(xiàn)有技術(shù)的移位寄存器的一個塊的電路圖。圖14是表不現(xiàn)有技術(shù)的移位寄存器的結(jié)構(gòu)的電路圖。圖15是表示圖13所示的移位寄存器的一個塊的動作的時序圖。圖16是表示圖14所示的移位寄存器的動作(右一左)的時序圖。圖17是表示圖14所示的移位寄存器的動作(左一右)的時序圖。圖18是表示本發(fā)明實施方式的移位寄存器的信號輸出電路(n-1級)的結(jié)構(gòu)的電路圖。圖19是表不本發(fā)明實施方式的移位寄存器的信號輸出電路(n_2級)的結(jié)構(gòu)的電路圖。圖20是表示本發(fā)明實施方式的移位寄存器的兩個塊(n-1級、n級)的動作的時序圖。圖21是表示本發(fā)明實施方式的液晶顯示裝置的結(jié)構(gòu)的框圖。[標(biāo)號說明]1、2移位寄存器3、23RS型觸發(fā)器4、24NOR 電路5、25選擇電路8、17、18模擬開關(guān)10、21MOS 晶體管12、13、32、33 反相器40a錯誤動作防止電路43相位差檢測部44波形定時整形部50 56N溝道MOS晶體管57 63P溝道MOS晶體管SRB移位寄存器的一個塊LS電平轉(zhuǎn)換器SG (SGa、SGb、SGA、SGB) 信號輸出電路
具體實施例方式圖21是表示本實施方式的液晶顯示裝置的結(jié)構(gòu)框圖。如該圖所示，本實施方式的液晶顯示裝置81具備顯示部79、柵極驅(qū)動器78和源極驅(qū)動器80。對源極驅(qū)動器80供給視頻信號。在顯示部79中，在彼此正交的多條掃描信號線和多條數(shù)據(jù)信號線的交點附近設(shè)
置有像素。圖2表示本實施方式的移位寄存器的結(jié)構(gòu)，該移位寄存器被設(shè)置在上述源極驅(qū)動器80中。如該圖所示，本實施方式的移位寄存器I具備塊SRBl...SRBn-2、SRBn-l、SRBn(移位寄存器的單位級)，各塊具備信號輸出電路SG和選擇電路5。塊SRBn具備信號輸出電路SGa和選擇電路5a。上述信號輸出電路SGa具備RS型觸發(fā)器(以下，稱之為“RS-FF”)3a ；N0R4a ;模擬開關(guān)(以下，稱之為“ASW”)8a ;N溝道MOS晶體管IOa ；以及兩個反相器12a及13a。同樣地,塊SRBn-I具備信號輸出電路SGb和選擇電路5b。上述信號輸出電路SGb具備RS-FF (RS型觸發(fā)器)3b ；N0R4b ；ASff (模擬開關(guān))8b ;N溝道MOS晶體管IOb ;以及兩個反相器12b及13b(參照圖18)。塊SRBn_2具備信號輸出電路SGc和選擇電路5c。上述信號輸出電路SGc具備RS-FF (RS型觸發(fā)器)3c ；N0R4c ；ASff (模擬開關(guān))8c ;N溝道MOS晶體管IOc ;以及兩個反相器12c及13c (參照圖19)。另外，對LR線提供移位方向信號，對LRB線提供移位方向信號的反轉(zhuǎn)信號，對CKl線提供第I時鐘信號，對CK2線提供第2時鐘信號。選擇電路5 (5a、5b、5c)例如為圖10 (a)所示的結(jié)構(gòu)，具有四個輸入端p、q、i、j和輸出端X。如果對p輸入“H”、對q輸入〃L〃，則輸入端i和輸出端X接通，輸入i的信號從X輸出。另一方面，如果對P輸入"L〃、對q輸入“H”,則輸入端j和輸出端X接通,輸入j的信號從X輸出。ASW8 (8a、8b、8c)例如為圖10 (b)所示的結(jié)構(gòu)，ASW8由Pch晶體管和Nch晶體管構(gòu)成，具有兩個控制端g、G和兩個導(dǎo)通端T、U。如果對控制端g輸入“H”或?qū)刂贫薌輸入“L”，則兩個導(dǎo)通端T、U之間導(dǎo)通。另外，在N溝道MOS晶體管IOa中，當(dāng)“H”被輸入柵極時，源-漏極之間導(dǎo)通。RS-FF (3a、3b、3c)例如為圖11所示的結(jié)構(gòu)。反相器12 (12a、12b、12c)和反相器13 (13a、13b、13c)是將正邏輯信號放大轉(zhuǎn)換為負邏輯信號后輸出的電路。圖I表示塊SRBn中的信號輸出電路SGa的具體結(jié)構(gòu)。如該圖所示，與選擇電路5a的X端連接的輸入S (參照圖2)連接反相器12a的輸入側(cè)，該反相器12a的的輸出被輸入RS-FF3a的置位端(SB)。另外，將RS_FF3a的輸出Q (Qn)作為N0R4a的一個輸入，該N0R4a的另一個輸入連接RS-FF3a的復(fù)位輸入(R)和節(jié)點On (塊SRBn的輸出)。此外，N0R4a的輸出(節(jié)點CBn)、ASW8a的控制端G、反相器13a的輸入和MOS晶體管IOa的柵極相互連接。反相器13a的輸出(節(jié)點Cn)和ASW8a的控制端g相互連接。ASW8a的導(dǎo)通端U、MOS晶體管IOa的漏極、OUT、節(jié)點On (塊SRBn的輸出)相互連接。這樣，由N0R4a、ASW8a、MOS晶體管IOa等來構(gòu)成信號生成電路。如圖18、圖19所示，信號輸出電路SGb、SGc的結(jié)構(gòu)和上述信號輸出電路Sga的結(jié)構(gòu)相同。例如，在信號輸出電路SGb中，與選擇電路5b的X端連接的節(jié)點Sn-I連接反相器12b的輸入側(cè)，該反相器12b的輸出被輸入RS-FF3b的置位端(SB)。另外，將RS_FF3b的輸出Q (Qn-I)作為N0R4b的一個輸入，該N0R4b的另一個輸入連接RS_FF3b的復(fù)位輸入(R)和節(jié)點On (塊SRBn-I的輸出)。此外，N0R4b的輸出(節(jié)點CBn_l)、ASW8b的控制端G、反相器13b的輸入和MOS晶體管IOb的柵極相互連接。反相器13b的輸出(節(jié)點Cn-I)和ASW8b的控制端g相互連接，MOS晶體管IOb的源極連接Vssd (低電位)。ASW8b的導(dǎo)通端U、MOS晶體管IOb的漏極、節(jié)點On-I (塊SRBn-I的輸出)相互連接。、
如圖2所示，塊SRBn-I的選擇電路5b的輸入端i和節(jié)點0n_2(塊SRBn-2的輸出)連接，選擇電路5b的輸入端j和節(jié)點On (塊SRBn的輸出)連接。選擇電路5b的輸出端X連結(jié)塊SRBn-I的節(jié)點Sn-I。選擇電路5b的輸入端p和輸入端q分別連接LR線和LRB線，RS-FF3b的INTB輸入連接INT線。另外，塊SRBn的選擇電路5a的輸入端i和節(jié)點On-I(塊SRBn-I的輸出)連接，選擇電路5a的輸入端j經(jīng)由開關(guān)SW17連接啟動脈沖線SP。選擇電路5a的輸出端 X連結(jié)塊SRBn的節(jié)點Sn。選擇電路5a的輸入端p和輸入端q分別連接LR線和LRB線，RS-FF3a的INTB輸入連接INT線，ASW8a的導(dǎo)通端T連接CK (時鐘)I線。以下，參照上述本實施方式的移位寄存器的結(jié)構(gòu)，根據(jù)圖I至圖3來說明移位寄存器的動作。首先，與移位方向無關(guān)地進行初始化復(fù)位，在圖3中對此未進行圖示。S卩，當(dāng)INT信號“H”被提供給INT線時，各RS-FF的INTB被輸入“L”，各RS-FF的輸出Q成為“L”。此時，各塊SRB的輸出0通常為“L”，所以，節(jié)點CB成為“H”，節(jié)點C成為“L”，各ASff的導(dǎo)通端T、U之間截止。由于節(jié)點CB為“H”，因此，各MOS晶體管10保持導(dǎo)通狀態(tài)，Vssd (信號“L”)被輸出到各輸出(0n-2、On-U On)。關(guān)于這一點，在進行初始化時，當(dāng)塊SRB的輸出由于某種原因而成為“H”時，節(jié)點CB成為“L”，各ASW的導(dǎo)通端T、U之間導(dǎo)通。因此，初始化優(yōu)選與時鐘信號CK的定時一致。另外，為了在進行初始化時可靠地截止各ASW的導(dǎo)通端T、U，可以采用圖12所示的結(jié)構(gòu)。即，在SGa的情況下，在圖I所示的結(jié)構(gòu)中追加設(shè)置有N溝道MOS晶體管21a，晶體管21a的柵極經(jīng)由反相器19a連接INTB，而且，晶體管21a的源極連接Vssd，其漏極連接On。根據(jù)這樣的結(jié)構(gòu)，在進行初始化時，各塊SRB的節(jié)點CB能夠可靠地成為“H”，其輸出0可與時鐘信號CK的“H” / “L”無關(guān)地成為Vssd (“L”)。本實施方式的移位寄存器可進行左右雙向移位。即，如果對LR線提供的移位方向信號為“H”、對LRB線提供的移位方向信號為“L”，就進行右向移位(自塊SRBn-I開始移位并移位到塊SRBn結(jié)束)。此時，由于LR線為“H”、LRB線為“L”，因此，在選擇電路5b中，對P輸入“H”,對q輸入“L”,被輸入到輸入端i的信號從X輸出。另夕卜，由于LR線為“H”、LRB線為“L”，因此，啟動脈沖信號用的開關(guān)SW17斷開，SW18接通(自左端開始移位)。另一方面，如果對LR線提供的移位方向信號為“L”、對LRB線提供的移位方向信號為“H”，就進行左向移位(自塊SRBn開始移位并移位到塊SRBl結(jié)束)。此時，由于LR線為“L”、LRB線為“H”，因此，在選擇電路5b中，對p輸入“L”，對q輸入“H”，被輸入到輸入端j的信號從X輸出。另外，由于LR線為“L”、LRB線為“H”，因此，啟動脈沖信號用的開關(guān)SW17接通，SW18斷開(自右端開始移位)。以下，根據(jù)圖2和圖3來說明圖2所示的塊SRBn的動作以及向與之相鄰的塊SRBn-I移位的方法。首先，在t0時，SRBn-I的輸出On-I為“L”，此時，選擇電路5a的輸入端i成為“L”，選擇電路5a的輸出端X (Sn)成為“L”。結(jié)果，“H”從反相器12a被輸入RS_FF3a的SB。另外，由于RS-FF3a的R (復(fù)位)連接RS_FF3a的輸出On,因此，RS_FF3a的R (復(fù)位)保持“L”狀態(tài)。由此，RS-FF3a的Q (Qn)保持之前的“L”狀態(tài)。此時，由于N0R4a的輸入被輸入RS-FF3a的Q (“L”)和RS_FF3a的輸出On “L”，因此，N0R4a的輸出(CBn)成為“H”。結(jié)果，控制端g (Cn)成為“L”,控制端G成為“H”, ASW8a斷開,導(dǎo)通端T、U間截止。另一方面，MOS晶體管IOa的柵極(CBn)成為“H”，源-漏極間導(dǎo)通，Vssd (信號“L”)被輸出到On。
在進行右向移位的情況(即，移位最后級的情況)下，SRBn-I的輸出On-I在tl時成為“H”，選擇電路5a的輸入端i成為“H”，選擇電路5a的輸出端X (Sn)成為“H”。另外，在進行左向移位的情況(即，移位開始級的情況)下，在tl時，經(jīng)由SW17輸入啟動脈沖信號“H”，選擇電路5a的輸入端j成為“H”，選擇電路5a的輸出端X (Sn)成為“H”。結(jié)果，“L”從反相器12a被輸入RS_FF3a的SB。此時，RS_FF3a的R(復(fù)位)保持“L”狀態(tài)。由此，RS-FF3a的Q成為“H”。此時，由于N0R4a的輸入被輸入RS_FF3a的Q (“H”)和RS-FF3a的輸出On “L”，因此，N0R4a的輸出(CBn)成為“L”。結(jié)果，ASW8a接通(控制端g成為“H”，控制端G成為“L”)，CKl的信號“L”經(jīng)由導(dǎo)通端T、U被輸出到On。接著，在t2時，SRBn-I的輸出On-I成為“L”，此時，選擇電路5a的輸入端i成為“L”，選擇電路5a的輸出端X成為“L”。結(jié)果，通過反相器12a，“H”被輸入RS_FF3a的SB。另外，由于RS-FF3a的R (復(fù)位)連接RS_FF3a的輸出On，因此，RS_FF3a的R (復(fù)位)保持“L”狀態(tài)。由此，RS-FF3a的Q (Qn)保持之前的“H”狀態(tài)。此時，RS_FF3a的Q (“H”)和RS-FF3a的輸出On “L”被輸入N0R4a的輸入，因此，N0R4a的輸出(CBn)成為“L”。結(jié)果，ASW8a保持接通(控制端g成為“H”，控制端G成為“L”)，CKl的信號“L”被輸出到On。在t3時，CKl成為“H”，輸出On成為“H”。選擇電路5a的輸出端X保持“L”狀態(tài)，因此，RS-FF3a的SB成為“H”。另外，RS_FF3a的R連接輸出On,因此，RS_FF3a的R成為“H”。RS-FF3a 的 Q 成為 “L”。此時，RS_FF3a 的 Q (“L”)和 RS_FF3a 的輸出 On “H” 被輸入到N0R4a的輸入，因此，N0R4a的輸出(CBn)保持“L”狀態(tài)(ASW8a接通)，C Kl的信號“H”被輸出到On。接著，在t4時，CKl成為“L”，輸出On成為“L”。選擇電路5a的輸出端X保持“L”狀態(tài)，因此，RS-FF3a的SB成為“H”。另外，RS_FF3a的R連接輸出On,因此，RS_FF3a的R 成為“L”。因此，RS-FF3a的Q保持此前的“L”狀態(tài)。此時，RS_FF3a的Q (“L”)和RS_FF3a的輸出On “L”被輸入到N0R4a的輸入，因此，N0R4a的輸出(CBn)成為“H”。結(jié)果，ASW8a截止(控制端g成為“L”，控制端G成為“H”)，另一方面，MOS晶體管IOa的源-漏極間導(dǎo)通，Vssd (信號“L”)被輸出到On。另外，在進行左向移位的情況(即，塊SRBn成為移位開始級的情況)下，在t3時，On成為被輸入到塊SRBn-I的選擇電路5b的輸入端j。由此，選擇電路5b的輸出端X (Sn-I)成為“H”，向塊SRBn-I進行移位。具體而言，當(dāng)選擇電路5b的輸出端X (Sn-I)成為“H，，時，SBn-I成為“L (有效)”，Qn-I成為“H (有效)”。由此，N0R4b的一個輸入成為“H”，其輸出端(CBn)成為“L”。結(jié)果，ASW8b接通，開始取入時鐘CK，On-I成為“L”。當(dāng)時鐘CK成為“H”、On-I也成為“H”時，Qn-I被復(fù)位，成為“L (無效)”。另一方面，由于On-I為“H”，因此，N0R4b的輸出CBn-I保持“L”狀態(tài)，繼續(xù)取入時鐘CK。最終，CKl成為“L”，輸出On-I成為“L”時，Qn-I保持“L”狀態(tài)，N0R4b的輸出CBn-I也成為“H (無效)”。由此，ASW8b截止，晶體管IOb導(dǎo)通，On-I保持“L”狀態(tài)。塊SRBn-I的信號輸出電路SGb (參照圖18)及塊SRBn_2的信號輸出電路SGc (參照圖19)的動作和上述塊SRBn的信號輸出電路SGa (參照圖I)的動作相同。即，On-I和0n-2對應(yīng)于0n，Qn-I和Qn_2對應(yīng)于Qn，CBn-I和CBn_2對應(yīng)于CBn。被輸入各信號輸出電路SG的CK可以是相同的相位，也可以是不同的相位。在圖20的時序圖中，說明了信號輸出電路SGa和信號輸出電路SGb被分別輸入不同相位的CK (CKU CK2)時信號輸出電路SGa (塊SRBn)和信號輸出電路SGb (塊SRBn-I)的動作。如上所述，本實施方式的移位寄存器的每一級利用本級所生成的復(fù)位信號進行復(fù)位(自復(fù)位)而非利用其他級所提供的復(fù)位信號進行復(fù)位。因此，根據(jù)本實施方式，可省去在現(xiàn)有技術(shù)中所需的虛擬塊。并且，由于并不需要其他級提供的復(fù)位信號，因此，可大幅度減少與其他級之間的配線數(shù)量，從而可縮小配線區(qū)域。結(jié)果，可縮小電路面積(電路安裝后的面板的框緣面積)，而且，能夠減少諸如配線短路等的物理故障和諸如信號延遲等的信號缺陷。另外，在移位的Ck的占空比小于或等于百分之五十時，本實施方式也同樣有效。此外，也可以在圖21的柵極驅(qū)動器78中設(shè)置本實施方式的移位寄存器。可將圖I所示的信號輸出電路SGa變形為圖9(a)所示的結(jié)構(gòu)。即，設(shè)置錯誤動作防止電路40a以取代ASW8a。錯誤動作防止電路40a是防止移位寄存器在下述期間進行錯誤動作的電路，即由于時鐘信號CKl和時鐘信號CK2之間發(fā)生相位差，從而時鐘信號CKl和時鐘信號CK2具有重疊波形的期間，換言之，時鐘信號CKl和時鐘信號CK2均為“H”這樣 的期間。錯誤動作防止電路40a由相位差檢測部43和波形定時整形部44構(gòu)成。相位差檢測部43檢測時鐘信號CKl和時鐘信號CK2的波形，提取時鐘信號CKl和時鐘信號CK2未重疊的波形，并由此生成新的時鐘信號(去重疊時鐘信號)。例如，可如圖9(b)所示，由NOR電路42和反相器電路41構(gòu)成上述相位差檢測部43。另一方面，波形定時整形部44連接節(jié)點Cn，在節(jié)點Cn的信號Cn成為“H”的期間內(nèi)提取出由相應(yīng)的相位差檢測部43生成的新的時鐘信號成為“H”的期間，從而生成輸出信號并將其作為On信號。例如，可如圖9 (b)所示，由NAND電路51和反相器電路52構(gòu)成上述波形定時整形部44。圖4表示本發(fā)明另一實施方式的移位寄存器的結(jié)構(gòu)。如該圖所示，本實施方式的移位寄存器2具備塊SRB1... SRBn-2、SRBn-U SRBn，各塊具備信號輸出電路SG和選擇電路25。塊SRBn具備信號輸出電路SGA和選擇電路25a。上述信號輸出電路SGA具備RS型觸發(fā)器(以下，稱之為“RS-FF”)23a ;電平轉(zhuǎn)換器LSa ；N0R24a ;以及兩個反相器32a及33a。同樣地，塊SRBn-I具備信號輸出電路SGB和選擇電路25b。上述信號輸出電路SGB具備RS型觸發(fā)器(以下，稱之為“RS-FF”)23b ;電平轉(zhuǎn)換器LSb ;N0R24b ;以及兩個反相器32b及33b。塊SRBn-2具備信號輸出電路SGC和選擇電路25c。上述信號輸出電路SGC具備RS型觸發(fā)器(以下，稱之為“RS-FF”)23c ;電平轉(zhuǎn)換器LSc ;N0R24c ;以及兩個反相器32c及33c。另外，對LR線提供移位方向信號，對LRB線提供移位方向信號的反轉(zhuǎn)信號，對CKl線提供第I時鐘信號，對CK2線提供第2時鐘信號。電平轉(zhuǎn)換器LS (LSa、LSb、LSc)的結(jié)構(gòu)如圖6所示，S卩，電平轉(zhuǎn)換器LS具備N溝道MOS晶體管51 56和P溝道MOS晶體管57 63。其中，輸入(EN端)、晶體管51的柵極、晶體管57的柵極、晶體管55的柵極、晶體管61的柵極、晶體管60的柵極相互連接。晶體管51的源極連接CKB。晶體管51的漏極、晶體管57的漏極、晶體管58的柵極、節(jié)點B相互連接。晶體管58的漏極、晶體管52的漏極、晶體管52的柵極、晶體管53的柵極相互連接。晶體管52的源極、晶體管54的漏極、晶體管53的源極相互連接。晶體管53的漏極、節(jié)點A、晶體管59的漏極、晶體管61的漏極、晶體管62的漏極、晶體管63的柵極、晶體管56的柵極相互連接。晶體管57的源極、晶體管60的源極、晶體管61的源極、晶體管62的源極、晶體管63的源極連接Vdd (“H”)。晶體管54的源極和晶體管56的源極連接Vssd (“L”)。晶體管58的源極和晶體管59的源極相互連接且連接Vdd (“H”)。晶體管59的柵極、節(jié)點C、晶體管60的漏極、晶體管55的漏極相互連接。晶體管55的源極連接CK，晶體管62的柵極連接INTB。晶體管63的漏極、晶體管56的漏極、OUT相互連接。
另外，選擇電路25 (25a、25b、25c)的結(jié)構(gòu)和作用等同于上述選擇電路5。反相器32 (32a、32b、32c)和反相器33 (33a、33b、33c)等同于上述反相器12、13。圖5表示在塊SRBn中設(shè)置的信號輸出電路SGA的具體結(jié)構(gòu)。如該圖所示，與選擇電路25a的X端連接的輸入Sn連接反相器32a的輸入側(cè)，該反相器32a的的輸出被輸A RS-FF23a的置位端(SB)。另外，將RS_FF23a的輸出Q (Qn)作為N0R24a的一個輸入，該N0R24a的另一個輸入、RS_FF23a的復(fù)位輸入(R)和節(jié)點On (塊SRBn的輸出)相互連接，其中，節(jié)點On連接電平轉(zhuǎn)換器LSa的OUT。此外，N0R24a的輸出連接反相器33a的輸入側(cè)，反相器33a的輸出側(cè)連接電平轉(zhuǎn)換器LSa的輸入(EN端)。另外，信號輸出電路SGB、SGC的結(jié)構(gòu)和上述SGA的結(jié)構(gòu)相同。例如，在信號輸出電路SGB中，與選擇電路25b的X端連接的節(jié)點Sn-I連接反相器32b的輸入側(cè)，該反相器32b的的輸出被輸入RS-FF23b的置位端(SB)。另外，將RS_FF23b的輸出Q (Qn)作為N0R24b的一個輸入，該N0R24b的另一個輸入、RS-FF23b的復(fù)位輸入(R)和節(jié)點On-I (塊SRBn-I的輸出)相互連接，其中，節(jié)點On-I連接電平轉(zhuǎn)換器LSb的OUT。此外，N0R24b的輸出連接反相器33b的輸入側(cè)，反相器33b的輸出側(cè)連接電平轉(zhuǎn)換器LSb的輸入(EN端)。如圖4所示，塊SRBn-I的選擇電路25b的輸入端i和節(jié)點0n_2 (塊SRBn_2的輸出)連接，選擇電路25b的輸入端j和節(jié)點On (塊SRBn的輸出)連接。選擇電路25b的輸出端X和塊SRBn-I的節(jié)點Sn-I連接。另外，選擇電路25b的輸入端p和輸入端q分別連接LR線和LRB線，電平轉(zhuǎn)換器LSn-I的INTB輸入、CK輸入和CKB輸入分別連接INT線、CK線和CKB線。并且，塊SRBn的選擇電路25a的輸入端i和節(jié)點On-I (塊SRBn-I的輸出)連接，選擇電路25a的輸入端j經(jīng)由開關(guān)SW37連接啟動脈沖線SP。選擇電路25a的輸出端X和塊SRBn的節(jié)點Sn連接。另外，選擇電路25a的輸入端p和輸入端q分別連接LR線和LRB線，電平轉(zhuǎn)換器LSn的INTB輸入、CK輸入和CKB輸入分別連接INT線、CK線和CKB線。在圖6的電平轉(zhuǎn)換器LS (LSa、LSb)中，如圖7所示，當(dāng)EN端輸入“H”時，CK信號經(jīng)電平轉(zhuǎn)換后輸出，另一方面，當(dāng)EN端輸入“L”時，輸出“L”。另外，當(dāng)“L”被輸入INTB的輸入時，輸出“L”。當(dāng)EN端為“L”時，圖6的N溝道晶體管54、晶體管51和晶體管55截止，另一方面，P溝道晶體管57、晶體管60和晶體管61導(dǎo)通。結(jié)果，節(jié)點A的電位成為Vdd (“H”)，輸出 OUT 成為 Vssd (“L”)。當(dāng)EN端為“H”時，圖6的N溝道晶體管54、晶體管51和晶體管55導(dǎo)通，另一方面，P溝道晶體管57、晶體管60和晶體管61截止。結(jié)果，節(jié)點B成為CKB電位，節(jié)點C成為CK電位。當(dāng)CKB為“H”、CK為“L”時，P溝道晶體管58限流，P溝道晶體管59導(dǎo)通，電流流入P溝道晶體管59，因此，節(jié)點A電位上升。由此，輸出OUT成為Vssd (“L”)。
相反，當(dāng)CKB為“L”、CK為“H”時，P溝道晶體管58導(dǎo)通，因此，限流解除。另外，P溝道晶體管59限流，因此，節(jié)點A電位下降。由此，輸出OUT成為Vdd (“H”)。由此，信號輸出電路SGA (參照圖5)進行下述動作。當(dāng)節(jié)點Sn輸入“H”時，RS-FF23a的SB輸入“L”。由此，輸出Q (Qn)成為“H”。信號Qn、節(jié)點On的信號On (塊SRBn的輸出)、作為信號Qn及信號On的NOR (S卩，N0R24a的輸出)的信號NORn、反相器33a的輸出Cn (NORn的反轉(zhuǎn)信號)之間的關(guān)系為下述。即，當(dāng)Qn 為 “L，，、0n 為“L” 時，NORn 為 “H”、Cn 為“L”。當(dāng) Qn 為 “L，，、On 為 “H，，時，NORn 為 “L”、Cn 為 “H”。當(dāng) Qn 為 “H”、On 為 “L” 時，NORn 為 “L”、Cn 為 “H”。以下，根據(jù)圖8的時序圖來說明塊SRBn (參照圖4)的動作。首先，作為初始設(shè)定，在t0時輸入INT信號“H”，將RS-FF23a的輸出信號Qn和電 平轉(zhuǎn)換器LS的輸出信號On設(shè)定為“L”(初始化)。在tl時，Qn為“L”、On為“L”，因此，NORn為“H”、Cn為“L”。Cn作為信號EN被輸入LSn，所以，EN成為“L”。因此，On信號與CK及CKB的“H” / “L”無關(guān)地成為“L”。在t2時，信號Sn成為“H”，RS-FF23a的SB輸入“L”，Qn成為“H”。因此，Qn成為“H”、On成為“L”，NORn成為“L”、Cn成為“H”。當(dāng)Cn為“H，，時，電平轉(zhuǎn)換器LSn的EN端成為“H”。并且，當(dāng)EN端為“H，，時，CK信號被輸出到On。即，當(dāng)CK為“L”、CKB為“H，，時，On成為“L”。當(dāng)然，如果CK為“H”、CKB為“L”，On成為“H”。節(jié)點On連接RS-FF23a的復(fù)位(R)，因此，在t3時，On成為“H”，當(dāng)RS_FF23a的復(fù)位(R)輸入“H”時，Qn成為“L”。由于On為“H”，所以，NORn成為“L”、Cn成為“H”。由于Cn為“H”，因此，電平轉(zhuǎn)換器LSn的EN端不發(fā)生變化，保持“H”狀態(tài)(被繼續(xù)輸入CK)。因此，在t4時，當(dāng)CK成為“L”(CKB成為“H”)時，On因CK而成為“L”。此時，Qn為“L”、On為“L”，因此，NORn成為“H”、Cn成為“L”。所以，LSn的EN端成為“L”，On與CK及CKB的“H” / “L”無關(guān)地成為“L”。如上所述，在本發(fā)明的移位寄存器中，可利用本級信號進行復(fù)位而非利用其他級的信號進行復(fù)位。因此，根據(jù)本發(fā)明，可省去在現(xiàn)有技術(shù)中所需的虛擬塊。并且，由于并不需要其他級提供的復(fù)位信號，因此，可大幅度減少與其他級之間的配線數(shù)量，從而可縮小配線區(qū)域。結(jié)果，可縮小電路面積(電路安裝后的面板的框緣面積)，而且，能夠減少諸如配線短路等的物理故障和諸如信號延遲等的信號缺陷。另外，信號Oi (i=l, 2…n-1, n)和信號Ci (i=l, 2…n_l, n)可分別用作控制總線(數(shù)據(jù)信號線和掃描信號線)充電的一倍脈沖信號和兩倍脈沖信號。信號Qi(i=l, 2…n-1, n)也可用作控制總線充電的信號。[工業(yè)可利用性]本發(fā)明的信號輸出電路可適用于諸如液晶顯示裝置等的顯示裝置的驅(qū)動電路(移位寄存器)。
權(quán)利要求
1.一種信號輸出電路，被設(shè)置在移位寄存器的單位級中，該信號輸出電路的特征在于， 具備RS型觸發(fā)器；邏輯電路；以及模擬開關(guān)， 其中，上述模擬開關(guān)的輸入端連接時鐘信號的供給線； 上述邏輯電路的第一輸入端連接上述觸發(fā)器的輸出端，而且，上述邏輯電路的第二輸入端連接上述信號輸出電路的輸出端； 上述邏輯電路的輸出端連接上述模擬開關(guān)的控制端； 上述觸發(fā)器的復(fù)位輸入端連接上述信號輸出電路的輸出端； 在至置位輸入端的輸入為有效時，上述觸發(fā)器的輸出變?yōu)橛行В谥翉?fù)位輸入端的輸入為有效時，上述觸發(fā)器的輸出變?yōu)闊o效； 在觸發(fā)器的輸出與信號輸出電路的輸出都為無效時，上述邏輯電路的輸出變?yōu)闊o效，而在觸發(fā)器的輸出與信號輸出電路的輸出中的至少一方為有效時，上述邏輯電路的輸出變 為有效； 在邏輯電路的輸出為有效時，上述模擬開關(guān)從輸入端取入時鐘信號，而在邏輯電路的輸出為無效時，上述模擬開關(guān)斷開時鐘信號。
2.根據(jù)權(quán)利要求I所述的信號輸出電路，其特征在于 被設(shè)置在顯示裝置的驅(qū)動電路所具備的移位寄存器中； 上述信號輸出電路的輸出被用于驅(qū)動上述顯示裝置。
3.一種信號輸出電路，被設(shè)置在移位寄存器的單位級中，該信號輸出電路的特征在于， 具備RS型觸發(fā)器；邏輯電路；以及電平轉(zhuǎn)換器， 其中，上述電平轉(zhuǎn)換器的輸入端連接時鐘信號的供給線； 上述邏輯電路的第一輸入端連接上述觸發(fā)器的輸出端，而且，上述邏輯電路的第二輸入端連接上述信號輸出電路的輸出端； 上述邏輯電路的輸出端連接上述電平轉(zhuǎn)換器的控制端； 上述觸發(fā)器的復(fù)位輸入端連接上述信號輸出電路的輸出端； 在至置位輸入端的輸入為有效時，上述觸發(fā)器的輸出變?yōu)橛行?，而在至?fù)位輸入端的輸入為有效時，上述觸發(fā)器的輸出變?yōu)闊o效； 在觸發(fā)器的輸出與信號輸出電路的輸出都為無效時，上述邏輯電路的輸出變?yōu)闊o效，而在觸發(fā)器的輸出與信號輸出電路的輸出中的至少一方為有效時，上述邏輯電路的輸出變?yōu)橛行В? 在邏輯電路的輸出為有效時，上述電平轉(zhuǎn)換器從輸入端取入時鐘信號，而在邏輯電路的輸出為無效時，上述電平轉(zhuǎn)換器斷開時鐘信號。
4.根據(jù)權(quán)利要求3所述的信號輸出電路，其特征在于 被設(shè)置在顯示裝置的驅(qū)動電路所具備的移位寄存器中； 上述信號輸出電路的輸出被用于驅(qū)動上述顯示裝置。
5.—種移位寄存器,其特征在于具備權(quán)利要求I或3所述的信號輸出電路。
6.根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于 在最初級和最后級的至少一者設(shè)置有上述信號輸出電路。
7.根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于 各級具有用于確定移位方向的選擇電路，可進行雙向移位。
8.—種顯示裝置驅(qū)動電路，其特征在于具備權(quán)利要求5所述的移位寄存器。
9.一種顯示裝置，其特征在于具備權(quán)利要求8所述的顯示裝置驅(qū)動電路。
全文摘要
本發(fā)明提供一種信號輸出電路，其被設(shè)置在移位寄存器的單位級中，其特征在于，具備RS型觸發(fā)器；以及信號生成電路，根據(jù)輸入信號取入或阻斷時鐘信號從而生成輸出信號，其中，由觸發(fā)器輸出的信號以及所反饋的輸出信號被輸入上述信號生成電路，而且，輸出信號被反饋到上述觸發(fā)器的復(fù)位輸入。由此，能夠縮小電路面積并簡化電路。
文檔編號G11C19/28GK102750986SQ20121024385
公開日2012年10月24日 申請日期2006年7月13日 優(yōu)先權(quán)日2005年7月15日
發(fā)明者山本悅雄, 村上祐一郎, 松田英二 申請人:夏普株式會社