專利名稱：存儲器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于借助于非易失性存儲器元件來寫入和讀取數(shù)據(jù)的存儲器電路。
背景技術(shù)：
參照圖9來描述常規(guī)存儲器電路。圖9是存儲器單元結(jié)構(gòu)的示意圖，其中用于寫入的存儲器元件和用于讀取的存儲器元件共享單個浮置柵極。在寫操作中，晶體管Ql控制成截止，而晶體管Q2控制成導(dǎo)通。寫控制電路92在N溝道非易失性存儲器元件Q4的源極與漏極之間施加電壓，以便將電子注入浮置柵極中，由此在非易失性存儲器元件Q4中寫入一個數(shù)據(jù)。N溝道非易失性存儲器元件Q3和Q4設(shè)置成共享由實線所示的控制柵極以及由虛線所示的浮置柵極。因此，在非易失性存儲器元件Q4
中寫入該一個數(shù)據(jù)時，也在非易失性存儲器元件Q3中寫入數(shù)據(jù)。在讀操作中，晶體管Ql控制成導(dǎo)通，而晶體管Q2控制成截止。讀出放大器(senseamplifier) 91在非易失性存儲器元件Q3的源極與漏極之間施加電壓，以便檢測非易失性存儲器元件Q3是否導(dǎo)通，并且將檢測結(jié)果作為輸出發(fā)送(參見例如日本專利申請公開No. H04-079271)。

發(fā)明內(nèi)容
但是，在上述常規(guī)技術(shù)中，在加電時，如果晶體管Q2導(dǎo)通以在非易失性存儲器元件Q4的源極與漏極之間施加電壓并且控制柵極CG的電壓不是固定的，則其上沒有寫入數(shù)據(jù)的存儲器元件Q4可能施加有用于寫入數(shù)據(jù)的非預(yù)計電壓。具體來說，當(dāng)施加這種電壓時，電流易于流經(jīng)最初是耗盡型的存儲器元件Q4的溝道，并且溝道中生成的溝道熱電子被注入浮置柵極中，結(jié)果是存儲器元件Q4逐漸改變成增強型，也就是說，所謂的錯誤寫入在存儲器元件Q4中發(fā)生，從而引起可靠性問題。本發(fā)明鑒于上述問題而作出，并且提供一種存儲器電路，其中錯誤寫入在加電時不太可能發(fā)生。為了解決上述問題，本發(fā)明提供一種用于寫入和讀取非易失性存儲器元件的數(shù)據(jù)的存儲器電路，該存儲器電路包括用于寫入的P溝道非易失性存儲器元件，僅在寫操作期間才在其源極與漏極之間施加電壓；以及用于讀取的N溝道非易失性存儲器元件，具有共同設(shè)置到P溝道非易失性存儲器元件的控制柵極和浮置柵極的控制柵極和浮置柵極，并且僅在讀操作期間才在其源極與漏極之間施加電壓。按照本發(fā)明的存儲器電路，在加電時，即使電源電壓施加到電源端子并且用于寫入的P溝道非易失性存儲器元件的源一漏極電壓變高，以及即使控制柵極電壓變?yōu)榈陀陔娫措妷翰⑶腋≈脰艠O電極的電位偏移到負(fù)值側(cè)以使得在P溝道非易失性存儲器元件中形成溝道以準(zhǔn)許電流流動，也不會生成漏極雪崩熱電子，除非漏極電壓是足夠的。因此，錯誤寫入在P溝道非易失性存儲器元件中不太可能發(fā)生。因此，與使用N溝道非易失性存儲器元件的情況相比，錯誤寫入的發(fā)生能夠減少，并且因此可靠性能夠增強。
此外，在寫操作中，使用其中數(shù)據(jù)比N溝道非易失性存儲器元件中更易于寫入的P溝道非易失性存儲器元件。相應(yīng)地，寫操作期間的電源電壓能夠降低。


附圖中
圖I是示出存儲器電路的簡 圖2是示出非易失性存儲器元件的截面 圖3是示出非易失性存儲器元件的閾值電壓的變化的圖表；
圖4是示出非易失性存儲器元件的截面 圖5是示出非易失性存儲器元件的截面 圖6是示出非易失性存儲器元件的截面 圖7是示出非易失性存儲器元件的截面 圖8是示出非易失性存儲器元件的截面圖；以及 圖9是示出常規(guī)存儲器電路的簡圖。
具體實施例方式
下面參照附圖來描述本發(fā)明的一個實施例。首先描述存儲器電路的配置。圖I是示出存儲器電路的簡圖。圖2是示出非易失性存儲器元件的截面圖。如圖I所示，存儲器電路10包括P溝道MOS晶體管(以下稱作PMOS晶體管)11和12、N溝道MOS晶體管(以下稱作NMOS晶體管)13和14、P溝道非易失性存儲器元件15、N溝道非易失性存儲器元件16以及鎖存器(latch)17。存儲器電路10還包括端子Tl至T5。PMOS晶體管11具有連接到端子Tl的柵極以及連接到電源端子的源極和背柵極。NMOS晶體管13具有連接到端子T3的柵極以及連接到接地端子的源極和背柵極。P溝道非易失性存儲器元件15具有連接到端子T5的控制柵極、連接到PMOS晶體管11的漏極的源極和漏極以及連接到NMOS晶體管13的漏極的漏極。PMOS晶體管12具有連接到端子T2的柵極以及連接到電源端子的源極和背柵極。NMOS晶體管14具有連接到端子T4的柵極以及連接到接地端子的源極和背柵極。N溝道非易失性存儲器元件16具有連接到端子T5的控制柵極、連接到P溝道非易失性存儲器元件15的浮置柵極的浮置柵極、連接到NMOS晶體管14的漏極的源極和漏極以及連接到PMOS晶體管12的漏極和連接到鎖存器17的輸入和輸出端子的漏極。接下來描述非易失性存儲器元件的結(jié)構(gòu)。圖2是示出非易失性存儲器元件的截面圖。如圖2所示，在P溝道非易失性存儲器元件15和N溝道非易失性存儲器元件16中，N型阱22設(shè)置在襯底21的表面上。在N型阱22的表面上，設(shè)置與P溝道非易失性存儲器元件15的源極和漏極對應(yīng)的P型擴散層23。在P溝道非易失性存儲器元件15的溝道區(qū)之上，與浮置柵極對應(yīng)的多晶硅膜24通過柵極絕緣膜27的媒介作用來設(shè)置。在多晶硅膜24之下，與控制柵極對應(yīng)的N型擴散層25通過柵極絕緣膜27的媒介作用設(shè)置在襯底21的表面上。與控制柵極對應(yīng)的N型擴散層25具有到浮置柵極的強電容耦合，并且浮置柵極的電位能夠通過控制柵極的電位來控制。此外，在多晶硅膜24之下，N溝道非易失性存儲器元件16的溝道區(qū)通過絕緣膜27的媒介作用來設(shè)置。這個溝道區(qū)設(shè)置在襯底21的表面上與對應(yīng)于N溝道非易失性存儲器元件16的源極和漏極的N型擴散層26之間。接下來描述存儲器元件的操作。首先，某個電壓施加到控制柵極，使得浮置柵極具有電源電壓與接地電壓之間的中間電壓，以便具有在非易失性存儲器元件中流動的預(yù)定漏極電流。當(dāng)電源電壓與接地電壓之間存在充分差異時，在襯底中的漏極附近生成漏極雪崩熱電子。如果存儲器元件是N溝道非易失性存儲器元件16，則浮置柵極電壓低于漏極電壓，并且因此漏極雪崩熱電子主要注入漏極中。但是，因為存儲器元件是P溝道非易失性存儲器元件15，則浮置柵極電壓高于漏極電壓，并且因此許多漏極雪崩熱電子也注入浮置柵極中。因此，在上述電壓施加條件下，寫操作在P溝道非易失性存儲器元件15中比在N溝道非易失性存儲器元件16中更易于發(fā)生。只要保持所施加電壓的幅值關(guān)系，則寫操作甚至在電源電壓降低時也發(fā)生。相應(yīng)地，借助于P溝道非易失性存儲器元件15 ，寫操作期間的電源電壓能夠降低。按照本發(fā)明，P溝道非易失性存儲器元件15因而用于寫入，并且僅在寫操作期間才在其源極與漏極之間施加電壓以寫入數(shù)據(jù)，以及N溝道非易失性存儲器元件16用于讀取，并且僅在讀操作期間才在其源極與漏極之間施加電壓以讀取數(shù)據(jù)。接下來描述存儲器元件10的操作。圖3示出說明非易失性存儲器元件的閾值電壓的變化的圖表。在圖表中，縱坐標(biāo)是流經(jīng)存儲器元件之一的漏極電流，以及橫坐標(biāo)是從P溝道非易失性存儲器元件的電源電壓Vdd以及從N溝道非易失性存儲器元件的接地電壓Vss所測量的控制柵極電壓。在寫入之前，P溝道非易失性存儲器元件15是增強PMOS晶體管，并且具有閾值電壓Vtp (e)〈O。在寫入之后，P溝道非易失性存儲器元件15是耗盡PMOS晶體管，并且具有閾值電壓Vtp(d)>0。此外，在寫入之前，N溝道非易失性存儲器元件16是耗盡NMOS晶體管，并且具有閾值電壓Vtn (d)〈O。在寫入之后，N溝道非易失性存儲器元件16是增強NMOS晶體管，并且具有閾值電壓Vtn(e)>0。[寫入期間的操作]
在這種情況下，端子Tl的電壓Vl控制成低電平，并且PMOS晶體管11導(dǎo)通。端子T3的電壓V3控制成高電平，并且NMOS晶體管13導(dǎo)通。端子T2的電壓V2控制成高電平，并且PMOS晶體管12截止。端子T4的電壓V4控制成低電平，并且NMOS晶體管14截止。端子T5的電壓V5控制成電壓Vtp(e)-a，其絕對值比P溝道非易失性存儲器元件15的閾值電壓Vtp(e)略大。相應(yīng)地，漏極電流易于流經(jīng)P溝道非易失性存儲器元件15。當(dāng)電源電壓施加到電源端子時，用于寫入的P溝道非易失性存儲器元件15的源一漏極電壓變高，并且漏極電流流經(jīng)P溝道非易失性存儲器元件15。然后，漏極雪崩熱電子被注入共同設(shè)置到P溝道非易失性存儲器元件15和N溝道非易失性存儲器元件16的浮置柵極中。由于具有負(fù)電荷的熱電子存儲在浮置柵極中，如圖3所示，所以P溝道非易失性存儲器元件15的閾值電壓從閾值電壓Vtp (e)改變成閾值電壓Vtp (d)。此外，N溝道非易失性存儲器元件16的閾值電壓從閾值電壓Vtn(d)改變成閾值電壓Vtn(e)。換言之，P溝道非易失性存儲器元件15從增強PMOS晶體管改變成耗盡PMOS晶體管，同時N溝道非易失性存儲器元件16從耗盡NMOS晶體管改變成增強NMOS晶體管。
另外，即使電源電壓施加到電源端子，在N溝道非易失性存儲器元件16的源極與漏極之間也沒有施加電壓。然后，在經(jīng)過了寫入所需的時間期間之后，端子Tl的電壓Vl控制成高電平，并且PMOS晶體管11截止。端子T3的電壓V3控制成低電平，并且NMOS晶體管13截止。[加電時在讀取期間的操作]
然后，當(dāng)接通電力時，執(zhí)行讀取。在這種情況下，端子Tl的電壓Vl控制成高電平，并且PMOS晶體管11截止。端子T3的電壓V3控制成低電平，并且NMOS晶體管13截止。端子T2的電壓V2控制成低電平，并且PMOS晶體管12導(dǎo)通。端子T4的電壓V4控制成高電平，并且NMOS晶體管14導(dǎo)通。端子T5的電壓V5控制成接地電壓。當(dāng)電源電壓施加到電源端子時，用于讀取的N溝道非易失性存儲器元件16的源一漏極電壓變高。由于漏極雪崩熱電子在寫入期間已經(jīng)注入浮置柵極中，所以用于讀取的N溝道非易失性存儲器元件16成為增強NMOS晶體管。在這種情況下，N溝道非易失性存儲器元件16是增強NMOS晶體管，并且共同設(shè)置到P溝道非易失性存儲器元件15和N溝道非易失性存儲器元件16的控制柵極具有接地電壓，并且因此N溝道非易失性存儲器元件16截止。相應(yīng)地，N溝道非易失性存儲器元件16的漏極被拉起使得漏極電壓變?yōu)楦唠娖?。處于高電平的這個漏極電壓(N溝道非易失性存儲器元件16的讀取結(jié)果)由鎖存器17來保持，并且能夠被讀取。另外，即使電源電壓施加到電源端子，在P溝道非易失性存儲器元件15的源極與漏極之間也沒有施加電壓。然后，在經(jīng)過了讀取所需的時間期間并且高電平的漏極電壓(N溝道非易失性存儲器元件16的讀取結(jié)果)由鎖存器17可靠地保持之后，端子T2的電壓V2控制成高電平，并且PMOS晶體管12截止。端子T4的電壓V4控制成低電平，并且匪OS晶體管14截止。注意，在漏極雪崩熱電子在寫入期間沒有注入浮置柵極中的情況下，N溝道非易失性存儲器元件16變?yōu)楹谋MNMOS晶體管。在這種情況下，N溝道非易失性存儲器元件16是耗盡NMOS晶體管，控制柵極具有接地電壓，并且因此N溝道非易失性存儲器元件16導(dǎo)通。以上描述針對在加電時執(zhí)行的正常操作。但是，取決于如何接通電力，操作不一定是正常的。在僅使用N溝道非易失性存儲器元件的常規(guī)技術(shù)中，錯誤寫入可發(fā)生，這是一個問題。下面描述這種情況。在正常操作中，在加電時，PMOS晶體管11截止，并且NMOS晶體管13也截止。但是，如果這兩個晶體管導(dǎo)通，則電源電壓施加在用于寫入的P溝道非易失性存儲器元件15的源極與漏極之間。另外，如果用于控制控制柵極的端子T5的電壓接近接地電壓，則用于寫入的P溝道非易失性存儲器元件15導(dǎo)通。但是，即使在P溝道非易失性存儲器元件中形成溝道并且電流流經(jīng)其中，漏極雪崩熱電子也不太可能生成，因為用于讀取的漏極電壓不足以生成漏極雪崩熱電子，并且因此錯誤寫入在P溝道非易失性存儲器元件中不太可能發(fā)生。即使生成漏極雪崩熱電子，柵電極的電位也比源極和漏極要低，并且因此由于電場的方向，熱電子沒有導(dǎo)向浮置柵極。這一點是與用于寫入的晶體管是N型晶體管的情況的極大差別。在N溝道非易失性存儲器元件中，甚至當(dāng)漏極電壓不高時，在溝道中也生成熱電子。在這種情況下，當(dāng)柵極電壓不低于漏極電壓時，熱電子被注入浮置柵極。
換言之，在這個實施例中，加電時的錯誤寫入被抑制。[讀取完成之后的操作]
在這種情況下，端子Tl的電壓Vl控制成高電平，并且PMOS晶體管11截止。端子T3的電壓V3控制成低電平，并且NMOS晶體管13截止。端子T2的電壓V2控制成高電平，并且PMOS晶體管12截止。端子T4的電壓V4控制成低電平，并且NMOS晶體管14截止。甚至當(dāng)電源電壓施加到電源端子，在P溝道非易失性存儲器元件15的源極與漏極之間也沒有施加電壓。此外，在N溝道非易失性存儲器元件16的源極與漏極之間也沒有施加電壓。但是，在完成讀取之后，處于高電平的上述漏極電壓(N溝道非易失性存儲器元件16的讀取結(jié)果)仍然由鎖存器17保持。注意，鎖存器17的連接目的地是N溝道非易失性存儲器元件16的漏極，但是可進(jìn)行適當(dāng)電路設(shè)計，使得連接目的地改變成其源極。另外，可進(jìn)行適當(dāng)電路設(shè)計，使得電阻器設(shè)置到PMOS晶體管12的漏極，以便使將要由鎖存器17來保持的信號穩(wěn)定。`[修改示例I]
將圖2與圖4進(jìn)行比較。圖2中，控制柵極是設(shè)置在半導(dǎo)體襯底21中的N型擴散層25。但是，控制柵極可以是多晶硅膜25a，如圖4所示。在這種情況下，與控制柵極對應(yīng)的多晶硅膜25a通過絕緣膜28的媒介作用設(shè)置在與浮置柵極對應(yīng)的多晶硅膜24之上。[修改示例2]
將圖2與圖5進(jìn)行比較。如圖5所示，可添加具有低濃度(由N-表示)的N型擴散層26a。在這種情況下，N型擴散層26a設(shè)置成與對應(yīng)于漏極并且在溝道前面的N型擴散層26相接觸。N型擴散層26a設(shè)置在襯底21的表面附近。這減輕了漏區(qū)附近的電場，并且錯誤寫入在讀取中變得更不太可能發(fā)生。注意，N型擴散層26a可具有比低濃度(N-)更低的濃度(N—)。[修改示例3]
將圖5與圖6進(jìn)行比較。如圖6所示，N型擴散層26b可朝溝道延伸。在這種情況下，與修改示例2相似，錯誤寫入在讀取中變得不太可能發(fā)生。[修改示例4]
將圖2與圖7進(jìn)行比較。如圖7所示，厚絕緣膜27a可圍繞多晶硅膜24a與對應(yīng)于漏極的N型擴散層26之間的區(qū)域來形成。同樣在這種情況下，錯誤寫入在讀取中變得更不太可能發(fā)生。[修改示例5]
將圖2與圖8進(jìn)行比較。如圖8所示，設(shè)置在N溝道非易失性存儲器元件16的區(qū)域中的多晶硅膜24b之下的絕緣膜27b (N溝道非易失性存儲器元件16的柵極絕緣膜)，可比設(shè)置在P溝道非易失性存儲器元件15的區(qū)域中的多晶硅膜24b之下的絕緣膜27 (P溝道非易失性存儲器元件15的柵極絕緣膜)要厚。通過這種結(jié)構(gòu)，錯誤寫入在讀取中變得更不太可能發(fā)生。
權(quán)利要求
1.一種用于通過使用非易失性存儲器元件來寫入和讀取數(shù)據(jù)的存儲器電路，包括 用于寫入的P溝道非易失性存儲器元件，僅在寫操作期間才在其源極與漏極之間施加電壓以便寫入數(shù)據(jù)；以及 用于讀取的N溝道非易失性存儲器元件，具有共同設(shè)置到所述P溝道非易失性存儲器元件的控制柵極和浮置柵極的控制柵極和浮置柵極，并且僅在讀操作期間才在其源極與漏極之間施加電壓以便讀取數(shù)據(jù)。
2.如權(quán)利要求I所述的存儲器電路，還包括 第一開關(guān)，設(shè)置在電源端子與所述P溝道非易失性存儲器元件的源極之間，并且僅在所述寫操作期間才導(dǎo)通；以及 第二開關(guān)，設(shè)置在所述電源端子與所述N溝道非易失性存儲器元件的源極之間，并且僅在所述讀操作期間才導(dǎo)通。
3.如權(quán)利要求I所述的存儲器電路，還包括用于在完成所述讀取之后保持所述N溝道非易失性存儲器元件的讀取的結(jié)果的鎖存器。
4.如權(quán)利要求3所述的存儲器電路，其中 所述第一開關(guān)在所述寫操作期間導(dǎo)通，而在所述讀操作期間以及在所述讀操作完成之后截止；以及 所述第二開關(guān)在所述寫操作期間以及所述讀操作完成之后截止，而在所述讀操作期間導(dǎo)通。
5.如權(quán)利要求I所述的存儲器電路，其中，所述控制柵極從表面布置到其中形成所述P溝道非易失性存儲器元件和所述N溝道非易失性存儲器元件的半導(dǎo)體襯底內(nèi)部。
6.如權(quán)利要求I所述的存儲器電路，其中，所述控制柵極布置在所述浮置柵極上設(shè)置的絕緣膜上。
7.如權(quán)利要求I所述的存儲器電路，還包括在所述N溝道非易失性存儲器元件的漏極附近較厚的柵極絕緣膜。
8.如權(quán)利要求I所述的存儲器電路，其中，所述N溝道非易失性存儲器元件包括比所述P溝道非易失性存儲器元件的柵極絕緣膜厚的柵極絕緣膜。
全文摘要
本發(fā)明所提供的是一種存儲器電路，其中錯誤寫入在加電時不太可能發(fā)生。存儲器電路(10)包括用于寫入的P溝道非易失性存儲器元件(15)，僅在寫操作期間才在其源極與漏極之間施加電壓以便寫入數(shù)據(jù)；以及用于讀取的N溝道非易失性存儲器元件(16)，具有共同設(shè)置到P溝道非易失性存儲器元件(15)的控制柵極和浮置柵極的控制柵極和浮置柵極，并且僅在讀取期間才在其源極與漏極之間施加電壓以便讀取數(shù)據(jù)。
文檔編號G11C16/10GK102881328SQ20121024258
公開日2013年1月16日 申請日期2012年7月13日 優(yōu)先權(quán)日2011年7月14日
發(fā)明者小山內(nèi)潤, 廣瀨嘉胤, 津村和宏, 井上亞矢子 申請人:精工電子有限公司