專利名稱：一種移位寄存器單元、移位寄存器、顯示裝置和驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示驅(qū)動技術(shù)領(lǐng)域，特別涉及一種移位寄存器單元、移位寄存器、顯示裝置和驅(qū)動方法。
背景技術(shù)：
非晶硅薄膜晶體管集成柵極驅(qū)動(GOA)技術(shù)已經(jīng)逐漸在TFT-IXD制造領(lǐng)域得到應(yīng)用，但現(xiàn)有的GOA驅(qū)動電路連續(xù)觸發(fā)進(jìn)行工作的過程中，第n+1級的觸發(fā)信號通常是由第N 級的輸出信號提供的，這樣第η級的Delay (延遲)會累加到第n+1級，導(dǎo)致GOA驅(qū)動電路實現(xiàn)輸出功能的薄膜晶體管不能正常開啟，進(jìn)而在垂直方向上分辨率較高的TFT-LCD面板中和Dual Gate的產(chǎn)品中會發(fā)生靠下的顯示行無法正常工作的現(xiàn)象。另外，實現(xiàn)主要輸出功能的薄膜晶體管M3由于尺寸較大，經(jīng)常開啟會造成薄膜晶體管M3的閾值電壓漂移，進(jìn)而影響其使用壽命。

發(fā)明內(nèi)容
本發(fā)明實施例提供了一種移位寄存器單元、移位寄存器、顯示裝置和驅(qū)動方法，用以解決現(xiàn)有移位寄存器單元存在 Delay的疊加造成顯示面板靠下面的顯示行無法正常工作的問題和第三薄膜晶體管M3經(jīng)常開啟而影響其使用壽命的問題。本發(fā)明實施例提供了一種移位寄存器單元，包括存儲電容，一端與上拉結(jié)點連接，另一端與輸出端連接；第一薄膜晶體管，用于在輸入信號為高電平時，為上拉結(jié)點和所述存儲電容充電；復(fù)位模塊，用于根據(jù)復(fù)位信號的控制為所述上拉結(jié)點和所述存儲電容放電；第三薄膜晶體管，用于在第一時鐘信號為高電平時，向輸出端發(fā)送輸出信號；第八薄膜晶體管，用于在所述第三薄膜晶體管向所述輸出端發(fā)送輸出信號時，發(fā)送觸發(fā)信號；電位保持模塊，用于根據(jù)所述第一時鐘信號和第二時鐘信號，交替控制下拉結(jié)點在下一個輸入信號到來之前處于高電位以使所述上拉結(jié)點和所述輸出端持續(xù)放電。 實施時，所述復(fù)位模塊包括復(fù)位端子；第二薄膜晶體管，柵極與所述復(fù)位端子連接、源極與所述上拉結(jié)點連接、漏極與低電平連接；第四薄膜晶體管，柵極與所述復(fù)位端子連接、源極與所述輸出端連接、漏極與低電平連接。實施時，所述電位保持模塊包括第五薄膜晶體管，源極和柵極與第二時鐘信號輸入端連接、漏極與下拉結(jié)點連接；
第六薄膜晶體管，源極與所述下拉結(jié)點連接、柵極與所述存儲電容的一端連接、漏極與低電平連接；第九薄膜晶體管，源極和柵極與第一時鐘信號輸入端連接、漏極與所述下拉結(jié)點連接；第十薄膜晶體管，源極與所述上拉結(jié)點連接、柵極與所述下拉結(jié)點連接、漏極與低電平連接；第十一薄膜晶體管，源極與所述輸出端連接、柵極與所述下拉結(jié)點連接、漏極與低電平連接。實施時，第三薄膜晶體管的W/L值大于第八薄膜晶體管的W/L值。本發(fā)明實施例還提供了一種移位寄存器，包括多級級聯(lián)的上述的移位寄存器單元，其中第η級移位寄存器單元的輸出端連接第η-i級移位寄存器單元的復(fù)位端子；

第η級移位寄存器單元的INPUT_NEXT端連接第n+1級移位寄存器單元的輸入端。本發(fā)明實施例還提供了一種顯示裝置，包括上述的移位寄存器。本發(fā)明實施例還提供了一種驅(qū)動上述移位寄存器的驅(qū)動方法，包括當(dāng)?shù)讦羌壱莆患拇嫫鲉卧妮斎攵私邮盏礁唠娖叫盘枙r，第一薄膜晶體管開啟， 對上拉節(jié)點充電；當(dāng)?shù)谝粫r鐘信號為高電平時，輸出端的輸出信號為高電平；下一個時鐘信號周期內(nèi)，復(fù)位信號為高電位，開始對本級上拉節(jié)點PU和輸出端放電，使本級輸出端為低電平。之后，第一時鐘信號和第二時鐘信號交替控制使得在下一個輸入信號到來之前本級輸出端持續(xù)處于低電平。本發(fā)明實施例提供的移位寄存器單元、移位寄存器、顯示裝置和驅(qū)動方法，使第 n+1級移位寄存器單元的觸發(fā)信號由第η級的INPUT_NEXT端傳輸來的第一時鐘信號提供， 能夠避免由第η級移位寄存器單元的OUT信號(輸出信號)為第n+1級移位寄存器單元提供觸發(fā)信號帶來Delay，解決了由于Delay的疊加造成顯示面板靠下面的顯示行無法正常工作的技術(shù)問題；另外，當(dāng)?shù)讦羌壱莆患拇嫫鲉卧敵鯫UT信號之后、下一個INPUT信號(輸入信號)到來之前，下拉結(jié)點H)在第一時鐘信號和第二時鐘信號的交替控制下一直保持高電平，這樣就能保證上拉結(jié)點PU (直接連接第三薄膜晶體管M3的柵極)和輸出端持續(xù)放電， 從而解決了由于第三薄膜晶體管M3經(jīng)常開啟而影響其使用壽命的問題。


圖I為本發(fā)明實施例中一種移位寄存器單元的結(jié)構(gòu)示意圖；圖2為本發(fā)明實施例中一種移位寄存器的結(jié)構(gòu)示意圖；圖3為圖2中移位寄存器單元的時序圖；圖4為應(yīng)用圖2中移位寄存器單元的顯示裝置的工作原理圖。
具體實施例方式為使本發(fā)明實施例要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具體實施例進(jìn)行詳細(xì)描述。如圖I所示，本發(fā)明實施例提供了一種移位寄存器單元，包括第一薄膜晶體管M1，用于在輸入信號INPUT為高電平時，為上拉結(jié)點I3U和存儲電容Cl充電；其中，本級的輸入信號INPUT是由上一級的INPUT_NEXT端輸入的；優(yōu)選地，在第八薄膜晶體管M8導(dǎo)通時，第一時鐘信號Clockl經(jīng)過第八薄膜晶體管M8輸出到INPUT_NEXT 端;復(fù)位模塊，用于根據(jù)復(fù)位信號的控制為上拉結(jié)點和存儲電容Cl放電；第三薄膜晶體管M3,用于在第一時鐘信號Clockl為高電平時，向輸出端OUT發(fā)送輸出信號；第八薄膜晶體管M8，用于在第三薄膜晶體管M3向輸出端OUT發(fā)送輸出信號時，發(fā)送觸發(fā)信號；電位保持模塊，用于根據(jù)第一時鐘信號Clockl和第二時鐘信號Clock2,交替控制下拉結(jié)點H)在下 一個輸入信號到來之前處于高電位以使上拉結(jié)點I3U和輸出端OUT持續(xù)放電。本發(fā)明實施例提供的移位寄存器單元，使第n+1級移位寄存器單元的觸發(fā)信號由第η級的INPUT_NEXT端傳輸來的第一時鐘信號提供，能夠避免由第η級移位寄存器單元的 OUT信號為第n+1級移位寄存器單元提供觸發(fā)信號帶來Delay，解決了由于Delay的疊加造成顯示面板靠下面的顯示行無法正常工作的技術(shù)問題；另外，當(dāng)?shù)讦羌壱莆患拇嫫鲉卧敵鯫UT信號之后、下一個INPUT信號到來之前，下拉結(jié)點H)在第一時鐘信號和第二時鐘信號的交替控制下一直保持高電平，這樣就能保證上拉結(jié)點PU (直接連接第三薄膜晶體管M3 的柵極)和輸出端持續(xù)放電，從而解決了由于第三薄膜晶體管M3經(jīng)常開啟而影響其使用壽命的問題。由第三薄膜晶體管M3為第N+1級移位寄存器單元提供觸發(fā)信號會有明顯的 Delay，而第八薄膜晶體管M8提供Delay會很小，有主要以下兩條原因首先，在設(shè)計上，第三薄膜晶體管M3的W/L (晶體管的溝道的寬長比)值要比第八薄膜晶體管M8的W/L值要大，所以，同樣的CLK信號經(jīng)過這兩個薄膜晶體管之后的衰減程度不一樣。其次，第三薄膜晶體管M3的輸出端連接有很大的負(fù)載(例如，連接到顯示裝置中時，與顯示裝置的柵線連接，會有柵線負(fù)載，即Gate Line Load)，對輸出信號會有影響，而第八薄膜晶體管M8輸出端沒有連接那么大的負(fù)載，所以二者的輸出信號會有不同。如圖2所示，上述復(fù)位模塊可包括復(fù)位端子RESET ；第二薄膜晶體管M2，柵極與復(fù)位端子RESET連接、源極與上拉結(jié)點PU連接、漏極與低電平VSS連接；第四薄膜晶體管M4，柵極與復(fù)位端子RESET連接、源極與輸出端OUT連接、漏極與低電平VSS連接。再如圖2所示,上述電位保持模塊可包括第五薄膜晶體管M5，源極和柵極與第二時鐘信號輸入端CLKB連接、漏極與下拉結(jié)點PD連接；第六薄膜晶體管M6，源極與下拉結(jié)點H)連接、柵極與存儲電容Cl連接、漏極與低電平VSS連接；第九薄膜晶體管M9，源極和柵極與第一時鐘信號輸入端CLK連接、漏極與下拉結(jié)點PD連接；第十薄膜晶體管M10，源極與上拉結(jié)點PU連接、柵極與下拉結(jié)點ro連接、漏極與低電平VSS連接；第十一薄膜晶體管M11，源極與輸出端OUT連接、柵極與下拉結(jié)點ro連接、漏極與低電平VSS連接。下面說明上述各個薄膜晶體管的作用第一薄膜晶體管Ml :為上拉結(jié)點F1U充電，同時為存儲電容Cl充電；由上一級的 INPUT_NEXT端為本級的INPUT端子提供開啟和觸發(fā)；第二薄膜晶體管M2:為上拉結(jié)點I3U放電，由下一級的輸出端(OUT端)也即RESET 端子提供開啟信號，使其導(dǎo)通，由低電平VSS直接拉低；第三薄膜晶體管M3 :當(dāng)?shù)谝粫r鐘信號Clockl為高電平時，為本級輸出端提供高電平輸出信號(如果應(yīng)用在顯示裝置上，即為顯示裝置的有源矩陣中的TFT柵極開啟信號)；第四薄膜晶體管M4 :為本級的輸出端OUT放電，由下一級的輸出端也即RESET端子提供開啟信號，使其導(dǎo)通，由低電平VSS直接拉低；第五薄膜晶體管M5 :當(dāng)?shù)诙r鐘信號Clock2為高電平時，為下拉結(jié)點H)充電，進(jìn)而打開第十薄膜晶體管MlO和第十一薄膜晶體管M11，從而保證本級在非輸出階段持續(xù)為上拉結(jié)點PU和輸出端OUT放電；第六薄膜晶體管M6 :通過上拉結(jié)點I3U的電位高低來控制第六薄膜晶體管M6的開關(guān)，進(jìn)而控制下拉結(jié)點ro的電位，保證在充電和輸出階段關(guān)閉第十薄膜晶體管Mio和第十一薄膜晶體管Mll ;而在非充電和輸出階段，當(dāng)?shù)谝粫r鐘信號Clockl為高電平時開啟第十薄膜晶體管Mio和第i^一薄膜晶體管M11，持續(xù)為上拉結(jié)點PU和輸出端OUT放電；第八薄膜晶體管M8 :當(dāng)上拉結(jié)點I3U為高電位，第一時鐘信號Clockl為高電平卿本級輸出時)，為下一級的INPUT提供觸發(fā)信號；第九薄膜晶體管M9 :配合第一時鐘信號Clockl來控制下拉結(jié)點H)的電位，保證在本級處于非輸出階段時持續(xù)為上拉結(jié)點PU和輸出端OUT放電；第十薄膜晶體管MlO和第i^一薄膜晶體管Mll分別為上拉結(jié)點I3U和輸出端OUT 放電。如圖4所示，本發(fā)明實施例還提供了一種移位寄存器，包括多級級聯(lián)的移位寄存器單元，該移位寄存器單元為本發(fā)明實施例提供的上述移位寄存器單元，其中 第η級移位寄存器單元的輸出端(OUT端)連接第n_l級移位寄存器單元的復(fù)位端子(RESET端)，為其提供反饋信號；第η級移位寄存器單元的INPUT_NEXT端連接第n+1級移位寄存器單元的輸入端 (INPUT端)，為其提供觸發(fā)信號。其中，η為大于等于2的正整數(shù)。在本發(fā)明實施例提供的移位寄存器中，移位寄存器單元在重復(fù)列陣、順次連接，取代傳統(tǒng)的Gate Driver IC (柵極驅(qū)動芯片)，通過信號的配置，實現(xiàn)移位寄存功能，由移位寄存器單元的輸出端(OUT端)為顯示面板中的TFT柵極提供開啟信號，使其導(dǎo)通，能實現(xiàn)從上至下的逐行掃描的面板驅(qū)動。下面結(jié)合圖3、圖4說明圖2所示移位寄存器的工作原理第η-i級移位寄存器單元的第八薄膜晶體管M8的輸出端接入第η級移位寄存器單元的輸入端INPUT端，第n+1級移位寄存器單元的輸出端接入第n-1級移位寄存器單元的RESET端。當(dāng)?shù)讦?i級移位寄存器單元輸出時，即INPUT信號為高時，第η級移位寄存器單元中第一薄膜晶體管Ml開啟對上拉結(jié)點I3U充電，當(dāng)?shù)谝粫r鐘信號Clockl為高電平時， 第三薄膜晶體管M3導(dǎo)通輸出端OUT輸出第一時鐘信號Clockl的脈沖，同時存儲電容Cl的自舉作用將上拉結(jié)點PU的電位進(jìn)一步拉高；之后復(fù)位端子RESET為高電位，將第二薄膜晶體管M2和第四薄膜晶體管M4打開，對上拉結(jié)點I3U和輸出端OUT放電；接下來，通過第一時鐘信號Clockl和第二時鐘信號Clock2交替控制下拉結(jié)點H)的電位，對上拉結(jié)點I3U和輸出端OUT進(jìn)行持續(xù)放電,避免PU點處于floating狀態(tài)。保證了在本級非工作時間內(nèi)不會有噪聲發(fā)生。另外，本發(fā)明實施例還提供了一種顯示裝置，包括多個本發(fā)明實施例提供的所述移位寄存器。本發(fā)明實施例還提供了一種上述移位寄存器的的驅(qū)動方法，包括第η-i級移位寄存器單元的第八薄膜晶體管M8將觸發(fā)信號輸入第η級移位寄存器單元的輸入端；第n+1級 移位寄存器單元將第n+1級移位寄存器單元的輸出信號作為復(fù)位信號輸入第η級移位寄存器單元的復(fù)位模塊；其中，當(dāng)?shù)讦羌壱莆患拇嫫鲉卧妮斎攵私邮盏接|發(fā)信號為高電平時，第一薄膜晶體管Ml開啟，對上拉節(jié)點I3U充電；當(dāng)?shù)谝粫r鐘信號為高電平時，第三薄膜晶體管M3導(dǎo)通輸出端輸出第一時鐘信號的脈沖，輸出端的輸出信號為高電平；同時存儲電容Cl的自舉作用將上拉節(jié)點PU進(jìn)一步拉聞;下一個時鐘信號周期內(nèi)，復(fù)位信號為高電位，開始對本級上拉節(jié)點PU和輸出端 OUTPUT放電，使本級輸出端為低電平輸出信號；之后，根據(jù)第一時鐘信號Clockl和第二時鐘信號Clock2，交替控制本級下拉結(jié)點ro在下一個輸入信號到來之前處于高電位，以使本級上拉結(jié)點PU和輸出端OUT在下一個輸入信號到來之前持續(xù)放電從而處于低電平狀態(tài)。上述驅(qū)動方法使第n+1級移位寄存器單元的觸發(fā)信號由第η級的INPUT_NEXT端傳輸來的第一時鐘信號提供，能夠避免由第η級移位寄存器單元的OUT信號為第n+1級移位寄存器單元提供觸發(fā)信號帶來Delay，解決了由于Delay的疊加造成顯示面板靠下面的顯示行無法正常工作的技術(shù)問題；另外，當(dāng)?shù)讦羌壱莆患拇嫫鲉卧敵鯫UT信號之后、下一個INPUT信號到來之前，下拉結(jié)點H)在第一時鐘信號和第二時鐘信號的交替控制下一直保持高電平，這樣就能保證上拉結(jié)點I3U (直接連接第三薄膜晶體管M3的柵極)和輸出端持續(xù)放電，從而解決了由于第三薄膜晶體管M3經(jīng)常開啟而影響其使用壽命的問題。以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.ー種移位寄存器單元，其特征在于，包括 存儲電容，一端與上拉結(jié)點連接，另一端與輸出端連接； 第一薄膜晶體管，用于在輸入信號為高電平時，為上拉結(jié)點和所述存儲電容充電； 復(fù)位模塊，用于根據(jù)復(fù)位信號的控制為所述上拉結(jié)點和所述存儲電容放電； 第三薄膜晶體管，用于在第一時鐘信號為高電平吋，向輸出端發(fā)送輸出信號； 第八薄膜晶體管，用于在所述第三薄膜晶體管向所述輸出端發(fā)送輸出信號時，發(fā)送觸發(fā)信號； 電位保持模塊，用于根據(jù)所述第一時鐘信號和第二時鐘信號，交替控制下拉結(jié)點在下ー個輸入信號到來之前處于高電位以使所述上拉結(jié)點和所述輸出端持續(xù)放電。
2.如權(quán)利要求I所述的移位寄存器單元，其特征在于，所述復(fù)位模塊包括 復(fù)位端子； 第二薄膜晶體管，柵極與所述復(fù)位端子連接、源極與所述上拉結(jié)點連接、漏極與低電平連接； 第四薄膜晶體管，柵極與所述復(fù)位端子連接、源極與所述輸出端連接、漏極與低電平連接。
3.如權(quán)利要求I所述的移位寄存器單元，其特征在于，所述電位保持模塊包括 第五薄膜晶體管，源極和柵極與第二時鐘信號輸入端連接、漏極與下拉結(jié)點連接； 第六薄膜晶體管，源極與所述下拉結(jié)點連接、柵極與所述存儲電容的一端連接、漏極與低電平連接； 第九薄膜晶體管，源極和柵極與第一時鐘信號輸入端連接、漏極與所述下拉結(jié)點連接; 第十薄膜晶體管，源極與所述上拉結(jié)點連接、柵極與所述下拉結(jié)點連接、漏極與低電平連接； 第十一薄膜晶體管，源極與所述輸出端連接、柵極與所述下拉結(jié)點連接、漏極與低電平連接。
4.如權(quán)利要求1-3所述的移位寄存器單元，其特征在于，第三薄膜晶體管的W/L值大于第八薄膜晶體管的W/L值。
5.ー種移位寄存器，其特征在于，包括多級級聯(lián)的如權(quán)利要求1-4中任一所述的移位寄存器單元，其中 第η級移位寄存器單元的輸出端連接第η-i級移位寄存器單元的復(fù)位端子； 第η級移位寄存器單元的INPUT_NEXT端連接第n+1級移位寄存器單元的輸入端。
6.一種顯示裝置，其特征在于，包括如權(quán)利要求5所述的移位寄存器。
7.—種驅(qū)動權(quán)利要求5所述移位寄存器的驅(qū)動方法，其特征在于，包括 當(dāng)?shù)讦羌壱莆患拇嫫鲉卧妮斎攵私邮盏礁唠娖叫盘枀?，第一薄膜晶體管開啟，對上拉節(jié)點充電； 當(dāng)?shù)谝粫r鐘信號為高電平時，輸出端的輸出信號為高電平； 下一個時鐘信號周期內(nèi)，復(fù)位信號為高電位，開始對本級上拉節(jié)點PU和輸出端放電，使本級輸出端為低電平。
之后，第一時鐘信號和第二時鐘信號交替控制使得在下ー個輸入信號到來之前本級輸出端持續(xù)處 于低電平。
全文摘要
本發(fā)明提供移位寄存器單元、移位寄存器、顯示裝置和驅(qū)動方法，用以解決現(xiàn)有移位寄存器單元存在Delay的疊加造成顯示面板下面的顯示行無法正常工作和第三薄膜晶體管M3經(jīng)常開啟而影響其使用壽命的問題。該技術(shù)方案使第n+1級的觸發(fā)信號由第n級的INPUT_NEXT端傳輸來的第一時鐘信號提供，能夠避免由第n級的OUT信號為第n+1級提供觸發(fā)信號帶來Delay，解決了由于Delay的疊加造成顯示面板靠下面的顯示行無法正常工作的問題；且當(dāng)?shù)趎級輸出OUT之后、下一個INPUT到來之前，下拉結(jié)點PD在兩個時鐘信號的交替控制下一直保持高電平，這樣就能保證上拉結(jié)點PU和輸出端持續(xù)放電，解決了M3由于經(jīng)常開啟而影響其使用壽命的問題。
文檔編號G11C19/28GK102708926SQ20121015947
公開日2012年10月3日 申請日期2012年5月21日 優(yōu)先權(quán)日2012年5月21日
發(fā)明者曹昆, 閆巖 申請人:京東方科技集團(tuán)股份有限公司, 北京京東方顯示技術(shù)有限公司