專利名稱：Sram型存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在絕緣襯底上的半導(dǎo)體上形成的包括六個(gè)晶體管的SRAM型存儲器單元。
背景技術(shù)：
SRAM("Static Random Access Memory”，靜態(tài)隨機(jī)存取存儲器)型存儲器單元是靜態(tài)隨機(jī)存取存儲器，即不需要周期性刷新的存儲器。這種存儲器單元是由一組晶體管構(gòu)成的。該領(lǐng)域通常關(guān)心的是如何減小單元的尺寸以及如何減小泄漏電流。當(dāng)在體(bulk)襯底上制造SRAM單元時(shí)，尺寸減小導(dǎo)致較大的變化性，這意味著晶體管的尺寸不能過多地降低，而且讀取和寫入元件必須分開，以便找到工作點(diǎn)。這可能必須要增加晶體管的數(shù)量(因此增加6到8個(gè)、甚至是10個(gè)晶體管)，在表面積方面造成附帶的損失。此外，在“體”型襯底上，晶體管根據(jù)其在單元內(nèi)的功能(傳輸，充電，導(dǎo)電)而具有不同的尺寸。作者已提出使用包括背控制柵極(back control gate)的FD-S0I型晶體管 ("Fully-Depleted S0I，全耗盡S0I”的縮寫，其描述了在絕緣襯底上的硅上制造的全耗盡結(jié)構(gòu))。在這方面可參考Yamaoka等人的文章(“SRAMCircuit With Expanded Operating Margin and Reduced Stand-By Leakage Current Using Tin-BOX FD-SOI Transistors，，， IEEE Journal of Solid-State Circuits, Vol. 41, No 11, Nov. 2006)以及 Tsuchiya 等人的文章("Silicon on Thin BOX :A New Paradigm of the CM0SFET for Low-Power and High-Performance Application Featuring Wide-Range Back-Bias Control，，， IEEE 2004)。常規(guī)的SRAM單元典型包括六個(gè)晶體管，即-兩個(gè)存取或傳輸晶體管這些通常是N溝道場效應(yīng)晶體管(NFET)，-兩個(gè)充電晶體管和兩個(gè)導(dǎo)電晶體管，它們成對連接以便形成兩個(gè)反向耦合反相器充電晶體管理論上是P溝道FET晶體管(PFET)，導(dǎo)電晶體管是NFET晶體管。在上述文獻(xiàn)中，使用在絕緣體下方形成的背控制柵極來更精確地控制晶體管的工作狀況。背控制柵極是在每個(gè)晶體管下方形成的摻雜區(qū)域，每組晶體管和下面的柵極對應(yīng)于通過所謂的“STI”( “shallow trench isolation，淺溝槽隔離”)與其他的組絕緣的N+ 或P+型島。因此，在SRAM單元中，PFET晶體管屬于同一個(gè)島，而NFET晶體管則在通過P區(qū)分隔的島中成對地分組(分別為存取晶體管和導(dǎo)電晶體管)。在實(shí)際當(dāng)中，這兩個(gè)N區(qū)在外周處連接在一起，并且連接到其他列的相同類型的其他區(qū)域。P區(qū)也是同樣如此。對于N溝道晶體管而言，形成背控制柵極的區(qū)域是P+型的，并且通過N導(dǎo)電層與P 型基底襯底隔開。對于P溝道晶體管而言，形成背控制柵極的區(qū)域是N+型的。Yamaoka等人所著的文章公開了兩個(gè)P型充電晶體管共同的背控制柵極以及N型存取晶體管和導(dǎo)電晶體管共同的背控制柵極。在Tsuchiya等人所著的文章中，存取晶體管具有接地的背控制柵極，由充電晶體管和導(dǎo)電晶體管所構(gòu)成的每一對具有共同的背控制柵極。但是，在這些器件中，背控制柵極簡單地包括被隔離溝槽所限制的阱。此外，阱成列工作這一選擇不利于簡化操作模式。例如，Yamaoka等人所著的文章描述的是具有相同的背控制柵極的N存取晶體管和N導(dǎo)電晶體管，因此無論工作模式如何，它們的比例保持恒定，從而限制了各個(gè)功能模式的改進(jìn)余地。因此研究的重點(diǎn)是克服現(xiàn)有器件的缺陷并且進(jìn)一步減小SRAM型存儲器單元的尺寸，以便大致符合摩爾定律，同時(shí)提高這種單元的性能水平。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提出了一種SRAM型存儲器單元，包括-絕緣襯底上的半導(dǎo)體，包括通過絕緣層與基底襯底隔開的半導(dǎo)體材料薄膜；-六個(gè)晶體管，包括兩個(gè)存取晶體管、兩個(gè)導(dǎo)電晶體管和兩個(gè)充電晶體管，所述充電晶體管被設(shè)置為與所述導(dǎo)電晶體管形成兩個(gè)反向耦合反相器，每個(gè)晶體管包括設(shè)置在所述薄膜中的漏極區(qū)域和源極區(qū)域、在所述源極區(qū)域和所述漏極區(qū)域之間延伸的溝道以及位于所述溝道上方的前柵極，所述存儲器單元的特征在于，每個(gè)晶體管具有背控制柵極，所述背控制柵極在所述基底襯底中形成在所述溝道下方并且能夠被加偏壓以便調(diào)制所述晶體管的閾值電壓，第一背柵極線將所述存取晶體管的背控制柵極連接到第一電位，第二背柵極線將所述導(dǎo)電晶體管和充電晶體管的背控制柵極連接到第二電位，根據(jù)單元控制操作的類型來調(diào)制所述第一電位和所述第二電位。根據(jù)該單元的其他特征-所述存取晶體管和導(dǎo)電晶體管是NFET晶體管，所述充電晶體管是PFET晶體管； 所述存取晶體管的背控制柵極具有N+電導(dǎo)率，所述導(dǎo)電晶體管和充電晶體管的背控制柵極具有N+電導(dǎo)率；-所述導(dǎo)電晶體管和充電晶體管的背控制柵極在所述基底襯底中在所述溝道下方設(shè)置在阱中，所述阱的電導(dǎo)率與所述背控制柵極的電導(dǎo)率相反；-所述存儲器單元是全耗盡的。本發(fā)明的另一主題涉及一種存儲器陣列，包括多個(gè)如上文所述的存儲器單元，其中，每個(gè)晶體管的溝道具有最小的物理寬度，但具有能夠通過對所述晶體管的背控制柵極施加電位來調(diào)制的外觀寬度。另一主題涉及一種制造如上文所述的SRAM型存儲器單元的方法，包括下列步驟
-提供所述絕緣襯底上的半導(dǎo)體，所述絕緣襯底上的半導(dǎo)體包括通過所述絕緣層與所述基底襯底隔開的所述半導(dǎo)體材料薄膜，-通過注入在所述基底襯底中形成背控制柵極。本發(fā)明的另一主題涉及一種控制如上文所述的存儲器單元的方法，其特征在于， 定義了所謂的“高的”正電壓以及小于高壓的所謂的“低的”正或零電壓以對所述晶體管的背控制柵極加偏壓，以及根據(jù)單元控制操作的類型，將高壓或低壓動(dòng)態(tài)施加到所述晶體管的背控制柵極上。根據(jù)該方法的其他特征-該方法包括對于待機(jī)操作而言，對所述存取晶體管的背控制柵極以及對所述導(dǎo)電晶體管和充電晶體管的背控制柵極施加低壓；-該方法包括對于讀取操作而言，對所述存取晶體管的背控制柵極施加低壓，對所述導(dǎo)電晶體管和充電晶體管的背控制柵極施加高壓；-該方法包括對于寫入操作而言，對所述存取晶體管的背控制柵極施加高壓，對所述導(dǎo)電晶體管和充電晶體管的背控制柵極施加低壓。


從接下來參考附圖所作出的具體描述，將顯現(xiàn)本發(fā)明的其他特征和優(yōu)點(diǎn)，其中圖1是根據(jù)本發(fā)明的SRAM單元的電路圖，圖2顯示了 SRAM單元的拓?fù)?，圖3是圖2所示的單元沿A-A的剖面圖；圖4是圖2所示的單元沿B-B的剖面圖；圖5顯示了包括多個(gè)根據(jù)本發(fā)明的單元的SRAM陣列的拓?fù)?；圖6顯示了通過背控制柵極控制晶體管的閾值電壓的特性。
具體實(shí)施例方式SRAM單元的結(jié)構(gòu)圖1顯示了與根據(jù)本發(fā)明的SRAM型存儲器單元相對應(yīng)的電路圖。存儲器單元包括六個(gè)晶體管Tl至T6。這些晶體管中有兩個(gè)是存取晶體管Tl和T4。晶體管Tl和晶體管T4是在絕緣襯底上的半導(dǎo)體上制成的，每一個(gè)晶體管具有前柵極G以及可被控制以改變晶體管的性能的背控制柵極BG1。優(yōu)選地，使用背柵極線將兩個(gè)存取晶體管Tl、T4的背控制柵極BGl共同連接到同一電位，這可以提供簡單和低成本的控制，不過也可以將每個(gè)背柵極連接到分別的電位。存取晶體管Tl和存取晶體管T4中的每一個(gè)的前柵極G均連接到字線WL。此外，存取晶體管Tl和存取晶體管T4的漏極分別連接到位線BLl和位線BL2，位線BL2補(bǔ)充位線BLl。存儲器單元進(jìn)一步包括兩個(gè)反相器，每個(gè)反相器包括在電源電壓VDD和地GND之間串聯(lián)的充電晶體管T3、T6和導(dǎo)電晶體管Τ2、Τ5。每個(gè)反相器具有由串聯(lián)晶體管共同的前柵極所構(gòu)成的輸入以及由串聯(lián)晶體管共同的源極所構(gòu)成的輸出。
這些反相器以傳統(tǒng)上的常規(guī)的方式反向耦合，一個(gè)反相器的輸入連接到另一個(gè)反相器的輸出，反之亦然。應(yīng)注意的是，與存取晶體管Tl和存取晶體管T4類似，晶體管T2、晶體管T3、晶體管T5和晶體管T6除了前柵極G之外還具有背控制柵極BG2。優(yōu)選地，使用背柵極線將晶體管T2、晶體管T3、晶體管T5和晶體管T6的背控制柵極BG2共同連接到同一電位，這可以提供簡單和低成本的控制，不過也可以將每個(gè)背柵極連接到分別的電位。優(yōu)選地，背控制柵極BGl和背控制柵極BG2獨(dú)立于晶體管T1-T6的源極和漏極且不與其連接。施加到控制背柵極BGl和控制背柵極BG2上的電壓獨(dú)立于電源電壓VDD和地 GND,并且可以是任意一個(gè)連續(xù)范圍的值，例如VDD/2或VDD/3。存取晶體管Tl和存取晶體管T4用于在存儲器單元的讀取和寫入操作中控制反向耦合反相器的存取。每個(gè)存取晶體管Tl和T4的源極電極因此連接到其中一個(gè)反相器的輸出并且連接到另一反相器的輸入。圖2顯示了相應(yīng)的存儲器單元的拓?fù)?。圖3是圖2所示的單元沿A-A的剖面。我們將首先將重點(diǎn)討論存取晶體管Tl (所給出的解釋對于第二存取晶體管T4也是有效的)。絕緣襯底上的半導(dǎo)體包括通過絕緣層與基底襯底2隔開的半導(dǎo)體材料薄膜1。絕緣襯底上的半導(dǎo)體例如是絕緣體SOI襯底上的硅。根據(jù)優(yōu)選實(shí)施例，絕緣層為隱埋氧化物BOX層。絕緣層例如是由SW2制成的。晶體管Tl是具有源極區(qū)域S、漏極區(qū)域D以及在源極區(qū)域和漏極區(qū)域之間延伸的浮動(dòng)溝道C的NFET晶體管。漏極區(qū)域D和源極區(qū)域S優(yōu)選地與絕緣BOX層接觸，從而晶體管是全耗盡的。于是襯底具備“FD SOI”的條件。晶體管也可以是部分耗盡的，但該技術(shù)不太有優(yōu)勢，因?yàn)榘雽?dǎo)體材料薄膜和絕緣層的厚度較大，使得背控制柵極的作用變得非常弱(只有百分之幾)；此外，在這種情況下， 溝道必須摻雜，這對應(yīng)于在可變性方面可與體襯底相比的情形。前柵極G在溝道C的上方以傳統(tǒng)上常規(guī)的方式在襯底的表面上延伸，并且通過電介質(zhì)層3與溝道C隔開。在本發(fā)明的上下文中，晶體管Tl的背控制柵極BGl在絕緣BOX層下方面對所述晶體管的溝道C設(shè)置在基底襯底2中。從圖3也可以看出，晶體管T2是具有源極區(qū)域S、漏極區(qū)域D以及在源極區(qū)域和漏極區(qū)域之間延伸的浮動(dòng)溝道C的NFET晶體管(如同晶體管T5)。漏極區(qū)域D和源極區(qū)域S優(yōu)選地與絕緣BOX層接觸，從而晶體管是全耗盡的。前柵極G在溝道C的上方以傳統(tǒng)上常規(guī)的方式在襯底的表面上延伸，并且通過電介質(zhì)層3與溝道C隔開。在本發(fā)明的上下文中，晶體管T2的背控制柵極BG2在絕緣BOX層下方面對所述晶
7體管的溝道C設(shè)置在基底襯底2中。參考圖4，晶體管T3是具有源極區(qū)域S、漏極區(qū)域D以及在源極區(qū)域和漏極區(qū)域之間延伸的浮動(dòng)溝道C的PFET晶體管(如同晶體管T6)。漏極區(qū)域D和源極區(qū)域S優(yōu)選地與絕緣BOX層接觸，從而晶體管是全耗盡的?；蛘?，如上文所述，晶體管T2、晶體管T3、晶體管T5和晶體管T6也可以是部分耗盡的。前柵極G在溝道C的上方以傳統(tǒng)上常規(guī)的方式在襯底的表面上延伸，并且通過電介質(zhì)層3與其隔開。在本發(fā)明的上下文中，晶體管T3的背控制柵極BG2在絕緣BOX層下方面對所述晶體管的溝道C設(shè)置在基底襯底2中。僅作為例證性示例，絕緣襯底上的半導(dǎo)體薄膜1的厚度介于1. 5nm和50nm之間， 絕緣BOX層的厚度介于1.5和50nm之間。如果背控制柵極不具有不同的工作函數(shù)，則其電導(dǎo)率被選擇為與FET晶體管的電導(dǎo)率是相同類型的(換言之，對于N溝道晶體管而言是N型電導(dǎo)率，對于P溝道晶體管而言是P型電導(dǎo)率)。為了使待機(jī)模式(standby mode)中的泄漏電流最小化，理想的情形是在全部晶體管中，頂部摻雜區(qū)域具有大約IO18Cm3或更高的摻雜濃度，并且是與每個(gè)晶體管的類型相反的類型。但是，這樣需要在存儲器單元下方形成三個(gè)不同的背控制柵極，這具有使單元的表面積增加大約50%或更多的直接效果，因?yàn)楸仨氈亟拥矫總€(gè)單元單獨(dú)的背控制柵極上。由于欲達(dá)目的是使晶體管的尺寸最小化，以使SRAM單元的表面積最小化，因此限定了最合適的取舍(trade-off)。因此，存取晶體管Tl和存取晶體管T4是具有N+型背控制柵極BGl的NFET晶體管。導(dǎo)電晶體管T2和導(dǎo)電晶體管T5是具有N+型背控制柵極BG2的NFET晶體管。充電晶體管T3和充電晶體管T6是具有N+型背控制柵極BG2的PFET晶體管。如圖3和圖4所示，背控制柵極BGl和背控制柵極BG2分別通過阱4和阱5與基底襯底6隔開，具有與P-襯底的偏壓相反的偏壓，襯底2包括區(qū)域4、區(qū)域5和區(qū)域6。阱4是N-型的，用于N+背控制柵極BGl ；阱5是P-型的，用于N+背控制柵極BG2。阱4和阱5的電壓被選擇為背控制柵極和阱之間的電節(jié)點(diǎn)所產(chǎn)生的寄生二極管總是反向的，二極管將背控制柵極與阱以及背控制柵極BG2隔離開來。本發(fā)明還涉及包括多個(gè)如上文所述的SRAM單元的存儲器陣列。這種陣列如圖5所示。陣列編排成行和列。按照慣例，字線WL的方向(在本發(fā)明的情況下，也可以是晶體管T2、晶體管T3、晶體管T5和晶體管T6的背控制柵極BG2的方向)代表行，其在圖5中是水平的，而列是在位線(由金屬構(gòu)成)的方向上，其為豎直的(圖5中未顯示)。陣列根據(jù)應(yīng)用需要包括多個(gè)行和列。在本發(fā)明的情況下，存儲器單元的特殊的特征在于具有背控制柵極BGl和背控制柵極BG2。一方面通過尋址(對于字線WL)，另一方面通過操作模式(讀取或?qū)懭?對反相器的背控制柵極BG2譯碼。背控制柵極BGl “調(diào)制”島I中的存取晶體管(見圖5)。通過阱4將島I在單元下面連接起來。背控制柵極BGl的N+電導(dǎo)率必須避免形成二極管，因此可以直接在晶體管下面加偏壓。制造SRAM單元的方法通過將掩?；ハ鄬R的常規(guī)方法來制造SRAM單元。例如在S. M. Kang和 Y. Leblebici 所著的題為“CMOS Digital Integrated Circuit Design =Analysis and Desigh",McGraw-Hi 11 Publishing Co. , New York，NY，2003—書的
第二章中描述了合適的方法。位于絕緣BOX層下方的水平(level)都是通過注入形成的?？刂芐RAM單元的晶體管的特件在本發(fā)明的上下文中，動(dòng)態(tài)地使用背控制柵極BGl和背控制柵極BG2 根據(jù)單元控制操作的類型(待機(jī)、讀取、寫入)有效調(diào)制其上施加的電壓。通過對每個(gè)晶體管的背控制柵極加正偏壓或負(fù)偏壓(典型為+/-0. 3V)，可以單獨(dú)地調(diào)制晶體管的性能。特別地，可以使晶體管的閾值電壓偏移。當(dāng)這種情況發(fā)生時(shí)，改變閾值電壓等效于改變溝道的物理寬度。因此，在本發(fā)明的上下文中，一旦，所有晶體管的溝道的物理寬度被一次全部限定，但是對于每個(gè)晶體管而言，可以通過控制背控制柵極單獨(dú)改變其溝道的外觀(有效)寬度。由于可以改變背控制柵極上所施加的電壓，因此本發(fā)明具有動(dòng)態(tài)改變溝道的外觀寬度的優(yōu)點(diǎn)?？捎霉奖硎就ㄟ^背控制柵極的晶體管的閾值電壓的變化Vth = Vto- α . Vbg,其中Vth代表晶體管的閾值電壓，VBe代表背柵極上所施加的電壓，Vttl代表標(biāo)稱閾值電壓(工作函數(shù)可以使其偏移，取決于使用的是N型背控制柵極還是P型背控制柵極)， α代表與晶體管的幾何結(jié)構(gòu)有關(guān)的系數(shù)?？梢蕴貏e根據(jù)下面的關(guān)系來模擬系數(shù)α 其中t。xl代表隔開前柵極和溝道的柵極電介質(zhì)層的厚度，t。x2代表隔開背控制柵極和溝道的絕緣層的厚度，tSi代表薄膜的厚度。因此，應(yīng)理解的是，晶體管的背控制柵極的摻雜類型可能使標(biāo)稱閾值電壓偏移，或者也可能不使標(biāo)稱閾值電壓偏移，背控制柵極的偏壓可以調(diào)節(jié)閾值電壓。因此可能得益于，(通過減小閾值電壓)增加晶體管的有源極狀態(tài)下的傳導(dǎo)電流 Iw以及(通過增加閾值電壓)減小晶體管的無源極狀態(tài)下的泄漏電流1_。
于是，可以通過在背控制柵極上施加對于N晶體管而言是正的而對于P晶體管而言是小于VDD的電壓來降低閾值電壓。此外，本發(fā)明不限于使用零或正的背控制柵極電壓，而是還擴(kuò)展到使用零或負(fù)的背控制柵極電壓。當(dāng)硅和BOX厚度過大時(shí)，系數(shù)α迅速減小。例如，考慮0. 35V的Vttl，0. 15V的工作函數(shù)加在其上得到0. 5V的閾值電壓Vth。如果操作模式需要閾值電壓Vth達(dá)到0.2V以便工作，則α必須等于0.3(對于電源電壓VDD = IV來講)。如果厚度比不允許這樣，則必須(通過精煉工藝)降低工作函數(shù)，以便獲得操作模式所需要的0. 2V的電壓。顯然，在其他模式中必須用負(fù)的背控制柵極電壓進(jìn)行補(bǔ)償，以便“找到”這些模式所需要的0. 5V。圖6顯示了在SOI (或者，一般地，絕緣電介質(zhì)上的半導(dǎo)體SeOI)襯底上制造的晶體管的閾值電壓的控制，該控制是通過對在絕緣層下方面對晶體管的溝道設(shè)置在基底襯底中的背控制柵極加偏壓來實(shí)現(xiàn)的。在該圖6中，中心曲線Cn代表標(biāo)稱特性l0g(ID(Ve))的示例(沒有背控制柵極的晶體管)。下列值僅為示例。很明顯，Iw的值可以根據(jù)技術(shù)在100 μ Α/μ m和2000 μ Α/μ m 之間變化，電流Itw可以在IfA/ μ m和30ηΑ/ μ m之間變化。分別在150 μ A/ μ m 禾口 5ηΑ/ μ m 建立電流 Ion 和 Ioffo底部曲線CVT_代表在工作函數(shù)被控制在OV的情況下，在背控制柵極的作用下的標(biāo)稱特性log (ID (Vg))。該底部曲線顯示了閾值電壓的增加。分別在100 μ A/ μ m和200pA/ μ m建立電流Ion禾口 Ioff。頂部曲線CVT+代表沒有工作函數(shù)的背控制柵極的情況下并由標(biāo)稱電源電壓Vdd控制。該底部曲線顯示了閾值電壓的減小。分別在200μΑ/μπ!和IOOnA/μ m建立電流Iw和
I0FFo因此應(yīng)理解的是，通過對背控制柵極加正偏壓或負(fù)偏壓，這樣調(diào)制的晶體管的閾值電壓及其特征電流I 和Icw覆蓋了底部CVT_曲線和頂部Cvt+曲線之間的全部空間。本發(fā)明允許減小/增加溝道的外觀寬度，當(dāng)電源電壓變低時(shí)外觀寬度變得更大， 這反映到I 和Itw的明顯變化上。應(yīng)注意的是，就這一點(diǎn)而言，本發(fā)明的技術(shù)領(lǐng)域中的趨勢是未來的幾代會使用具有越來越低的電源電壓的電子元件。因此，本發(fā)明是更加有益于未來幾代的先驗(yàn)。接下來具體描述在待機(jī)、寫入和讀取這三個(gè)操作模式中控制存儲器單元的方法。待機(jī)模式如下表所示，在待機(jī)模式中，存取晶體管Tl和存取晶體管T4被阻塞，這導(dǎo)致位線 BLl和位線BL2的反相器斷開。在基底襯底2和包含背控制柵極BG2的阱5上施加電源電壓VDD，而在包含背控制柵極BGl的阱4上施加零電壓。在存取晶體管Tl和存取晶體管T4的背控制柵極BGl上施加與VDD相比較低的電壓 Vbgi °因此增加了晶體管Tl和晶體管T4的閾值電壓，如果BG電壓很低的話更是如此。這樣的結(jié)果是傳導(dǎo)電流Iqn和泄漏電流Iqff最小化(在下表中用-sign表示)。Vbg2表示施加在晶體管T2、晶體管T3、晶體管T5和晶體管T6的背控制柵極上的電壓。在待機(jī)模式中，電壓VBe2減小。對于NFET晶體管T2和NFET晶體管T5而言，因此減小了泄漏電流。對于PFET晶體管T3和PFET晶體管T6而言，因此泄漏電流可能會更高；但是，在 SRAM單元中，通常使用具有低電導(dǎo)率和小泄露的PFET晶體管。
權(quán)利要求
1.一種SRAM型存儲器單元，包括絕緣襯底上的半導(dǎo)體，包括通過絕緣(BOX)層與基底襯底O)隔開的半導(dǎo)體材料薄膜⑴；六個(gè)晶體管(T1-T6)，包括兩個(gè)存取晶體管(Tl，T4)、兩個(gè)導(dǎo)電晶體管(Τ2， ^)和兩個(gè)充電晶體管(Τ3，Τ6)，所述充電晶體管(Τ3，Τ6)被設(shè)置為與所述導(dǎo)電晶體管(Τ2，Τ5)形成兩個(gè)反向耦合的反相器，每個(gè)晶體管(Τ1-Τ6)包括設(shè)置在所述薄膜(1)中的漏極區(qū)域(D) 和源極區(qū)域(S)、在所述源極區(qū)域和所述漏極區(qū)域之間延伸的溝道(C)以及位于所述溝道 (C)上方的前柵極(G)，所述存儲器單元的特征在于，每個(gè)晶體管(Τ1-Τ6)具有背控制柵極(BG1，BG2)，所述背控制柵極(BG1，BG2)在所述基底襯底O)中形成在所述溝道(C)下方并且能夠被加偏壓以便調(diào)制所述晶體管的閾值電壓，第一背柵極線將所述存取晶體管(Tl，T4)的背控制柵極 (BGl)連接到第一電位，第二背柵極線將所述導(dǎo)電晶體管(T2，T5)和所述充電晶體管(T3， T6)的背控制柵極連接到第二電位，根據(jù)單元控制操作的類型來調(diào)制所述第一電位和所述第二電位。
2.根據(jù)權(quán)利要求1所述的SRAM型存儲器單元，其特征在于，所述存取晶體管(Tl，T4) 和所述導(dǎo)電晶體管(T2，T5)是NFET晶體管，所述充電晶體管(Τ3，Τ6)是PFET晶體管，且所述存取晶體管(Τ1，Τ4)的背控制柵極(BGl)具有N+電導(dǎo)率，所述導(dǎo)電晶體管(Τ2，Τ5)和所述充電晶體管(Τ3，Τ6)的背控制柵極(BG2)具有N+電導(dǎo)率。
3.根據(jù)權(quán)利要求1或2所述的SRAM型存儲器單元，其特征在于，所述導(dǎo)電晶體管(Τ2， Τ5)和所述充電晶體管(Τ3，Τ6)的背控制柵極(BG2)在所述基底襯底(2)中在所述溝道(C) 下方設(shè)置在阱(5)中，所述阱(5)的電導(dǎo)率與所述背控制柵極(BG2)的電導(dǎo)率相反。
4.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的SRAM型存儲器單元，其特征在于，所述SRAM型存儲器單元是全耗盡的。
5.一種存儲器陣列，包括多個(gè)根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的SRAM單元，其特征在于，每個(gè)晶體管(Τ1-Τ6)的溝道具有最小的物理寬度，但具有能夠通過對所述晶體管的背控制柵極(BG1，BG》施加電位來調(diào)制的外觀寬度。
6.一種制造根據(jù)權(quán)利要求1所述的SRAM型存儲器單元的方法，其特征在于，包括下列步驟提供所述絕緣襯底上的半導(dǎo)體，所述絕緣襯底上的半導(dǎo)體包括通過所述絕緣(BOX)層與所述基底襯底( 隔開的所述半導(dǎo)體材料薄膜(1)，通過注入在所述基底襯底O)中形成背控制柵極(BG1，BG2)。
7.—種控制根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的存儲器單元的方法，其特征在于，定義了所謂的“高的”正電壓以及小于高壓的所謂的“低的”正或零電壓以對所述晶體管(T1-T6) 的背控制柵極(BG1，BG2)加偏壓，以及根據(jù)單元控制操作的類型，將高壓或低壓動(dòng)態(tài)施加到所述晶體管(T1-T6)的背控制柵極(BG1，BG2)上。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，該方法包括對于待機(jī)操作而言，對所述存取晶體管(Tl，T4)的背控制柵極(BGl)以及對所述導(dǎo)電晶體管(T2，T5)和充電晶體管 (T3，T6)的背控制柵極(BG2)施加低壓。
9.根據(jù)權(quán)利要求7和8中任一項(xiàng)所述的方法，其特征在于，該方法包括對于讀取操作而言，對所述存取晶體管(Tl，T4)的背控制柵極(BGl)施加低壓，對所述導(dǎo)電晶體管(T2， T5)和充電晶體管(T3，T6)的背控制柵極(BG2)施加高壓。
10.根據(jù)權(quán)利要求7至9中任一項(xiàng)所述的方法，其特征在于，該方法包括對于寫入操作而言，對所述存取晶體管(Τ1，Τ4)的背控制柵極(BGl)施加高壓，對所述導(dǎo)電晶體管(Τ2， Τ5)和充電晶體管(Τ3，Τ6)的背控制柵極(BG2)施加低壓。
全文摘要
本發(fā)明公開了一種SRAM型存儲器單元，包括絕緣襯底上的半導(dǎo)體，包括通過絕緣(BOX)層與基底襯底(2)隔開的半導(dǎo)體材料薄膜(1)；六個(gè)晶體管，包括兩個(gè)存取晶體管(T1，T4)、兩個(gè)導(dǎo)電晶體管(T2，T5)和兩個(gè)充電晶體管(T3，T6)，充電晶體管被設(shè)置為與導(dǎo)電晶體管形成兩個(gè)反向耦合的反相器，其特征在于，每個(gè)晶體管具有背控制柵極(BG1，BG2)，背控制柵極在基底襯底中形成在溝道下方并且能夠被加偏壓以便調(diào)制晶體管的閾值電壓，第一背柵極線將存取晶體管的背控制柵極連接到第一電位，第二背柵極線將導(dǎo)電晶體管和充電晶體管的背控制柵極連接到第二電位，根據(jù)單元控制操作的類型來調(diào)制第一電位和第二電位。
文檔編號G11C11/413GK102194516SQ20111005482
公開日2011年9月21日 申請日期2011年3月7日 優(yōu)先權(quán)日2010年3月8日
發(fā)明者B-Y·阮, C·馬聚爾, R·費(fèi)朗 申請人:S.O.I.Tec絕緣體上硅技術(shù)公司