專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本申請涉及半導(dǎo)體存儲裝置，更具體地說，涉及用于使字線放電的技術(shù)。
背景技術(shù)：
通常，半導(dǎo)體存儲裝置接收外部電源，產(chǎn)生具有不同電壓電平的內(nèi)部電壓，并使用這些內(nèi)部電壓來操作內(nèi)部電路。具體地，諸如NAND快閃存儲器的非易失性存儲裝置產(chǎn)生具有不同電壓電平的多個字線控制電壓，并在每個操作模式下將特定的字線控制電壓傳送到指定字線。例如，用于數(shù)據(jù)編程操作的字線控制電壓具有非常高的電壓電平。如果用于數(shù)據(jù)編程的字線控制電壓被傳送到字線，則耦合到該字線的相應(yīng)的存儲單元被編程。為了驗證在數(shù)據(jù)編程操作之后存儲單元是否被準確編程，將用于數(shù)據(jù)讀取的字線控制電壓傳送到該字線以執(zhí)行數(shù)據(jù)讀取操作，并將在與該字線耦合的相應(yīng)的存儲單元中的編程數(shù)據(jù)輸出。一般地，反復(fù)執(zhí)行數(shù)據(jù)編程操作和數(shù)據(jù)讀取操作，直至存儲單元被準確編程為止。作為參考， 用于驗證存儲單元是否被準確編程的數(shù)據(jù)讀取操作被稱為驗證操作。在向字線傳送用于數(shù)據(jù)編程的字線控制電壓的時間段與向字線傳送用于數(shù)據(jù)讀取的字線控制電壓的時間段之間，發(fā)生字線放電時間段。換言之，在用于數(shù)據(jù)編程的高電壓電平的字線控制電壓的供應(yīng)被中斷之后且在用于數(shù)據(jù)讀取的字線控制電壓被供應(yīng)之前的字線放電時間段期間，字線通常被放電到接地電壓(VSS)。通過使用電荷泵浦產(chǎn)生用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓。在將字線放電至接地電壓(VSS)并反復(fù)供應(yīng)高電位的控制電壓時，需要耗費相當(dāng)多的時間來將字線降低至接地電壓(VSS)的電平。另外，還需要相當(dāng)多的時間來使已降低至接地電壓(VSQ的電平的字線重新上升到規(guī)定的電平。因此，從電流消耗方面考慮，使具有高電壓電平的字線下降到接地電壓的電平并使具有接地電壓的電平的字線重新上升到規(guī)定的電平的操作是不利的。

發(fā)明內(nèi)容
在本發(fā)明的一個實施例中，一種半導(dǎo)體存儲裝置包括電壓傳送單元，所述電壓傳送單元被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；以及字線放電單元，所述字線放電單元被配置為在所述第一操作時間段與所述第二操作時間段之間的放電時間段，使所述字線放電到比接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平。
在本發(fā)明的另一個實施例中，一種半導(dǎo)體存儲裝置包括電壓傳送單元，所述電壓傳送單元被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；放電控制脈沖發(fā)生單元，所述放電控制脈沖發(fā)生單元被配置為產(chǎn)生第一放電控制脈沖信號和第二放電控制脈沖信號，所述第一放電控制脈沖信號在所述第一操作時間段與所述第二操作時間段之間的放電時間段的預(yù)定的初始時間段期間被激活，所述第二放電控制脈沖信號在所述放電時間段期間被激活；第一字線放電單元，所述第一字線放電單元被配置為在所述第一放電控制脈沖信號的激活時間段期間使所述字線放電至接地電壓； 以及第二字線放電單元，所述第二字線放電單元被配置為在所述第二放電控制脈沖信號的激活時間段期間使所述字線放電到比接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平。在本發(fā)明的另一個實施例中，一種半導(dǎo)體存儲裝置包括電壓傳送單元，所述電壓傳送單元被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；放電控制電壓發(fā)生單元，所述放電控制電壓發(fā)生單元被配置為產(chǎn)生放電控制電壓，所述放電控制電壓具有與控制編碼的編碼值相對應(yīng)的電壓電平；以及字線放電單元， 所述字線放電單元被配置為在所述第一操作時間段與所述第二操作時間段之間的放電時間段使所述字線放電到比接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平，并根據(jù)所述放電控制電壓的電壓電平來控制對所述字線進行放電時的電壓轉(zhuǎn)換速率。


結(jié)合附圖描述本發(fā)明的特征、方面和實施例，在附圖中圖1是描述根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)圖；圖2是圖1所示的半導(dǎo)體存儲裝置中的字線的電壓電平的變化的圖示；圖3是描述根據(jù)本發(fā)明的另一個實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)圖；圖4是圖3所示的放電控制脈沖發(fā)生單元的操作的圖示；以及圖5是描述根據(jù)本發(fā)明的另一個實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)圖。
具體實施例方式下面參照附圖結(jié)合示例性實施例，描述根據(jù)本發(fā)明的半導(dǎo)體存儲裝置。作為參考，要注意的是，對于在附圖和本說明書中用來指代器件、模塊的某些術(shù)語、符號和標志，以及在需要時用于具體的單元的那些術(shù)語、符號和標志，相同的數(shù)據(jù)、符號或標志可能不是指代相同的器件、模塊或者整個電路中的相同的器件、模塊?？傊?，電路的邏輯信號和二進制數(shù)據(jù)值根據(jù)電壓電平而被劃分為高電平(H)和低電平(L)，并且可以表示為‘1’和‘0’。同時，數(shù)據(jù)信號的數(shù)據(jù)值可以根據(jù)電壓電平或電流大小而不同地表示為單比特形式或多比特形式。圖1是描述根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)圖。根據(jù)本發(fā)明的一個實施例的半導(dǎo)體存儲裝置只包括簡化的結(jié)構(gòu)，以便可以清楚簡明地描述技術(shù)原理。參見圖1，半導(dǎo)體存儲裝置包括字線控制電壓發(fā)生單元10A、電壓傳送單元20A、字線放電單元30A和存儲單元40A。下面描述如上述配置的半導(dǎo)體存儲裝置的詳細結(jié)構(gòu)和主要操作。存儲單元40A由第一存儲器串41A和第二存儲器串42A組成。在根據(jù)一個實施例的半導(dǎo)體存儲裝置中，示出了有限數(shù)量的字線(WL)、存儲單元和位線，以便清楚簡明地解釋本發(fā)明的原理。第一存儲器串41A耦合到偶位線BL_E，而第二存儲器串42A耦合到奇位線BL_0。 存儲器串被配置為具有彼此串聯(lián)耦合的多個存儲單元。下面描述具有代表性的第一存儲器串41A。32個非易失性存儲單元MCOE至MC31E串聯(lián)耦合在第一選擇晶體管MNlO與第二選擇晶體管MNll之間。利用第一選擇信號線DSL的電壓電平來控制第一選擇晶體管MN10，而利用第二選擇信號線SSL的電壓電平來控制第二選擇晶體管MN11。利用經(jīng)由字線Wi)至 WL31傳送的多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4來控制32個非易失性存儲單元MCOE至MC3IE的操作。在本發(fā)明的該實施例中，非易失性存儲單元由包括控制柵和浮置柵的晶體管構(gòu)成。字線控制電壓發(fā)生單元IOA被配置為產(chǎn)生具有不同電壓電平的多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。在本發(fā)明的該實施例中，字線控制電壓發(fā)生單元IOA通過電荷泵浦來產(chǎn)生多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。也就是說，由第一字線控制電壓發(fā)生部IlA產(chǎn)生的第一字線控制電壓V_CTRL1、由第二字線控制電壓發(fā)生部12A產(chǎn)生的第二字線控制電壓V_CTRL2、由第三字線控制電壓發(fā)生部13A產(chǎn)生的第三字線控制電壓V_CTRL3和由第四字線控制電壓發(fā)生部14A產(chǎn)生的第四字線控制電壓 V_CTRL4被產(chǎn)生為具有不同的電壓電平。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和 V.CTRL4各自被傳送到根據(jù)數(shù)據(jù)編程操作和/或數(shù)據(jù)讀取操作而被選中或未選中的字線。電壓傳送單元20A被配置為在第一操作時間段將多個字線控制電壓V_CTRL1、V_ CTRL2、V_CTRL3和V_CTRL4中的第一字線控制電壓V_CTRL1傳送到指定字線，而在第二操作時間段將多個字線控制電SV_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第二字線控制電壓V_CTRL2傳送到所述指定字線。第一操作時間段被定義為數(shù)據(jù)編程時間段，而第二操作時間段被定義為數(shù)據(jù)讀取時間段。電壓傳送單元20A被配置為響應(yīng)于內(nèi)部命令CMD_INT和字線電壓選擇信號SEL_ WL_V<0:31>，將多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4傳送到指定字線。 內(nèi)部命令CMD_INT和字線電壓選擇信號SEL_WL_V<0:31>是從命令控制電路輸出的信號。首先，當(dāng)施加控制數(shù)據(jù)編程操作的內(nèi)部命令CMD_INT時，電壓傳送單元20A在字線電壓選擇信號SEL_WL_V<0:31>的控制下，將各個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3 和V_CTRL4傳送到指定字線。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于數(shù)據(jù)編程的字線控制電壓被傳送到被選中以執(zhí)行數(shù)據(jù)編程操作的字線，而具有比用于數(shù)據(jù)編程的字線控制電壓低的電壓電平的字線控制電壓被傳送到未選中的字線。與被傳送了用于數(shù)據(jù)編程的字線控制電壓的字線耦合的存儲單元被編程，而耦合到未選中的字線的存儲單元不被編程。接著，當(dāng)施加控制數(shù)據(jù)讀取操作的內(nèi)部命令CMD_INT時，電壓傳送單元20A在字線
7電壓選擇信號SEL_WL_V<0:31>的控制下，將各個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3 和V_CTRL4傳送到指定字線。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于數(shù)據(jù)讀取的字線控制電壓被傳送到被選中以執(zhí)行數(shù)據(jù)讀取操作的字線，而具有比用于數(shù)據(jù)讀取的字線控制電壓高的電壓電平的字線控制電壓被傳送到未選中的字線。與被傳送了用于數(shù)據(jù)讀取的字線控制電壓的字線耦合的存儲單元經(jīng)由位線將編程數(shù)據(jù)輸出。字線放電單元30A被配置為在第一操作時間段與第二操作時間段之間的放電時間段期間、或者換言之在數(shù)據(jù)編程時間段與數(shù)據(jù)讀取時間段之間的放電時間段期間，使字線放電到比接地電壓VSS高且比用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓低的電壓電平。接地電壓VSS的電壓電平被定義為0V。在本實施例中，字線放電單元30A由耦合在字線(WL)與第一節(jié)點m之間的第一 MOS 二極管MD1、耦合在第一節(jié)點m 與第二節(jié)點N2之間的第二 MOS 二極管MD2和耦合在第二節(jié)點N2與接地電壓VSS的端子之間并由放電信號DIS_C控制的NMOS晶體管麗1構(gòu)成。放電信號DIS_C是從命令控制電路輸出的信號。因此，如果放電信號DIS_C被激活為高電平，則NMOS晶體管麗1導(dǎo)通，于是將字線放電。由第一 MOS 二極管MDl和第二 MOS 二極管MD2的閾值電壓Vth來確定字線最終要放電到的電平。作為參考，在不同實施例中，設(shè)置在字線放電單元30A中的二極管的數(shù)量可以彼此不同。圖2是圖1所示的半導(dǎo)體存儲裝置中的字線的電壓電平的變化的圖。下面參照圖2和3描述如上述配置的半導(dǎo)體存儲裝置的內(nèi)部操作。圖2示出被選中用于數(shù)據(jù)編程操作的選中的字線‘選中的WL’的電壓電平的變化和未選中的字線‘未選中的WL’的電壓電平的變化。作為這些變化的代表，下面描述選中的字線‘選中的WL’的電壓電平的變化。半導(dǎo)體存儲裝置反復(fù)執(zhí)行數(shù)據(jù)編程操作和數(shù)據(jù)讀取操作，以對存儲單元進行準確地編程。數(shù)據(jù)讀取操作對應(yīng)于驗證操作。首先，在數(shù)據(jù)編程時間段期間，半導(dǎo)體存儲裝置將用于數(shù)據(jù)編程的字線控制電壓傳送到選中的字線‘選中的WL’。接著，在數(shù)據(jù)編程時間段之后的放電時間段期間，半導(dǎo)體存儲裝置使選中的字線 ‘選中的WL’放電至比接地電壓VSS高的電壓電平。此后，在放電時間段之后的數(shù)據(jù)讀取時間段期間，半導(dǎo)體存儲裝置將用于數(shù)據(jù)讀取的字線控制電壓傳送到選中的字線‘選中的WL’。在放電時間段期間，字線放電單元30A使選中的字線1中的WL’放電至比接地電壓VSS高的電壓電平?？梢詫⒆志€的最終放電電平設(shè)置為比用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓低。由于在放電時間段期間選中的字線‘選中的WL’被放電至比接地電壓VSS高的電平，因此，在放電時間段之后的數(shù)據(jù)讀取時間段期間，使字線的電壓電平提高所耗費的時間和電流消耗可以減少。由于使未選中的字線‘未選中的WL’放電的操作也是根據(jù)上述操作來進行的，因此將不再贅述。圖3是根據(jù)本發(fā)明的另一個實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)的圖示。為了清楚簡明地描述技術(shù)原理，根據(jù)本發(fā)明的此實施例的半導(dǎo)體存儲裝置只包括簡化的結(jié)構(gòu)。
參見圖3，半導(dǎo)體存儲裝置包括字線控制電壓發(fā)生單元10B、電壓傳送單元20B、第一字線放電單元31B、第二字線放電單元32B、存儲單元40B和放電控制脈沖發(fā)生單元50B。下面描述如上述配置的半導(dǎo)體存儲裝置的詳細結(jié)構(gòu)和主要操作。存儲單元40B由第一存儲器串41B和第二存儲器串42B組成。在根據(jù)本發(fā)明的此實施例的半導(dǎo)體存儲裝置中，為了清楚簡明地描述本發(fā)明，示出了有限數(shù)量的字線(WL)、存儲單元和位線。第一存儲器串41B耦合到偶位線BL_E，而第二存儲器串42B耦合到奇位線BL_0。 存儲器串被配置為具有彼此串聯(lián)耦合的多個存儲單元。下面描述具有代表性的第一存儲器串41B。32個非易失性存儲單元MCOE至MC31E串聯(lián)耦合在第一選擇晶體管MNlO與第二選擇晶體管MNll之間。利用第一選擇信號線DSL的電壓電平來控制第一選擇晶體管MN10，而利用第二選擇信號線SSL的電壓電平來控制第二選擇晶體管麗11。利用經(jīng)由字線Wi)至 WL31傳送的多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4來控制32個非易失性存儲單元MCOE至MC3IE的操作。在本發(fā)明的此實施例中，非易失性存儲單元由包括控制柵和浮置柵的晶體管構(gòu)成。字線控制電壓發(fā)生單元IOB被配置為產(chǎn)生具有不同電壓電平的多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。在本發(fā)明的該實施例中，字線控制電壓發(fā)生單元IOB通過電荷泵浦來產(chǎn)生多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。換言之，由第一字線控制電壓發(fā)生部IlB產(chǎn)生的第一字線控制電壓V_CTRL1、由第二字線控制電壓發(fā)生部12B產(chǎn)生的第二字線控制電壓V_CTRL2、由第三字線控制電壓發(fā)生部1 產(chǎn)生的第三字線控制電壓V_CTRL3和由第四字線控制電壓發(fā)生部14B產(chǎn)生的第四字線控制電壓 V_CTRL4被產(chǎn)生為具有不同的電壓電平。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和 V.CTRL4各自被傳送到根據(jù)數(shù)據(jù)編程操作和/或數(shù)據(jù)讀取操作被選中或未選中的字線。電壓傳送單元20B被配置為在第一操作時間段將多個字線控制電壓V_CTRL1、V_ CTRL2、V_CTRL3和V_CTRL4中的第一字線控制電壓V_CTRL1傳送到指定字線，而在第二操作時間段將多個字線控制電SV_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第二字線控制電壓V_CTRL2傳送到所述指定字線。第一操作時間段被定義為數(shù)據(jù)編程時間段，而第二操作時間段被定義為數(shù)據(jù)讀取時間段。電壓傳送單元20B響應(yīng)于內(nèi)部命令CMD_INT和字線電壓選擇信號SEL_WL_ V<0:31>，將多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4傳送到指定字線。內(nèi)部命令CMD_INT和字線電壓選擇信號SEL_WL_V<0:31>是從命令控制電路輸出的信號。首先，如果施加了控制數(shù)據(jù)編程操作的內(nèi)部命令CMD_INT，則電壓傳送單元20B在字線電壓選擇信號SEL_WL_V<0:31>的控制下，將各個字線控制電壓V_CTRL1、V_CTRL2、V_ CTRL3和V_CTRL4傳送到指定字線。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_ CTRL4中用于數(shù)據(jù)編程的字線控制電壓被傳送到被選中以執(zhí)行數(shù)據(jù)編程操作的字線，而具有比用于數(shù)據(jù)編程的字線控制電壓低的電壓電平的字線控制電壓被傳送到未選中的字線。 與被傳送了用于數(shù)據(jù)編程的字線控制電壓的字線耦合的存儲單元被編程，而耦合到未選中的字線的存儲單元不被編程。其次，當(dāng)施加控制數(shù)據(jù)讀取操作的內(nèi)部命令CMD_INT時，電壓傳送單元20B在字線電壓選擇信號SEL_WL_V<0:31>的控制下，將各個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4傳送到指定字線。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于數(shù)據(jù)讀取的字線控制電壓被傳送到被選中以執(zhí)行數(shù)據(jù)讀取操作的字線，而具有比用于數(shù)據(jù)讀取的字線控制電壓高的電壓電平的字線控制電壓被傳送到未選中的字線。與被傳送了用于數(shù)據(jù)讀取的字線控制電壓的字線耦合的存儲單元經(jīng)由位線將編程數(shù)據(jù)輸出。放電控制脈沖發(fā)生單元50B被配置為產(chǎn)生第一放電控制脈沖信號DIS_C1和第二放電控制脈沖信號DIS_C2，所述第一放電控制脈沖信號DIS_C1在第一操作時間段與第二操作時間段之間的放電時間段的預(yù)定的初始時間段期間被激活，所述第二放電控制脈沖信號DIS_C2在放電時間段期間被激活。第一字線放電單元31B被配置為在第一放電控制脈沖信號DIS_C1的激活時間段期間使字線(WL)放電至接地電壓VSS。第一字線放電單元31B包括耦合在字線(WL)與接地電壓(VSS)的端子之間并由第一放電控制脈沖信號DIS_C1控制的NMOS晶體管麗1。第二字線放電單元32B被配置為在第二放電控制脈沖信號DIS_C2的激活時間段期間使字線(WL)放電到比接地電壓VSS高且比用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓低的電壓電平。第二字線放電單元32B包括耦合在字線(WL)與第一節(jié)點m之間的第一 MOS 二極管MD1、耦合在第一節(jié)點m與第二節(jié)點N2之間的第二 MOS 二極管MD2和耦合在第二節(jié)點N2與接地電壓VSS的端子之間并由第二放電控制脈沖信號DIS_ C2控制的NMOS晶體管麗2。應(yīng)當(dāng)注意，在不同實施例中，設(shè)置在第二字線放電單元30B中的二極管的數(shù)量可以彼此不同。圖4是圖3所示的放電控制脈沖發(fā)生單元的操作的圖。下面參照圖3和4描述如上述配置的半導(dǎo)體存儲裝置的內(nèi)部操作。第一放電控制脈沖信號DIS_C1是在放電時間段的預(yù)定的初始時間段期間被激活的信號。第二放電控制脈沖信號DIS_C2是在放電時間段期間被激活的信號。因此，在放電時間段的預(yù)定的初始時間段期間，選中的字線1中的WL’同時通過第一字線放電單元31B 和第二字線放電單元32B被快速放電。另外，在上述預(yù)定的初始時間段之后的放電時間段期間，選中的字線‘選中的WL’通過第二字線放電單元32B被放電到比接地電壓高的電平。 字線的最終放電電平可以被設(shè)置為比用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓低。由于選中的字線‘選中的WL’在預(yù)定的初始時間段是通過同時使用接地電壓VSS 被快速放電并且隨后在剩下的放電時間段期間被放電到比接地電壓VSS高的電平，因此， 在放電時間段之后的數(shù)據(jù)讀取時間段期間，提高字線的電壓電平所耗費的時間和電流消耗可以減少。圖5是描述根據(jù)本發(fā)明的另一個實施例的半導(dǎo)體存儲裝置的結(jié)構(gòu)圖。為了清楚簡明地描述技術(shù)原理，根據(jù)本發(fā)明的此實施例的半導(dǎo)體存儲裝置只包括簡化的結(jié)構(gòu)。參見圖5，半導(dǎo)體存儲裝置包括字線控制電壓發(fā)生單元10C、電壓傳送單元20C、字線放電單元30C、存儲單元40C和放電控制電壓發(fā)生單元50C。下面描述如上述配置的半導(dǎo)體存儲裝置的具體結(jié)構(gòu)和主要操作。存儲單元40C由第一存儲器串41C和第二存儲器串42C組成。在根據(jù)本發(fā)明的該實施例的半導(dǎo)體存儲裝置中，示出了有限數(shù)量的字線(WL)、存儲單元和位線，以便清楚地解釋本發(fā)明。第一存儲器串41C耦合到偶位線BL_E，而第二存儲器串42C耦合到奇位線BL_0。 存儲器串被配置為具有彼此串聯(lián)耦合的多個存儲單元。下面描述具有代表性的第一存儲器串41C。32個非易失性存儲單元MCOE至MC31E串聯(lián)耦合在第一選擇晶體管MNlO與第二選擇晶體管MNll之間。利用第一選擇信號線DSL的電壓電平來控制第一選擇晶體管MN10，而利用第二選擇信號線SSL的電壓電平來控制第二選擇晶體管麗11。利用經(jīng)由字線Wi)至 WL31傳送的多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4來控制32個非易失性存儲單元MCOE至MC3IE的操作。在本發(fā)明的該實施例中，非易失性存儲單元由包括控制柵和浮置柵的晶體管構(gòu)成。字線控制電壓發(fā)生單元IOC被配置為產(chǎn)生具有不同電壓電平的多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。在本發(fā)明的該實施例中，字線控制電壓發(fā)生單元IOC通過電荷泵浦來產(chǎn)生多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4。換言之，由第一字線控制電壓發(fā)生部IlC產(chǎn)生的第一字線控制電壓V_CTRL1、由第二字線控制電壓發(fā)生部12C產(chǎn)生的第二字線控制電壓V_CTRL2、由第三字線控制電壓發(fā)生部13C產(chǎn)生的第三字線控制電壓V_CTRL3和由第四字線控制電壓發(fā)生部14C產(chǎn)生的第四字線控制電壓 V_CTRL4被產(chǎn)生為具有不同的電壓電平。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和 V.CTRL4各自被傳送到根據(jù)數(shù)據(jù)編程操作和數(shù)據(jù)讀取操作被選中或未選中的字線。電壓傳送單元20C被配置為在第一操作時間段將多個字線控制電壓V_CTRL1、V_ CTRL2、V_CTRL3和V_CTRL4中的第一字線控制電壓V_CTRL1傳送到指定字線，而在第二操作時間段將多個字線控制電SV_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中的第二字線控制電 SV_CTRL2傳送到所述指定字線。第一操作時間段被定義為數(shù)據(jù)編程時間段，而第二操作時間段被定義為數(shù)據(jù)讀取時間段。電壓傳送單元20C響應(yīng)于內(nèi)部命令CMD_INT和字線電壓選擇信號SEL_WL_ V<0:31>，將多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4傳送到指定字線。內(nèi)部命令CMD_INT和字線電壓選擇信號SEL_WL_V<0:31>是從命令控制電路輸出的信號。首先，當(dāng)施加控制數(shù)據(jù)編程操作的內(nèi)部命令CMD_INT時，電壓傳送單元20C在字線電壓選擇信號SEL_WL_V<0:31>的控制下，將各個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3 和V_CTRL4傳送到指定字線。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_CTRL4中用于數(shù)據(jù)編程的字線控制電壓被傳送到被選中以執(zhí)行數(shù)據(jù)編程操作的字線，而具有比用于數(shù)據(jù)編程的字線控制電壓低的電壓電平的字線控制電壓被傳送到未選中的字線。與被傳送了用于數(shù)據(jù)編程的字線控制電壓的字線耦合的存儲單元被編程，而耦合到未選中的字線的存儲單元不被編程。接下來，當(dāng)施加控制數(shù)據(jù)讀取操作的內(nèi)部命令CMD_INT時，電壓傳送單元20C在字線電壓選擇信號SEL_WL_V<0:31>的控制下，將各個字線控制電壓V_CTRL1、V_CTRL2、V_ CTRL3和V_CTRL4傳送到指定字線。多個字線控制電壓V_CTRL1、V_CTRL2、V_CTRL3和V_ CTRL4中用于數(shù)據(jù)讀取的字線控制電壓被傳送到被選中以執(zhí)行數(shù)據(jù)讀取操作的字線，而具有比用于數(shù)據(jù)讀取的字線控制電壓高的電壓電平的字線控制電壓被傳送到未選中的字線。 與被傳送了用于數(shù)據(jù)讀取的字線控制電壓的字線耦合的存儲單元經(jīng)由位線將編程數(shù)據(jù)輸出ο
11
放電控制電壓發(fā)生單元50C被配置為產(chǎn)生放電控制電壓V_SL0PE，放電控制電壓 V_SL0PE具有與控制編碼C0DE<0:N>的編碼值相對應(yīng)的電壓電平?？刂凭幋aC0DE<0:N>可以被定義為從模式寄存器組(MRQ輸出的信號，可以被定義為從外部直接輸入的編碼，或者被定義為從命令控制電路輸出的信號。字線放電單元30C被配置為在第一操作時間段與第二操作時間段之間的放電時間段期間、即在數(shù)據(jù)編程時間段與數(shù)據(jù)讀取時間段之間的放電時間段期間，使字線放電到比接地電壓VSS高且比用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓低的電壓電平。字線放電單元30C根據(jù)放電控制電壓V_SL0PE的電壓電平來控制字線放電的電壓轉(zhuǎn)換速率(slew rate)。在本實施例中，字線放電單元30C包括耦合在字線(WL)與第一節(jié)點m之間的第一 MOS 二極管MDl、耦合在第一節(jié)點m與第二節(jié)點N2之間的第二 MOS 二極管MD2、耦合在第二節(jié)點N2與第三節(jié)點N3之間并由放電控制電壓V_SL0PE控制的第一 NMOS晶體管麗1、 和耦合在第三節(jié)點N3與接地電壓VSS的端子之間并由放電信號DIS_C控制的第二 NMOS晶體管MN2。放電信號015_(是一種使能信號，并且是在放電時間段期間被激活為高電平的信號。由放電控制電壓V_SL0PE控制的第一 NMOS晶體管麗1根據(jù)放電控制電壓V_SL0PE的電壓電平來對第二節(jié)點N2與第三節(jié)點N3之間的電流驅(qū)動強度進行控制，并且據(jù)此控制字線的電壓轉(zhuǎn)換速率。應(yīng)當(dāng)注意，在不同實施例中，設(shè)置在字線放電單元30C中的二極管的數(shù)量可以彼此不同。在放電時間段期間，字線放電單元30C使選中的字線1中的WL’放電到比接地電壓高的電平。字線的最終放電電平可以被設(shè)置為比用于數(shù)據(jù)編程的字線控制電壓和用于數(shù)據(jù)讀取的字線控制電壓低。由于在放電時間段期間選中的字線‘選中的WL’被放電到比接地電壓VSS高的電平，因此，在放電時間段之后的數(shù)據(jù)讀取時間段期間，使字線的電壓電平提高所耗費的時間和電流消耗可以減少。另外，可以通過放電控制電SV_SL0PE來控制位線放電的電壓轉(zhuǎn)換速率。如上所述，在根據(jù)本發(fā)明的實施例的半導(dǎo)體存儲裝置中，可以縮短字線放電所耗費的時間。另外，可以減少字線放電所需的電流量。另外，可以控制字線放電的電壓轉(zhuǎn)換速率。盡管上面已經(jīng)描述了一些實施例，但是對于本領(lǐng)域技術(shù)人員來說將理解的是，描述的實施例僅僅是示例性的。因此，不應(yīng)當(dāng)基于描述的實施例來限制本發(fā)明的半導(dǎo)體存儲裝置。確切的說，本發(fā)明的半導(dǎo)體存儲裝置僅根據(jù)所附的權(quán)利要求書并結(jié)合以上說明書和附圖來限定。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，包括電壓傳送單元，所述電壓傳送單元被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；以及字線放電單元，所述字線放電單元被配置為在所述第一操作時間段與所述第二操作時間段之間的放電時間段期間，使所述字線放電到比接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，還包括字線控制電壓發(fā)生單元，所述字線控制電壓發(fā)生單元被配置為產(chǎn)生所述多個字線控制電壓，所述多個字線控制電壓的每個具有不同的電壓電平。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，連接到所述字線的存儲單元包括非易失性存儲單元。
4.如權(quán)利要求3所述的半導(dǎo)體存儲裝置，其中，每個非易失性存儲單元包括具有控制柵和浮置柵的晶體管。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，所述第一操作時間段包括數(shù)據(jù)編程時間段，所述第二操作時間段包括數(shù)據(jù)讀取時間段。
6.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其中，所述字線控制電壓發(fā)生單元通過電荷泵浦來產(chǎn)生所述多個字線控制電壓。
7.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，所述電壓傳送單元響應(yīng)于內(nèi)部命令和字線電壓選擇信號，將所述多個字線控制電壓中的每個傳送給相應(yīng)的指定字線。
8.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中，所述字線放電單元包括耦合在所述字線與第一節(jié)點之間的第一二極管；耦合在所述第一節(jié)點與第二節(jié)點之間的第二二極管；以及耦合在所述第二節(jié)點與所述接地電壓的端子之間并由放電信號控制的晶體管。
9.一種半導(dǎo)體存儲裝置，包括電壓傳送單元，所述電壓傳送單元被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；放電控制脈沖發(fā)生單元，所述放電控制脈沖發(fā)生單元被配置為產(chǎn)生第一放電控制脈沖信號和第二放電控制脈沖信號，所述第一放電控制脈沖信號在所述第一操作時間段與所述第二操作時間段之間的放電時間段的預(yù)定的初始時間段期間被激活，所述第二放電控制脈沖信號在所述放電時間段期間被激活；第一字線放電單元，所述第一字線放電單元被配置為在所述第一放電控制脈沖信號的激活時間段期間使所述字線放電至接地電壓；以及第二字線放電單元，所述第二字線放電單元被配置為在所述第二放電控制脈沖信號的激活時間段期間使所述字線放電到比所述接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平。
10.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，還包括字線控制電壓發(fā)生單元，所述字線控制電壓發(fā)生單元被配置為產(chǎn)生具有不同的電壓電平的所述多個字線控制電壓。
11.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，連接到所述字線的存儲單元包括非易失性存儲單元。
12.如權(quán)利要求11所述的半導(dǎo)體存儲裝置，其中，每個非易失性存儲單元包括具有控制柵和浮置柵的晶體管。
13.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，所述第一操作時間段包括數(shù)據(jù)編程時間段，所述第二操作時間段包括數(shù)據(jù)讀取時間段。
14.如權(quán)利要求10所述的半導(dǎo)體存儲裝置，其中，所述字線控制電壓發(fā)生單元通過電荷泵浦來產(chǎn)生所述多個字線控制電壓。
15.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，所述電壓傳送單元響應(yīng)于內(nèi)部命令和字線電壓選擇信號，將所述多個字線控制電壓中的每個傳送給相應(yīng)的指定字線。
16.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，所述第一字線放電單元包括耦合在所述字線與所述接地電壓的端子之間并由所述第一放電控制脈沖信號控制的晶體管。
17.如權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中，所述第二字線放電單元包括耦合在所述字線與第一節(jié)點之間的第一二極管；耦合在所述第一節(jié)點與第二節(jié)點之間的第二二極管；以及耦合在所述第二節(jié)點與所述接地電壓的端子之間并由所述第二放電控制脈沖信號控制的晶體管。
18.一種半導(dǎo)體存儲裝置，包括電壓傳送單元，所述電壓傳送單元被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；放電控制電壓發(fā)生單元，所述放電控制電壓發(fā)生單元被配置為產(chǎn)生放電控制電壓，所述放電控制電壓具有與控制編碼的編碼值相對應(yīng)的電壓電平；以及字線放電單元，所述字線放電單元被配置為在所述第一操作時間段與所述第二操作時間段之間的放電時間段使所述字線放電到比接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平，并根據(jù)所述放電控制電壓的電壓電平來控制對所述字線進行放電時的電壓轉(zhuǎn)換速率。
19.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，還包括字線控制電壓發(fā)生單元，所述字線控制電壓發(fā)生單元被配置為產(chǎn)生具有不同的電壓電平的所述多個字線控制電壓。
20.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，其中，連接到所述字線的存儲單元包括非易失性存儲單元。
21.如權(quán)利要求20所述的半導(dǎo)體存儲裝置，其中，每個非易失性存儲單元包括具有控制柵和浮置柵的晶體管。
22.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，其中，所述第一操作時間段包括數(shù)據(jù)編程時間段，所述第二操作時間段包括數(shù)據(jù)讀取時間段。
23.如權(quán)利要求19所述的半導(dǎo)體存儲裝置，其中，所述字線控制電壓發(fā)生單元通過電荷泵浦來產(chǎn)生所述多個字線控制電壓。
24.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，其中，所述電壓傳送單元響應(yīng)于內(nèi)部命令和字線電壓選擇信號，將所述多個字線控制電壓中的每個傳送給相應(yīng)的指定字線。
25.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，其中，所述字線放電單元包括 耦合在所述字線與第一節(jié)點之間的第一二極管；耦合在所述第一節(jié)點與第二節(jié)點之間的第二二極管；以及耦合在所述第二節(jié)點與第三節(jié)點之間并由所述放電控制電壓控制的第一晶體管；以及耦合在所述第三節(jié)點與所述接地電壓的端子之間并由所述放電控制電壓控制的第二晶體管。
26.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，其中，所述控制編碼是從模式寄存器組輸出的編碼。
27.如權(quán)利要求18所述的半導(dǎo)體存儲裝置，其中，所述控制編碼是從命令控制電路輸出的編碼。
全文摘要
一種半導(dǎo)體存儲裝置包括電壓傳送單元，被配置為在第一操作時間段將多個字線控制電壓中的第一字線控制電壓傳送給指定字線，而在第二操作時間段將所述多個字線控制電壓中的第二字線控制電壓傳送給所述指定字線；以及字線放電單元，被配置為在所述第一操作時間段與所述第二操作時間段之間的放電時間段使所述字線放電到比接地電壓高且比所述第一字線控制電壓和所述第二字線控制電壓低的電壓電平。
文檔編號G11C16/06GK102237133SQ20101025186
公開日2011年11月9日 申請日期2010年8月12日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者崔宰源 申請人:海力士半導(dǎo)體有限公司