專(zhuān)利名稱(chēng)：監(jiān)控位線(xiàn)電壓的監(jiān)控電路及監(jiān)控方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器領(lǐng)域，具體涉及一種在存儲(chǔ)器中用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路 及監(jiān)控方法。
背景技術(shù)：
在存儲(chǔ)器(尤其是閃存)中，在某些情況下會(huì)需要對(duì)位線(xiàn)電壓進(jìn)行監(jiān)控。圖1示 出了現(xiàn)有技術(shù)中的用于對(duì)閃存中的位線(xiàn)電壓進(jìn)行監(jiān)控的電路。如圖1所示，電路包括柵極 相互連接的兩個(gè)PMOS晶體管(源極均連接至電源電壓VDD的第一 PMOS晶體管Ml和第二 PMOS晶體管M2)、運(yùn)放電路op、依次串聯(lián)的五個(gè)NMOS晶體管(第一 NMOS晶體管麗1、第二 NMOS晶體管MN2、第三NMOS晶體管MN3以及第四NMOS晶體管MN4、存儲(chǔ)單元MEM)、輸入端 與第二 PMOS晶體管M2的漏極相連的反相器D。其中，運(yùn)放電路op可選用公知的運(yùn)算放大器電路，并且其中，當(dāng)運(yùn)放電路op的反 向輸入端㈠的電壓大于運(yùn)放電路OP的正向輸入端⑴的電壓時(shí)，運(yùn)放電路OP輸出高電 平；反之，當(dāng)運(yùn)放電路op的反向輸入端的電壓小于正向輸入端的電壓時(shí)，運(yùn)放電路OP輸出 低電平。參考電壓信號(hào)vref(參考電壓信號(hào)vref例如可由參考電壓源所提供)被輸入至 運(yùn)放電路op的反向輸入端，運(yùn)放電路op的正向輸入端連接至第一 NMOS晶體管MNl的源極 并同時(shí)連接至第二 NMOS晶體管麗2的漏極。運(yùn)放電路op的輸出端連接至第一 NMOS晶體 管麗1的柵極。存儲(chǔ)單元MEM的柵極接存儲(chǔ)器的字線(xiàn)WL，漏極接存儲(chǔ)器的位線(xiàn)BL，且源極 接地。此外，反相器D的輸入端還連接至參考電流信號(hào)Iref，其中參考電流信號(hào)Iref例如 由參考電流源所提供。為了監(jiān)控位線(xiàn)電壓，提供了經(jīng)由切換電路S(例如開(kāi)關(guān))連接至運(yùn)放電路op的正 向輸入端的端口 TM0?？刂菩盘?hào)TMVON對(duì)切換電路S進(jìn)行控制，例如當(dāng)控制信號(hào)TMVON為高 電平或者低電平時(shí)，電路進(jìn)入監(jiān)控BL電壓的測(cè)試模式以監(jiān)控位線(xiàn)電壓。當(dāng)沒(méi)有電流流經(jīng)存儲(chǔ)單元MEM時(shí)，端口 TMO可很好地監(jiān)測(cè)BL電壓。然而，當(dāng)有電 流流經(jīng)存儲(chǔ)單元MEM時(shí)，則會(huì)出現(xiàn)不匹配的問(wèn)題。造成該不匹配的原因是由于位線(xiàn)BL上會(huì) 有電流，而在位線(xiàn)BL選擇路徑上會(huì)有電壓降(第二 NMOS晶體管麗2、第三NMOS晶體管麗3 以及第四NMOS晶體管MN4導(dǎo)通)，從而造成TMO的電壓和BL上電壓不匹配，從而使得端口 TMO所測(cè)得到電壓不準(zhǔn)?，F(xiàn)有技術(shù)中采用了例如高阻抗有源探頭或者納米探頭之類(lèi)的方案來(lái)解決上述技 術(shù)問(wèn)題，但是這樣的方案造成了極大的測(cè)試成本。因此，希望能夠提出一種即能夠解決位線(xiàn) 與測(cè)試端口之間的不匹配問(wèn)題又不會(huì)產(chǎn)生測(cè)試成本的簡(jiǎn)單的解決方案。

發(fā)明內(nèi)容
為了提供一種即能夠解決位線(xiàn)與測(cè)試端口之間的不匹配問(wèn)題又不會(huì)產(chǎn)生測(cè)試成 本的用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路，根據(jù)本發(fā)明的一個(gè)方面，提供了一種用于監(jiān)控位線(xiàn)電 壓的監(jiān)控電路包括第一監(jiān)測(cè)支路，用于在沒(méi)有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電
4壓進(jìn)行監(jiān)控；以及第二監(jiān)測(cè)支路，用于在有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn) 行監(jiān)控。通過(guò)提供兩條支路來(lái)分別在沒(méi)有電流流經(jīng)存儲(chǔ)單元時(shí)以及在有電流流經(jīng)存儲(chǔ)單 元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控，該監(jiān)控電路即能夠解決位線(xiàn)與測(cè)試端口之間的不匹 配問(wèn)題又不會(huì)產(chǎn)生測(cè)試成本。在上述用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路中，第一監(jiān)測(cè)支路中包括存儲(chǔ)單元，并且第 二監(jiān)測(cè)支路對(duì)第一監(jiān)測(cè)支路中存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行鏡像。在上述用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路中，，所述第一監(jiān)測(cè)支路包括源極相互連接 的第一 PMOS晶體管和第二 PMOS晶體管，并且第一 PMOS晶體管的源極和第二 PMOS晶體管 的源極連接至電源電壓；第一運(yùn)放電路，其中第一運(yùn)放電路的反向輸入端連接參考電壓信 號(hào)，第一運(yùn)放電路的正向輸入端連接至第一 NMOS晶體管的源極；串聯(lián)的第一 NMOS晶體管、 存儲(chǔ)單元；第一切換電路；以及通過(guò)第一切換電路連接至第一運(yùn)放電路的正向輸入端的第 一端口。在上述用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路中，所述第二監(jiān)測(cè)支路包括源極連接至電 源電壓的第三PMOS晶體管，其中第三PMOS晶體管的柵極與漏極互連；第五NMOS晶體管，其 漏極連接至第三PMOS晶體管的漏極；輸出端連接至第五NMOS晶體管的柵極的第二運(yùn)放電 路，并且第二運(yùn)放電路的反向輸入端連接至參考電壓信號(hào)，第二運(yùn)放電路的正向輸入端連 接至第五NMOS晶體管的源極；柵極相互連接的第九NMOS晶體管以及第十NMOS晶體管，其 中第九NMOS晶體管以及第十NMOS晶體管的源極均接地，以及第十NMOS晶體管與第五NMOS 晶體管串聯(lián)，第九NMOS晶體管的漏極與第九NMOS晶體管的柵極互連并且連接至第二 PMOS 晶體管的漏極。在上述用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路中，在第一 NMOS晶體管和存儲(chǔ)單元之間布 置第一路徑選擇電路，并且第五NMOS晶體管和第十NMOS晶體管之間布置第二路徑選擇電 路，其中第一路徑選擇電路與第二路徑選擇電路具有相同的結(jié)構(gòu)。更具體地說(shuō)，第一路徑選 擇電路包括依次串聯(lián)的第二 NMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管；第二路 徑選擇電路包括依次串聯(lián)的第六NMOS晶體管、第七NMOS晶體管以及第八NMOS晶體管；并 且其中，第二 NMOS晶體管的柵極連接至第六NMOS晶體管的柵極，第三NMOS晶體管的柵極 連接至第七NMOS晶體管的柵極，第四NMOS晶體管的柵極連接至第八NMOS晶體管的柵極。根據(jù)本發(fā)明的另一方面，提供了一種用于監(jiān)控位線(xiàn)電壓的監(jiān)控方法，包括布置第 一監(jiān)測(cè)支路，用于在沒(méi)有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控；以及布置 第二監(jiān)測(cè)支路，用于在有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控。在本發(fā)明的一個(gè)具體的實(shí)施方式中，所述方法包括在第一監(jiān)測(cè)支路中布置存儲(chǔ) 單元，并且利用第二監(jiān)測(cè)支路來(lái)對(duì)第一監(jiān)測(cè)支路中存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行鏡像。在本發(fā)明的一個(gè)具體的實(shí)施方式中，所述方法包括在所述第一監(jiān)測(cè)支路中布置 源極相互連接的第一 PMOS晶體管和第二 PMOS晶體管，并且第一 PMOS晶體管的源極和第 二 PMOS晶體管的源極連接至電源電壓；第一運(yùn)放電路，其中第一運(yùn)放電路的反向輸入端連 接參考電壓信號(hào)，第一運(yùn)放電路的正向輸入端連接至第一 NMOS晶體管的源極；串聯(lián)的第一 NMOS晶體管、存儲(chǔ)單元；第一切換電路；以及通過(guò)第一切換電路連接至第一運(yùn)放電路的正 向輸入端的第一端口。
在本發(fā)明的一個(gè)具體的實(shí)施方式中，所述方法包括在所述第二監(jiān)測(cè)支路中布置 源極連接至電源電壓的第三PMOS晶體管，其中第三PMOS晶體管的柵極與漏極互連 ’第五 NMOS晶體管，其漏極連接至第三PMOS晶體管的漏極；輸出端連接至第五NMOS晶體管的柵 極的第二運(yùn)放電路，并且第二運(yùn)放電路的反向輸入端連接至參考電壓信號(hào)，第二運(yùn)放電路 op的正向輸入端連接至第五NMOS晶體管的源極；柵極相互連接的第九NMOS晶體管以及第 十NMOS晶體管，其中第九NMOS晶體管以及第十NMOS晶體管的源極均接地，以及第十NMOS 晶體管與第五NMOS晶體管串聯(lián)，第九NMOS晶體管的漏極與第九NMOS晶體管的柵極互連并 且連接至第二 PMOS晶體管的漏極。本領(lǐng)域技術(shù)人員可以理解的是，根據(jù)本發(fā)明的監(jiān)控方法同樣可以實(shí)現(xiàn)根據(jù)本發(fā)明 的監(jiān)控電路所能實(shí)現(xiàn)的所有技術(shù)效果及優(yōu)勢(shì)。


圖1示出了現(xiàn)有技術(shù)中的用于對(duì)閃存中的位線(xiàn)電壓進(jìn)行監(jiān)控的電路。圖2示出了本發(fā)明實(shí)施例中所采用的用于對(duì)閃存中的位線(xiàn)電壓進(jìn)行監(jiān)控的監(jiān)控 電路。注意，附圖是示意性地，其用于說(shuō)明本發(fā)明，而非限制本發(fā)明。
具體實(shí)施例方式為了使本發(fā)明的內(nèi)容更加清楚和易懂，下面結(jié)合具體實(shí)施例和附圖對(duì)本發(fā)明的內(nèi) 容進(jìn)行詳細(xì)描述。圖2示出了本發(fā)明實(shí)施例中所采用的用于對(duì)閃存中的位線(xiàn)電壓進(jìn)行監(jiān)控的監(jiān)控 電路。如圖2所示，該監(jiān)控電路包括第一監(jiān)測(cè)支路以及第二監(jiān)測(cè)支路。更具體地說(shuō)，第一監(jiān)測(cè)支路與圖1所示的現(xiàn)有技術(shù)中的電路類(lèi)似，包括兩個(gè)PMOS 晶體管(源極均連接至電源電壓VDD的第一 PMOS晶體管Ml和第二 PMOS晶體管M2)、第一 運(yùn)放電路opl、依次串聯(lián)的五個(gè)NMOS晶體管(第一 NMOS晶體管麗1、第二 NMOS晶體管麗2、 第三NMOS晶體管麗3以及第四NMOS晶體管MN4、存儲(chǔ)單元MEM)、第一切換電路Sl (例如開(kāi) 關(guān))、第一端口 ΤΜ0。其中，第一運(yùn)放電路opl可選用公知的運(yùn)算放大器電路，并且其中，當(dāng)?shù)谝贿\(yùn)放電 路opl的反向輸入端的電壓大于第一運(yùn)放電路op的正向輸入端的電壓時(shí)，第一運(yùn)放電路 opl輸出高電平；反之，當(dāng)?shù)谝贿\(yùn)放電路opl的反向輸入端的電壓小于第一運(yùn)放電路opl的 正向輸入端的電壓時(shí)，第一運(yùn)放電路opl輸出低電平。參考電壓信號(hào)vref(參考電壓信號(hào) vref例如可由參考電壓源所提供)被輸入至第一運(yùn)放電路opl的反向輸入端，第一運(yùn)放電 路opl的正向輸入端連接至第一 NMOS晶體管麗1的源極并同時(shí)連接至第二 NMOS晶體管 麗2的漏極。第一運(yùn)放電路opl的輸出端連接至第一 NMOS晶體管麗1的柵極。存儲(chǔ)單元 MEM的柵極接存儲(chǔ)器的字線(xiàn)WL，漏極接存儲(chǔ)器的位線(xiàn)BL，且源極接地。第一端口 TMO通過(guò)第一切換電路Sl (例如開(kāi)關(guān))連接至第一運(yùn)放電路opl的正向 輸入端。控制信號(hào)TMVON對(duì)第一切換電路Sl進(jìn)行控制，例如當(dāng)控制信號(hào)TMVON為高電平或 者低電平時(shí)，電路進(jìn)入對(duì)存儲(chǔ)單元MEM中沒(méi)有電流流經(jīng)的情況下的存儲(chǔ)器位線(xiàn)BL電壓進(jìn)行 監(jiān)控的測(cè)試模式，以在第一端口 TMO監(jiān)控存儲(chǔ)單元MEM中沒(méi)有電流流經(jīng)的情況下的位線(xiàn)電壓。另一方面，第二監(jiān)測(cè)支路包括源極連接至電源電壓VDD的第三PMOS晶體管M3， 并且第三PMOS晶體管M3的柵極與漏極互連；依次串聯(lián)的第五NMOS晶體管麗5、第六NMOS 晶體管MN6、第七匪OS晶體管麗7、第八匪OS晶體管MN8，其中第五匪OS晶體管麗5的漏 極連接至第三PMOS晶體管M3的漏極；輸出端連接至第五NMOS晶體管麗5的柵極的第二運(yùn) 放電路op2，并且第二運(yùn)放電路op2的反向輸入端連接至參考電壓信號(hào)vref，第二運(yùn)放電路 op2的正向輸入端連接至第五NMOS晶體管麗5的源極；柵極相互連接的第九匪OS晶體管 MNll以及第十NMOS晶體管MN22，其中第九NMOS晶體管MNll以及第十NMOS晶體管MN22的 源極均接地GND，以及第十NMOS晶體管麗22的漏極連接至第八NMOS晶體管MN8的源極，第 九NMOS晶體管麗11的漏極與第九NMOS晶體管麗11的柵極互連并且連接至第二 PMOS晶 體管M2的漏極。其中，與第一運(yùn)放電路opl —樣，第二運(yùn)放電路op2可選用公知的運(yùn)算放大器電 路，并且其中，當(dāng)?shù)诙\(yùn)放電路op2的反向輸入端的電壓大于第二運(yùn)放電路op2的正向輸入 端的電壓時(shí)，第二運(yùn)放電路op2輸出高電平；反之，當(dāng)?shù)诙\(yùn)放電路op2的反向輸入端的電 壓小于第二運(yùn)放電路op2的正向輸入端的電壓時(shí)，第二運(yùn)放電路op2輸出低電平。并且，第二NMOS晶體管麗2的柵極以及第六NMOS晶體管MN6的柵極均連接至第一 信號(hào)YA，第三NMOS晶體管麗3的柵極以及第七NMOS晶體管麗7的柵極均連接至第二信號(hào) YB，第四NMOS晶體管MN4的柵極以及第八NMOS晶體管MN8的柵極均連接至第三信號(hào)YC。第二端口 TMl通過(guò)第二切換電路S2 (例如開(kāi)關(guān))連接至第十NMOS晶體管麗22的 漏極。由此，第十NMOS晶體管MN22的漏極上實(shí)際上鏡像(或者說(shuō)模擬)了存儲(chǔ)器位線(xiàn)BL 的電壓。這樣，利用控制信號(hào)TMVON對(duì)第二切換電路S2進(jìn)行控制，例如當(dāng)控制信號(hào)TMVON 為高電平或者低電平時(shí)，電路進(jìn)入對(duì)存儲(chǔ)單元MEM中存在電流流經(jīng)的情況下的存儲(chǔ)器位線(xiàn) BL電壓進(jìn)行監(jiān)控的測(cè)試模式，以在第二端口 TMl監(jiān)控存儲(chǔ)單元MEM中存在電流流經(jīng)的情況 下的位線(xiàn)電壓。這樣，盡管由于存儲(chǔ)單元MEM中有電流流經(jīng)而在第二至第四NMOS晶體管中 存在電壓降dV (同樣，在第六至第八NMOS晶體管中存在電壓降dV)，但是第二端口 TMl上檢 測(cè)出的電壓值并不受其干擾。在本發(fā)明的進(jìn)一步改進(jìn)中，可以利用控制信號(hào)TMVON對(duì)第一切換電路Sl以及第二 切換電路S2進(jìn)行控制，使得當(dāng)?shù)匾磺袚Q電路Sl導(dǎo)通時(shí)第二切換電路S2斷開(kāi)，而第二切換 電路S2導(dǎo)通時(shí)第一切換電路Sl斷開(kāi)。本領(lǐng)域技術(shù)人員可以理解的是，第一 NMOS晶體管麗1與存儲(chǔ)單元之間的NMOS晶 體管的數(shù)量并不限于三個(gè)，而是可以根據(jù)具體應(yīng)用而不同；實(shí)際上，對(duì)于本發(fā)明來(lái)說(shuō)，只要 第五NMOS晶體管MN5與第十NMOS晶體管MN22之間的NMOS晶體管的數(shù)量等于第一 NMOS 晶體管MNl與存儲(chǔ)單元之間的NMOS晶體管的數(shù)量即可。并且，需要說(shuō)明的是，在本發(fā)明中， 當(dāng)描述MOS晶體管相互串聯(lián)時(shí)，指的是各個(gè)MOS晶體管源極和漏極依次連接，從而使得當(dāng)所 有MOS晶體管導(dǎo)通時(shí)，流經(jīng)各個(gè)MOS晶體管的溝道電流相互連通。對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)明顯的是，可在不脫離本發(fā)明的范圍的情況下對(duì)本發(fā)明 進(jìn)行各種改變和變形。所描述的實(shí)施例僅用于說(shuō)明本發(fā)明，而不是限制本發(fā)明；本發(fā)明并不 限于所述實(shí)施例，而是僅由所附權(quán)利要求限定。
權(quán)利要求
一種用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路，包括第一監(jiān)測(cè)支路，用于在沒(méi)有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控；以及第二監(jiān)測(cè)支路，用于在有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控。
2.根據(jù)權(quán)利要求1所述的監(jiān)控電路，其特征在于，第一監(jiān)測(cè)支路中包括存儲(chǔ)單元，并且 第二監(jiān)測(cè)支路對(duì)第一監(jiān)測(cè)支路中存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行鏡像。
3.根據(jù)權(quán)利要求1所述的監(jiān)控電路，其特征在于，所述第一監(jiān)測(cè)支路包括源極相互連 接的第一 PM0S晶體管和第二 PM0S晶體管，并且第一 PM0S晶體管的源極和第二 PM0S晶體 管的源極連接至電源電壓；第一運(yùn)放電路，其中第一運(yùn)放電路的反向輸入端連接參考電壓信號(hào)，第一運(yùn)放電路的 正向輸入端連接至第一 NM0S晶體管的源極；串聯(lián)的第一 NM0S晶體管、存儲(chǔ)單元；第一切換電路；以及通過(guò)第一切換電路連接至第一運(yùn)放電路的正向輸入端的第一端口。
4.根據(jù)權(quán)利要求1或3所述的監(jiān)控電路，其特征在于，所述第二監(jiān)測(cè)支路包括源極連 接至電源電壓的第三PM0S晶體管，其中第三PM0S晶體管的柵極與漏極互連；第五NM0S晶體管，其漏極連接至第三PM0S晶體管的漏極；輸出端連接至第五NM0S晶體管的柵極的第二運(yùn)放電路，并且第二運(yùn)放電路的反向輸 入端連接至參考電壓信號(hào)，第二運(yùn)放電路的正向輸入端連接至第五NM0S晶體管的源極；柵極相互連接的第九NM0S晶體管以及第十NM0S晶體管，其中第九NM0S晶體管以及第 十NM0S晶體管的源極均接地，以及第十NM0S晶體管與第五NM0S晶體管串聯(lián)，第九NM0S晶 體管的漏極與第九NM0S晶體管的柵極互連并且連接至第二 PM0S晶體管的漏極。
5.根據(jù)權(quán)利要求4所述的監(jiān)控電路，其特征在于，在第一 NM0S晶體管和存儲(chǔ)單元之間布置第一路徑選擇電路，并且第五NM0S晶體管和 第十NM0S晶體管之間布置第二路徑選擇電路，其中第一路徑選擇電路與第二路徑選擇電 路具有相同的結(jié)構(gòu)。
6.根據(jù)權(quán)利要求5所述的監(jiān)控電路，其特征在于，第一路徑選擇電路包括依次串聯(lián)的第二 NM0S晶體管、第三NM0S晶體管以及第四NM0S 晶體管；第二路徑選擇電路包括依次串聯(lián)的第六NM0S晶體管、第七NM0S晶體管以及第八NM0S 晶體管；并且其中，第二 NM0S晶體管的柵極連接至第六NM0S晶體管的柵極，第三NM0S晶體管的柵 極連接至第七NM0S晶體管的柵極，第四NM0S晶體管的柵極連接至第八NM0S晶體管的柵 極。
7.一種用于監(jiān)控位線(xiàn)電壓的監(jiān)控方法，包括布置第一監(jiān)測(cè)支路，用于在沒(méi)有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān) 控；以及布置第二監(jiān)測(cè)支路，用于在有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控。
8.根據(jù)權(quán)利要求7所述的監(jiān)控方法，其特征在于，所述方法還包括在第一監(jiān)測(cè)支路中布置存儲(chǔ)單元，并且利用第二監(jiān)測(cè)支路來(lái)對(duì)第一監(jiān)測(cè)支路中存儲(chǔ)器 位線(xiàn)上的電壓進(jìn)行鏡像。
9.根據(jù)權(quán)利要求7或8所述的監(jiān)控方法，其特征在于，所述方法還包括在所述第一監(jiān)測(cè) 支路中布置源極相互連接的第一 PMOS晶體管和第二 PMOS晶體管，并且第一 PMOS晶體管的源極和 第二 PMOS晶體管的源極連接至電源電壓；第一運(yùn)放電路，其中第一運(yùn)放電路的反向輸入端連接參考電壓信號(hào)，第一運(yùn)放電路的 正向輸入端連接至第一 NMOS晶體管的源極；串聯(lián)的第一 NMOS晶體管、存儲(chǔ)單元；第一切換電路；以及通過(guò)第一切換電路連接至第一運(yùn)放電路的正向輸入端的第一端口。
10.根據(jù)權(quán)利要求7或8所述的監(jiān)控方法，其特征在于，所述方法還包括在所述第二監(jiān) 測(cè)支路中布置源極連接至電源電壓的第三PMOS晶體管，其中第三PMOS晶體管的柵極與漏極互連；第五NMOS晶體管，其漏極連接至第三PMOS晶體管的漏極；輸出端連接至第五NMOS晶體管的柵極的第二運(yùn)放電路，并且第二運(yùn)放電路的反向輸 入端連接至參考電壓信號(hào)，第二運(yùn)放電路的正向輸入端連接至第五NMOS晶體管的源極；柵極相互連接的第九NMOS晶體管以及第十NMOS晶體管，其中第九NMOS晶體管以及第 十NMOS晶體管的源極均接地，以及第十NMOS晶體管與第五NMOS晶體管串聯(lián)，第九NMOS晶 體管的漏極與第九NMOS晶體管的柵極互連并且連接至第二 PMOS晶體管的漏極。
全文摘要
本發(fā)明公開(kāi)了一種監(jiān)控位線(xiàn)電壓的監(jiān)控電路及監(jiān)控方法。根據(jù)本發(fā)明的用于監(jiān)控位線(xiàn)電壓的監(jiān)控電路包括第一監(jiān)測(cè)支路，用于在沒(méi)有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控；以及第二監(jiān)測(cè)支路，用于在有電流流經(jīng)存儲(chǔ)單元時(shí)對(duì)存儲(chǔ)器位線(xiàn)上的電壓進(jìn)行監(jiān)控。該監(jiān)控電路既能夠解決位線(xiàn)與測(cè)試端口之間的不匹配問(wèn)題又不會(huì)產(chǎn)生測(cè)試成本。
文檔編號(hào)G11C7/12GK101901632SQ20101025054
公開(kāi)日2010年12月1日 申請(qǐng)日期2010年8月11日 優(yōu)先權(quán)日2010年8月11日
發(fā)明者楊光軍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司