專利名稱：存儲器電路以及具有該存儲器電路的電壓檢測電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及進行非易失性存儲器元件中的數(shù)據(jù)的讀出及寫入的存儲器電路以及 具有該存儲器電路的電壓檢測電路。
背景技術(shù)：
近年來，非易失性存儲器元件已被應(yīng)用于各種電子設(shè)備中。例如，雖未圖示，但可將多個非易失性存儲器元件配置為矩陣狀。這里，在讀出數(shù) 據(jù)時，讀出電路與非易失性存儲器元件電連接來讀出數(shù)據(jù)，當(dāng)數(shù)據(jù)的讀出結(jié)束時，讀出電路 與非易失性存儲器元件斷開。此時，讀出的數(shù)據(jù)被鎖存在讀出電路中。另外，如圖10所示，適當(dāng)將非易失性存儲器元件的數(shù)據(jù)讀出到ICdntegrated Circuit 集成電路)內(nèi)部的電路中，以供在變更該電路的設(shè)定時使用。這里，非易失性存儲 器元件109 110構(gòu)成一對。以非易失性存儲器元件109為邏輯值“0”時非易失性存儲器 元件110為邏輯值“1”的方式，寫入電路105將數(shù)據(jù)寫入非易失性存儲器元件109 110。 讀出電路106在預(yù)定的定時從非易失性存儲器元件109 110中讀出數(shù)據(jù)(例如，參照專 利文獻1)。專利文獻1 日本特開2008-123644號公報(圖2)但是，在現(xiàn)有技術(shù)中，存儲器電路分別需要寫入電路105以及讀出電路106。因此， 存儲器電路的電路規(guī)模變大。

發(fā)明內(nèi)容
本發(fā)明鑒于上述課題，提供電路規(guī)模小的存儲器電路以及具有該存儲器電路的電 壓檢測電路。本發(fā)明為了解決上述課題，提供一種進行非易失性存儲器元件中的數(shù)據(jù)的讀出及 寫入的存儲器電路，其特征在于，該存儲器電路具有第一開關(guān)，其設(shè)置在第1信號的節(jié)點 與第2信號的節(jié)點之間；第二導(dǎo)電型的第一 MOS晶體管，其在針對所述非易失性存儲器元 件進行所述數(shù)據(jù)的加載時及寫入時被控制為截止，在讀出時被控制為導(dǎo)通，該第一 MOS晶 體管的源極與第二電源端子連接，漏極與所述第2信號的節(jié)點連接；第二導(dǎo)電型的第二MOS 晶體管，其響應(yīng)于第一電源電壓的輸入而導(dǎo)通，響應(yīng)于第二電源電壓的輸入而截止，該第二 MOS晶體管的柵極與所述第2信號的節(jié)點連接，源極與第二電源端子連接，漏極與反相器的 輸入端子連接；第二導(dǎo)電型的第三MOS晶體管，其在加載時及寫入時被控制為截止，在讀出 時被控制為導(dǎo)通，該第三MOS晶體管的源極經(jīng)由電流源與第二電源端子連接，漏極與所述 反相器的輸入端子連接；第一導(dǎo)電型的所述非易失性存儲器元件，該非易失性存儲器元件 的源極與第一電源端子連接；第一導(dǎo)電型的第四MOS晶體管，該第四MOS晶體管的源極與第 一電源端子連接；第一導(dǎo)電型的第五MOS晶體管，該第五MOS晶體管的源極與所述非易失性 存儲器元件以及所述第四MOS晶體管的漏極連接，漏極與所述反相器的輸入端子連接；所 述反相器；第一控制電路，其控制所述第四MOS晶體管，以使所述第四MOS晶體管在加載時導(dǎo)通，在寫入時及讀出時截止；以及第二控制電路，其控制所述第五MOS晶體管，以使所述 第五MOS晶體管在加載時響應(yīng)于第一電源電壓的輸入而截止、響應(yīng)于第二電源電壓的輸入 而導(dǎo)通，且使所述第五MOS晶體管在寫入時及讀出時導(dǎo)通。在本發(fā)明中，因為不需要另外設(shè)置寫入電路，所以存儲器電路的電路規(guī)模變小。


圖1是示出存儲器電路的圖。圖2是示出存儲器電路的動作的時序圖。圖3是示出計數(shù)器的框圖。圖4是示出計數(shù)器的動作的時序圖。圖5是示出電壓檢測電路的框圖。圖6是示出分壓電路的圖。圖7是用于說明分壓電路的分壓比設(shè)定方法的第一時序圖。圖8是用于說明分壓電路的分壓比設(shè)定方法的第二時序圖。圖9是用于說明分壓電路的分壓比設(shè)定方法的第三時序圖。圖10是示出現(xiàn)有的存儲器電路的框圖。標(biāo)號說明1存儲器電路2 5 “與”電路6 8 “或”電路9 11反相器12 “或非”電路14 17 開關(guān)21 23NM0S 晶體管26 27PM0S 晶體管28非易失性存儲器元件30電流源
具體實施例方式下面，參照附圖對本發(fā)明的實施方式進行說明。首先，對存儲器電路的結(jié)構(gòu)進行說明。圖1是示出存儲器電路的圖。存儲器電路1具有“與”電路2 5、“或”電路6 8、反相器9 11、“或非”電 路12、開關(guān)14 17、NMOS晶體管21 23、PMOS晶體管26 27、非易失性存儲器元件28 以及電流源30?！芭c”電路2的第一輸入端子與信號P RX的端子連接，第二輸入端子與時鐘信號 CLK的端子連接。開關(guān)14設(shè)置于作為第1信號的信號D的端子和作為第2信號的信號A的 節(jié)點之間，由“與”電路2的輸出信號控制。NMOS晶體管21的柵極與信號P的端子連接，源 極與接地端子連接，漏極與信號A的節(jié)點連接?！盎颉彪娐?的第一輸入端子與信號L的端子連接，第二輸入端子與信號P_R的端子連接，輸出端子與PMOS晶體管26的柵極連接?！芭c”電路3的第一輸入端子與信號P_RX 的端子連接，第二輸入端子與信號A的節(jié)點連接，輸出端子與PMOS晶體管27的柵極連接。 PMOS晶體管26的源極與電源端子連接，漏極與非易失性存儲器元件28的漏極以及PMOS晶 體管27的源極連接。非易失性存儲器元件28的源極與電源端子連接。PMOS晶體管27的 漏極與NMOS晶體管22 23的漏極以及反相器9的輸入端子連接。開關(guān)15設(shè)置在信號A的節(jié)點與信號B的節(jié)點之間，由“或”電路7的輸出信號控 制。NMOS晶體管22的柵極與信號A的節(jié)點連接，源極與接地端子連接。NMOS晶體管23的 柵極與信號P的端子連接。電流源30設(shè)置在NMOS晶體管23的源極與接地端子之間。反 相器9的輸出端子與信號B的節(jié)點連接。開關(guān)16設(shè)置在信號B的節(jié)點與信號C的節(jié)點之間，由“或”電路7的輸出信號控 制?！盎蚍恰彪娐?2的第一輸入端子與信號C的節(jié)點連接，第二輸入端子與信號P的端子連 接，輸出端子與反相器10的輸入端子連接。開關(guān)17設(shè)置在信號C的節(jié)點與信號Q的端子 之間，由“或”電路8的輸出信號控制。反相器10的輸出端子與信號Q的端子連接。反相 器11的輸入端子與信號Q的端子連接，輸出端子與信號QX的端子連接?！芭c”電路4的第一輸入端子與信號P_RX的端子連接，第二輸入端子與時鐘信號 CLKX的端子連接，輸出端子與“或”電路7的第一輸入端子連接。“或”電路7的第二輸入 端子與信號P_R的端子連接，第三輸入端子與信號PX的端子連接?！芭c”電路5的第一輸入 端子與信號P_RX的端子連接，第二輸入端子與時鐘信號CLK的端子連接，輸出端子與“或” 電路8的第一輸入端子連接?！盎颉彪娐?的第二輸入端子與信號PX的端子連接。接著，對存儲器電路1的動作進行說明。圖2是示出存儲器電路的動作的時序圖。其中，信號L在加載時被控制為低電平，在寫入時以及讀出時被控制為高電平?！醇虞d時〉[時間Tl T2時的動作(信號D為1的情況)]如圖2所示，信號P_R、信號P和信號PX被控制為低電平，信號P_RX被控制為高電 平。此時，由于信號P為低電平，所以NMOS晶體管21以及NMOS晶體管23截止。并且，由 于信號L以及信號P_R為低電平，所以“或”電路6的輸出信號為低電平，“或”電路6以使 PMOS晶體管26導(dǎo)通的方式動作。并且，由于信號P_RX以及時鐘信號CLK為高電平，所以 “與”電路2的輸出信號為高電平，“與”電路2以使開關(guān)14導(dǎo)通的方式動作。因此，高電平 的信號D得以輸入，信號A也為高電平。因為信號A為高電平，所以NMOS晶體管22導(dǎo)通， 反相器9的輸入信號為低電平，信號B為高電平。另外，因為信號？_1 以及信號A為高電平，所以“與”電路3的輸出信號為高電平， “與”電路3以使PMOS晶體管27截止的方式動作。[時間T2 T3時的動作(信號D為1的情況)]因為信號P_RX為高電平且時鐘信號CLKX為高電平，所以“與”電路4的輸出信號 為高電平。由此，“或”電路7的輸出信號也為高電平，“或”電路7以使開關(guān)15 16導(dǎo)通 的方式動作。即，信號A與信號B饋接(feedback)且為高電平，與此相伴，信號C也為高電 平。因為信號C為高電平且信號P為低電平，所以反相器10的輸入信號為低電平。由此， 信號Q為高電平，信號QX為低電平。[時間T3 T4時的動作(信號D為1的情況)]
因為信號P_RX為高電平且時鐘信號CLK為高電平，所以“與”電路5的輸出信號 為高電平。由此，“或”電路8的輸出信號也為高電平，“或”電路8以使開關(guān)17導(dǎo)通的方式 動作。S卩，信號C與信號Q饋接而為高電平，信號QX為低電平?！磳懭霑r〉未作圖示，由于信號P被控制為低電平，所以NMOS晶體管21以及NMOS晶體管23 截止。并且，由于信號L以及信號P_R被控制為高電平，所以“或”電路6的輸出信號為高 電平，“或”電路6以使PMOS晶體管26截止的方式動作。這里，電源電壓VDD被控制為比通 常時的電壓高。于是，由于P_RX被控制為低電平，所以“與”電路3的輸出信號為低電平， “與”電路3以使PMOS晶體管27導(dǎo)通的方式動作。此時，PMOS晶體管27導(dǎo)通且NMOS晶體 管22也導(dǎo)通，所以非易失性存儲器元件28的源極/漏極間電壓變高，非易失性存儲器元件 28的閾值電壓變低，對非易失性存儲器元件28進行寫入。〈讀出時〉未作圖示，在從非易失性存儲器元件28讀出時，開關(guān)15 16被控制為斷開，NMOS 晶體管21以及NMOS晶體管23被控制為導(dǎo)通。因為信號A為低電平，所以“與”電路3的 輸出信號為低電平，PMOS晶體管27導(dǎo)通，而NMOS晶體管22截止。另外，因為信號P_R被 控制為高電平，所以“或”電路6的輸出信號為高電平，因此PMOS晶體管26截止。于是，由 于已對非易失性存儲器元件28進行了寫入，所以非易失性存儲器元件28的驅(qū)動電流比電 流源30的恒定電流大，反相器9的輸入信號為高電平，信號B為低電平。此時，當(dāng)經(jīng)過了完 全確定反相器9的輸入信號所需的預(yù)定時間時，開關(guān)15 16被控制為導(dǎo)通，NMOS晶體管 21以及NMOS晶體管23被控制為截止。于是，信號C為低電平，反相器10的輸入信號為高 電平，信號Q為低電平，信號QX為高電平。來自非易失性存儲器元件28的信號響應(yīng)于開關(guān) 15導(dǎo)通而被饋接并保持，并且，響應(yīng)于開關(guān)16的導(dǎo)通而被讀出。此外，也可直接讀出所保持 的信號(信號B)。<加載時>[時間T6 T7時的動作(信號D為0的情況)]如上所述，NMOS晶體管21以及NMOS晶體管23截止。并且，“或”電路6以使PMOS 晶體管26導(dǎo)通的方式動作。并且，“與”電路2以使開關(guān)14導(dǎo)通的方式動作。因此，低電平 的信號D得以輸入，信號A也為低電平。因為信號A為低電平，所以NMOS晶體管22截止， 反相器9的輸入信號為高電平，信號B為低電平。此外，因為信號A為低電平，所以“與”電路3的輸出信號為低電平，“與”電路3以 使PMOS晶體管27導(dǎo)通的方式動作。另外，因為信號L以及信號P R為低電平，所以“或”電 路6的輸出信號為低電平，“或”電路6以使PMOS晶體管26導(dǎo)通的方式動作。[時間T7 T8時的動作(信號D為0的情況)]如上所述，“或”電路7以使開關(guān)15 16導(dǎo)通的方式動作。即，信號A與信號B饋 接且為低電平，與此相伴，信號C也為低電平。因為信號C為低電平且信號P為低電平，所 以反相器10的輸入信號為高電平。由此，信號Q保持低電平，信號QX保持高電平。[時間T8 T9時的動作(信號D為0的情況)]如上所述，“或”電路8以使開關(guān)17導(dǎo)通的方式動作。即，信號C與信號Q饋接且 為低電平，信號QX為高電平。
〈寫入時〉電源電壓VDD被控制為比通常時的電壓高。于是，信號P_RX被控制為低電平，所 以“與”電路3的輸出信號為低電平，“與”電路3以使PMOS晶體管27導(dǎo)通的方式動作(另 外，此時，信號A為低電平，所以“與”電路3的輸出信號為低電平，而PMOS晶體管27本來 就是導(dǎo)通的)。此時，雖然PMOS晶體管27導(dǎo)通，但由于NMOS晶體管22 23截止，所以非 易失性存儲器元件28的源極/漏極間電壓未升高，非易失性存儲器元件28未被寫入?！醋x出時〉由于非易失性存儲器元件28未被寫入，所以非易失性存儲器元件28的驅(qū)動電流 比電流源30的恒定電流小，反相器9的輸入信號為低電平，信號B為高電平。此外，在僅準(zhǔn)備一個存儲器電路1的情況下，不需要開關(guān)15。與此相伴，不再需要 對信號A與信號B進行饋接和保持。這里，該存儲器電路1可應(yīng)用于計數(shù)器。圖3是示出計數(shù)器的框圖。計數(shù)器55具有上述的存儲器電路Ia Ic以及遲延電路40。各存儲器電路的信號P R的端子與計數(shù)器55的信號P_R的端子連接。各存儲器 電路的時鐘信號CLK的端子與計數(shù)器55的時鐘信號CLK的端子連接。各存儲器電路的信 號P的端子與計數(shù)器55的信號P的端子連接。計數(shù)器55的數(shù)據(jù)信號DATA的端子與存儲器 電路Ia的信號D的端子連接。存儲器電路Ia的信號Q的端子經(jīng)由信號Q<1>的端子與存 儲器電路Ib的信號D的端子連接。存儲器電路Ib的信號Q的端子經(jīng)由信號Q<2>的端子 與存儲器電路Ic的信號D的端子連接。存儲器電路Ic的信號Q的端子依次經(jīng)由信號Q<d> 的端子以及遲延電路40與計數(shù)器55的信號P R的端子連接。接著，說明作為移位寄存器工作的計數(shù)器55的動作。圖4是示出計數(shù)器的動作的 時序圖。[Tl彡t彡T2時的動作]信號P被控制為高電平。于是，在各存儲器電路中，圖1中的NMOS晶體管21以及 NMOS晶體管23導(dǎo)通，預(yù)定的內(nèi)部節(jié)點被復(fù)位，存儲器電路自身也被復(fù)位。[T2 < t < T9時的、與時鐘信號CLK以及數(shù)據(jù)信號DATA相關(guān)的動作]在時間T3 T4、時間T5 T6和時間T7 T8的各個期間內(nèi)，輸入高電平的時鐘 信號CLK。在上述時鐘信號CLK的下降沿，輸入數(shù)據(jù)信號DATA。其中，僅時間T6的下降沿 的數(shù)據(jù)信號DATA為低電平，其它數(shù)據(jù)信號DATA均為高電平。另外，在此期間內(nèi)信號P_R被控制為低電平。[T4 < t < T9時的、與信號Q<1:2>以及信號Q<d>相關(guān)的動作]如圖4的信號Q<1>所示，在時間T4處的時鐘信號CLK的下降時，由于數(shù)據(jù)信號 DATA已經(jīng)變?yōu)楦唠娖?，所以信號Q<1>變?yōu)楦唠娖?。然后，在下一次的時鐘信號CLK的下降 時，由于數(shù)據(jù)信號DATA已經(jīng)變?yōu)榈碗娖?，因此信號Q<1>變?yōu)榈碗娖?。然后，在下一次的時 鐘信號CLK的下降時，數(shù)據(jù)信號DATA已經(jīng)變?yōu)楦唠娖剑虼诵盘朡<1>變?yōu)楦唠娖?。如圖 4的信號Q<2>所示，信號Q<2>比信號Q<1>滯后時鐘信號CLK的1個周期，如圖4的信號 Q<d>所示，信號Q<d>比信號Q<2>滯后時鐘信號CLK的1個周期。于是，在時間T9處，信號 Q<1:2>以及信號Q<d>分別被設(shè)定為<1、0、1>。[t = T9時的動作]
在各存儲器電路中，當(dāng)從時間T8處的信號Q<d>的上升起經(jīng)過了預(yù)定時間時，即， 當(dāng)從開始設(shè)定最后的信號起經(jīng)過了預(yù)定時間時，由遲延電路40將信號P_R控制為高電平。 信號P_RX是信號P_R的反轉(zhuǎn)信號，當(dāng)該信號P_RX為低電平時，圖1的“與”電路2的輸出 信號為低電平，“與”電路2以使開關(guān)14截止的方式動作。由此，完成了信號Q<1:2>以及信 號Q<d>的設(shè)定，并且，禁止進一步的信號設(shè)定。這里，該計數(shù)器55可應(yīng)用于這樣的電壓檢測電路該電壓檢測電路用于檢測某電 壓例如電源電壓VDD是否高于檢測電壓。對該電壓檢測電路的結(jié)構(gòu)進行說明。圖5是示出 電壓檢測電路的框圖。圖6是示出分壓電路的圖。電壓檢測電路50具有模式檢測電路51、“與”電路52、時鐘生成電路53、數(shù)據(jù)生 成電路54、電源接通復(fù)位電路(P0R:Power On Reset) 71、計數(shù)器55、分壓電路56、比較器 57、基準(zhǔn)電壓生成電路61以及保持電路72。另外，電壓檢測電路50具有電源端子、接地端 子以及輸出端子。模式檢測電路51響應(yīng)于輸出電壓V0UT、信號P_R和信號P_RX而動作，輸出信號 Zl以及信號Z4。“與”電路52響應(yīng)于輸出電壓VOUT以及信號Zl而動作，輸出信號Z3。時 鐘生成電路53以及數(shù)據(jù)生成電路54分別響應(yīng)于信號Z3而動作，并分別輸出時鐘信號CLK 以及數(shù)據(jù)信號DATA。計數(shù)器55響應(yīng)于時鐘信號CLK、數(shù)據(jù)信號DATA、信號P和信號PX而動 作，輸出設(shè)定數(shù)據(jù)Z2、信號P_R和信號P_RX。分壓電路56響應(yīng)于設(shè)定數(shù)據(jù)Z2而動作，輸出 分壓電壓VDET。比較器57的同相輸入端子輸入分壓電壓VDET，反相輸入端子輸入基準(zhǔn)電 壓VREF，從輸出端子輸出輸出電壓V0UT。比較器57響應(yīng)于信號Z5而動作。POR 71響應(yīng)于 信號Z4、信號P_R和信號P_RX而動作，輸出信號P以及信號PX。保持電路72響應(yīng)于信號 P以及信號PX而動作，輸出信號Z5。計數(shù)器55為上述圖3的計數(shù)器55。如圖6所示，分壓電路56在電源電壓VDD與 接地電壓VSS之間串聯(lián)連接有多個電阻，并且分別有多個開關(guān)與多個電阻并聯(lián)連接。該分 壓電路56通過信號Q<1:2>來進行各個開關(guān)的導(dǎo)通斷開控制，并通過變更分壓比來變更分 壓電壓VDET。接著，對電壓檢測電路50的動作進行說明?；鶞?zhǔn)電壓生成電路61生成基準(zhǔn)電壓VREF。分壓電路56根據(jù)分壓比對電源電壓 VDD進行分壓，輸出分壓電壓VDET。比較器57對基準(zhǔn)電壓VREF與分壓電壓VDET進行比較。 這里，在分壓電壓VDET >基準(zhǔn)電壓VREF(電源電壓VDD >檢測電壓)的情況下，輸出電壓 VOUT為高電平，在分壓電壓VDET <基準(zhǔn)電壓VREF(電源電壓VDD <檢測電壓)的情況下， 輸出電壓VOUT為低電平。接著，說明分壓電路56的分壓比設(shè)定方法的概要。對分壓電路56的分壓比進行設(shè)定的設(shè)定數(shù)據(jù)Z2未輸入至分壓電路56時的分壓 比為初始設(shè)定的分壓比。具體而言，是分壓電路56的各開關(guān)導(dǎo)通時的分壓比。這里，當(dāng)使 電源電壓VDD緩慢降低、從而初始設(shè)定的分壓電壓VDET <基準(zhǔn)電壓VREF時，輸出電壓VOUT 變?yōu)榈碗娖?。對輸出電壓VOUT變?yōu)榈碗娖綍r的電源電壓VDD進行監(jiān)視，根據(jù)此時的電源電 壓VDD以及初始設(shè)定的分壓比來準(zhǔn)確地計算分壓電壓VDET。即，掌握準(zhǔn)別的基準(zhǔn)電壓VREF。 然后，根據(jù)該準(zhǔn)確的基準(zhǔn)電壓VREF以及電壓檢測電路50的新的期望的檢測電壓來算出新 的分壓比。
接著，對分壓電路56的分壓比的詳細(xì)設(shè)定方法進行說明。首先，說明用于算出與上述新的期望的檢測電壓對應(yīng)的設(shè)定數(shù)據(jù)Z2的動作。圖7 是用于說明分壓電路的分壓比設(shè)定方法的第一時序圖。[t = Tl時的動作]如圖7所示，電源電壓VDD上升，與此相伴，POR 71的信號P也上升成為高電平。[Tl < t < T2 時的動作]響應(yīng)于信號P的上升，保持電路72控制比較器57，以使輸出電壓VOUT保持為低電平。[t = T2時的動作]當(dāng)從時間Tl起經(jīng)過了預(yù)定時間時，保持電路72解除上述那樣的針對比較器57的 控制。此時，電源電壓VDD已上升，且該電源電壓VDD被設(shè)定為高于檢測電壓。S卩，分壓電 路56的初始設(shè)定的分壓電壓VDET高于基準(zhǔn)電壓生成電路61的基準(zhǔn)電壓VREF。因此，比較 器57的輸出電壓VOUT變?yōu)楦唠娖?。[t > T3時的動作]控制電源電壓VDD降低。與此相伴，輸出電壓VOUT也降低。[t = T4時的動作]電源電壓VDD降低，初始設(shè)定的分壓電壓VDET也降低。該分壓電壓VDET變得比 基準(zhǔn)電壓VREF低，輸出電壓VOUT成為低電平。這里，如上所述，掌握準(zhǔn)確的基準(zhǔn)電壓VREF。 然后，根據(jù)該準(zhǔn)確的基準(zhǔn)電壓VREF以及電壓檢測電路50的新的期望的檢測電壓來計算新 的分壓比，而且還計算與該新的期望的檢測電壓對應(yīng)的設(shè)定數(shù)據(jù)Z2。并且，在至此為止的動作中，信號Q<d>被控制為低電平，與此相伴，信號P R以及 設(shè)定數(shù)據(jù)中的信號Q<1:2>也被控制為低電平。接著，說明對計數(shù)器55寫入設(shè)定數(shù)據(jù)Z2的動作。圖8是用于說明分壓電路的分 壓比設(shè)定方法的第二時序圖。[t = Tll 時的動作]如圖8所示，電源電壓VDD上升，與此相伴，POR 71的信號P也上升成為高電平。 此時，分壓電壓VDET高于基準(zhǔn)電壓VREF，所以比較器57的輸出電壓VOUT成為高電平。[T12 < t < T13 時的動作]對于此期間內(nèi)的輸出電壓V0UT，電壓檢測電路50的輸出端子與外部電源連接而 被施加0伏(V)。[t = T13的時的動作]在分壓電壓VDET >基準(zhǔn)電壓VREF、輸出電壓VOUT為低電平且從輸出電壓VOUT成 為低電平起經(jīng)過了預(yù)定時間時，模式檢測電路51控制POR 71，以使POR 71的信號P成為低 電平。另外，模式檢測電路51的信號Zl被控制為高電平。[T13 < t < T20時與輸出電壓V0UT、時鐘信號CLK和數(shù)據(jù)信號DATA相關(guān)的動作]如圖8的輸出電壓VOUT所示，在時間T13 T14、時間T14 T15、時間T15 T16、 時間T16 T17、時間T17 T18、時間T18 T19以及時間T19 T20的各個期間內(nèi)，從 電壓檢測電路50的輸出端子向模式檢測電路51以及“與”電路52依次施加脈沖。僅時間 T16 T17的期間的脈沖為高電平與低電平之間的中間電位，其它期間的脈沖均為高電平電位。此時，信號Zl為高電平，所以從輸出端子施加的脈沖經(jīng)由“與”電路52輸入至?xí)r 鐘生成電路53以及數(shù)據(jù)生成電路54。根據(jù)從輸出端子施加的脈沖，時鐘生成電路53生成時鐘信號CLK，數(shù)據(jù)生成電路 54生成數(shù)據(jù)信號DATA。具體地說，如圖8的時鐘信號CLK所示，時鐘生成電路53在時間 T14 T15中，生成這樣的脈沖該脈沖響應(yīng)于輸出電壓VOUT的第1個脈沖的下降而上升， 響應(yīng)于第2個脈沖的下降而下降。時間T16 T17以及時間T18 T19也是同樣。另外， 如圖8的數(shù)據(jù)信號DATA所示，當(dāng)輸出電壓VOUT為高電平電位時，數(shù)據(jù)生成電路54輸出脈 沖，當(dāng)輸出電壓VOUT為中間電位時，數(shù)據(jù)生成電路54不輸出脈沖。即，僅在時間T16 T17 的期間內(nèi)，數(shù)據(jù)生成電路54不輸出脈沖，而在其它期間內(nèi)，數(shù)據(jù)生成電路54均輸出脈沖。另外，在此期間內(nèi)，POR 71的信號P以及信號PX被控制為低電平。[T15 < t < T20時與設(shè)定數(shù)據(jù)Z2(信號Q<1:2>)相關(guān)的動作]這里，這些信號是通過上述計數(shù)器55的功能而生成的。如圖8的信號Q<1>所示， 在時間T15處的時鐘信號CLK的下降時，由于數(shù)據(jù)信號DATA已經(jīng)成為高電平，所以信號 Q<1>變?yōu)楦唠娖?。然后，在下一次的時鐘信號CLK的下降時，由于數(shù)據(jù)信號DATA已經(jīng)成為低 電平，所以信號Q<1>變?yōu)榈碗娖?。然后，在下一次的時鐘信號CLK的下降時，由于數(shù)據(jù)信號 DATA已經(jīng)成為高電平，所以信號Q<1>變?yōu)楦唠娖?。如圖8的信號Q<2>所示，信號Q<2>比 信號Q<1>滯后時鐘信號CLK的1個周期，如圖8的信號Q<d>所示，信號Q<d>比信號Q<2> 滯后時鐘信號CLK的1個周期。于是，在時間T20處，信號Q<1:2>以及信號Q<d>分別被加 載為 <1、0、1>。[t = T20 時的動作]當(dāng)從時間T19處的信號Q<d>的上升起經(jīng)過了預(yù)定時間時，即，當(dāng)從開始設(shè)定最后 的信號起經(jīng)過了預(yù)定時間時，計數(shù)器55的信號P R被控制為高電平，與此相伴，信號P RX 被控制為低電平。由此，完成了信號Q<1:2>以及信號Q<d>的加載，并且，禁止進一步加載 信號。即，完成了向計數(shù)器55的各非易失性存儲器元件28寫入信號Q<1:2>的準(zhǔn)備。并且，響應(yīng)于信號P R被控制為高電平，模式檢測電路51的信號Zl被控制為低電 平。由此，“與”電路52的信號Z3也被固定為低電平，所以禁止進一步加載信號。[T21 < t < T22 時的動作]使電源電壓VDD高于通常時的電壓。于是，實際上將信號Q<1 2>寫入到計數(shù)器55 的各非易失性存儲器元件28中。然后，作為設(shè)定數(shù)據(jù)Z2的信號Q< 1 2>輸入至分壓電路56。分壓電路56的各個開 關(guān)由信號Q<1 2>進行導(dǎo)通斷開控制，由此來設(shè)定分壓電路56的新的分壓比，而且還設(shè)定新 的分壓電壓VDET。接著，說明將設(shè)定數(shù)據(jù)Z2讀出到分壓電路56中的動作。圖9是用于說明分壓電 路的分壓比設(shè)定方法的第三時序圖。[t = T31 時的動作]如圖9所示，電源電壓VDD上升，與此相伴，POR 71的信號P也上升成為高電平。 于是，在計數(shù)器55的各存儲器電路中，預(yù)定的內(nèi)部節(jié)點被復(fù)位。[t = T32 時的動作]
當(dāng)從時間T31起經(jīng)過了預(yù)定時間時，信號Q<d>被控制為高電平，因此，計數(shù)器55 將提供給模式檢測電路51以及POR 71的信號P_R控制為高電平。響應(yīng)于信號P R變?yōu)楦?電平，在計數(shù)器55的各存儲器電路中解除預(yù)定內(nèi)部節(jié)點的復(fù)位。于是，計數(shù)器55開始將設(shè) 定數(shù)據(jù)Z2(信號Q<1:2>)讀出到分壓電路56中。由此，開始設(shè)定新的分壓比。這里的分壓 比對應(yīng)于電壓檢測電路50的新的期望的檢測電壓。[T32 < t < T33 時的動作]此期間是能夠充分讀出被控制為高電平的信號Q<d>的期間。因此，由于該期間的 存在，能夠完全讀出設(shè)定數(shù)據(jù)Z2(信號Q<1:2>)的全部，能夠完全地設(shè)定新的分壓比。另外， 在此期間內(nèi)，響應(yīng)于上述信號P的上升，保持電路72控制比較器57使輸出電壓VOUT保持 為低電平。另外，當(dāng)上述的寫入結(jié)束時，即使電源電壓VDD停止，用于設(shè)定分壓比的設(shè)定數(shù) 據(jù)Z2(信號Q<1:2>)也仍然保持在各非易失性存儲器元件28中，所以，當(dāng)再次接通電源電 壓VDD時，再次讀出設(shè)定數(shù)據(jù)Z2 (信號Q<1 2 ，并再次設(shè)定新的分壓比。[t = T33 時的動作]當(dāng)從時間T32到時間T33的期間結(jié)束時，信號P_R被控制為低電平。與此相伴，信 號P也被控制為低電平。[t = T34的時的動作]當(dāng)從時間T33起經(jīng)過了預(yù)定時間時，不再有比較器57發(fā)生誤檢測的可能，所以保 持電路72解除上述那樣的針對比較器57的控制。由此，比較器57根據(jù)基準(zhǔn)電壓VREF以 及分壓電壓VDET，輸出輸出電壓VOUT。
權(quán)利要求
1.一種進行非易失性存儲器元件中的數(shù)據(jù)的讀出及寫入的存儲器電路，其特征在于， 該存儲器電路具有第一開關(guān)，其設(shè)置在第ι信號的節(jié)點與第2信號的節(jié)點之間； 第二導(dǎo)電型的第一 MOS晶體管，其在針對所述非易失性存儲器元件進行所述數(shù)據(jù)的加 載時及寫入時被控制為截止，在讀出時被控制為導(dǎo)通，該第一 MOS晶體管的源極與第二電 源端子連接，漏極與所述第2信號的節(jié)點連接；第二導(dǎo)電型的第二 MOS晶體管，其響應(yīng)于第一電源電壓的輸入而導(dǎo)通，響應(yīng)于第二電 源電壓的輸入而截止，該第二MOS晶體管的柵極與所述第2信號的節(jié)點連接，源極與第二電 源端子連接，漏極與反相器的輸入端子連接；第二導(dǎo)電型的第三MOS晶體管，其在加載時及寫入時被控制為截止，在讀出時被控制 為導(dǎo)通，該第三MOS晶體管的源極經(jīng)由電流源與第二電源端子連接，漏極與所述反相器的 輸入端子連接；第一導(dǎo)電型的所述非易失性存儲器元件，該非易失性存儲器元件的源極與第一電源端 子連接；第一導(dǎo)電型的第四MOS晶體管，該第四MOS晶體管的源極與第一電源端子連接； 第一導(dǎo)電型的第五MOS晶體管，該第五MOS晶體管的源極與所述非易失性存儲器元件 以及所述第四MOS晶體管的漏極連接，漏極與所述反相器的輸入端子連接； 所述反相器；第一控制電路，其控制所述第四MOS晶體管，以使所述第四MOS晶體管在加載時導(dǎo)通， 在寫入時及讀出時截止；以及第二控制電路，其控制所述第五MOS晶體管，以使所述第五MOS晶體管在加載時響應(yīng)于 第一電源電壓的輸入而截止、響應(yīng)于第二電源電壓的輸入而導(dǎo)通，且使所述第五MOS晶體 管在寫入時及讀出時導(dǎo)通。
2.根據(jù)權(quán)利要求1所述的存儲器電路，其特征在于，該存儲器電路還具有第二開關(guān)，該第二開關(guān)設(shè)置在所述第2信號的節(jié)點與所述反相器 的輸出端子之間。
3.根據(jù)權(quán)利要求2所述的存儲器電路，其特征在于，該存儲器電路還具有設(shè)置在所述反相器的輸出端子處的鎖存器。
4.一種電壓檢測電路，其特征在于， 該電壓檢測電路具有基準(zhǔn)電壓生成電路，其生成基準(zhǔn)電壓；分壓電路，其根據(jù)分壓比對電源電壓進行分壓，輸出分壓電壓；比較器，其對所述基準(zhǔn)電壓與所述分壓電壓進行比較；以及計數(shù)器，其具有串聯(lián)連接的多個權(quán)利要求3所述的存儲器電路，保持用于設(shè)定所述分 壓比的設(shè)定數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的電壓檢測電路，其特征在于，所述計數(shù)器作為移位寄存器工作，在所述多個存儲器電路中的最終級的存儲器電路 的輸出端子處具有遲延電路，當(dāng)從開始設(shè)定最后的信號起經(jīng)過了所述遲延電路的預(yù)定時間 時，完成全部信號的設(shè)定，并且禁止進一步的信號設(shè)定。
6.根據(jù)權(quán)利要求4所述的電壓檢測電路，其特征在于， 該電壓檢測電路還具有時鐘生成電路，從電壓檢測電路的輸出端子依次向該時鐘生成電路施加脈沖，該時鐘 生成電路根據(jù)所述脈沖生成時鐘信號；以及數(shù)據(jù)生成電路，其根據(jù)所述脈沖生成數(shù)據(jù)信號，所述計數(shù)器保持基于所述時鐘信號以及所述數(shù)據(jù)信號的設(shè)定數(shù)據(jù)。
7.根據(jù)權(quán)利要求5所述的電壓檢測電路，其特征在于， 該電壓檢測電路還具有時鐘生成電路，從電壓檢測電路的輸出端子依次向該時鐘生成電路施加脈沖，該時鐘 生成電路根據(jù)所述脈沖生成時鐘信號；以及數(shù)據(jù)生成電路，其根據(jù)所述脈沖生成數(shù)據(jù)信號，所述計數(shù)器保持基于所述時鐘信號以及所述數(shù)據(jù)信號的設(shè)定數(shù)據(jù)。
全文摘要
本發(fā)明提供電路規(guī)模小的存儲器電路以及具有該存儲器電路的電壓檢測電路。作為解決手段，NMOS晶體管(21)在加載時及寫入時截止，在讀出時導(dǎo)通。NMOS晶體管(22)響應(yīng)于高電平輸入而導(dǎo)通，響應(yīng)于低電平輸入而截止。NMOS晶體管(23)在加載時及寫入時截止，在讀出時導(dǎo)通。PMOS晶體管(26)在加載時導(dǎo)通，在寫入時及讀出時截止。PMOS晶體管(27)在加載時響應(yīng)于高電平輸入而截止、響應(yīng)于低電平輸入而導(dǎo)通，在寫入時及讀出時導(dǎo)通。
文檔編號G11C16/06GK101996683SQ20101025101
公開日2011年3月30日 申請日期2010年8月10日 優(yōu)先權(quán)日2009年8月10日
發(fā)明者岡智博, 渡邊考太郎, 鈴木照夫 申請人:精工電子有限公司