專利名稱：用于具有新型位單元實施的寄存器堆的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及寄存器堆、處理器以及計算系統(tǒng)。
背景技術(shù)：
在諸如微處理器或其他片上系統(tǒng)(SOC)設(shè)計之類的集成電子設(shè)備中，寄存器堆是 重要的內(nèi)部設(shè)計元件。寄存器堆可以被用來允許設(shè)備保持內(nèi)部狀態(tài)。它們還可以被用來緩 沖數(shù)據(jù)、緩沖控制命令、以及在各種各樣的其他設(shè)計應(yīng)用中存儲設(shè)計內(nèi)部的值。寄存器堆的 一個重要設(shè)計參數(shù)是寄存器堆提供的端口的數(shù)目。端口可以是讀端口(允許讀數(shù)據(jù))、寫端 口(允許設(shè)置寄存器的狀態(tài))、或讀寫端口(其可以起到讀端口或?qū)懚丝诘淖饔?。寄存器 堆不同于寄存器，因為一個寄存器堆使用一組地址位來幫助確定應(yīng)該對該寄存器堆中的哪 些寄存器(其通常被稱為“基本單元(base cell)”)進行操作。圖1說明具有多行基本單元(例如基本單元110)的典型寄存器堆100。每行基本 單元對應(yīng)于諸如120和130之類的選擇邏輯。行中的基本單元被耦合到選擇邏輯，以使該 選擇邏輯可以根據(jù)端口的地址來選擇要由該端口操作的適當?shù)幕締卧?。選擇方法可以全 部或部分地被包含在基本單元內(nèi)，或者完全處于基本單元外部。圖1是處于基本單元外部 的讀選擇邏輯的實例?？赡艽嬖跇?gòu)造寄存器堆的基本單元的不同設(shè)計方法。圖2說明寄存器堆的基本單 元200的結(jié)構(gòu)?；締卧?00包括三個基本部分中心部分210、讀端口 220、以及寫端口 230。中心部分210還可以被稱為“數(shù)據(jù)存儲”部分，其包括所存儲的單元狀態(tài)。通常對于 每個基本單元僅存在中心部分結(jié)構(gòu)的一個副本。通常，為寄存器堆的每個讀端口復(fù)制讀端 口 220。類似地，為寄存器堆的每個寫端口復(fù)制寫端口 230。對于具有讀寫端口的基本單元 來說，“讀端口，，和“寫端口，，被組合成一個結(jié)構(gòu)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種寄存器堆。所述寄存器堆包括基本單元，其具 有存儲第一值的第一存儲部件以及存儲第二值的第二存儲部件；以及所述第一存儲部件和 所述第二存儲部件共享的讀端口，所述讀端口能夠根據(jù)讀請求來確定每次用于輸出的所述 第一值或所述第二值中的一個。根據(jù)本發(fā)明的第二方面，提供一種處理器。所述處理器包括算術(shù)部件，用于執(zhí)行 算術(shù)運算；以及寄存器堆，用于存儲所述算術(shù)運算的數(shù)據(jù)。所述寄存器堆包括基本單元， 其具有存儲第一值的第一存儲部件以及存儲第二值的第二存儲部件；以及所述第一存儲部 件和所述第二存儲部件共享的讀端口，所述讀端口能夠根據(jù)讀請求來確定每次用于輸出的 所述第一值或所述第二值中的一個。根據(jù)本發(fā)明的第三方面，提供一種計算系統(tǒng)。所述計算系統(tǒng)包括用于處理數(shù)據(jù)的 處理器。所述處理器具有用于存儲數(shù)據(jù)的寄存器堆。所述寄存器堆包括基本單元，其具有 存儲第一值的第一存儲部件以及存儲第二值的第二存儲部件；以及所述第一存儲部件和所述第二存儲部件共享的讀端口，所述讀端口能夠根據(jù)讀請求來確定每次用于輸出的所述第 一值或所述第二值中的一個。


根據(jù)下面對所公開的主題的詳細描述，該主題的特征和優(yōu)點將變得顯而易見，其 中圖1說明典型的寄存器堆；圖2說明寄存器堆的基本單元的結(jié)構(gòu)；圖3示出寄存器堆的基本單元的一個實施例；圖4示出寄存器堆的基本單元的另一實施例；圖5A示出寄存器堆的一個實施例；圖5B示出在圖5A中示出的寄存器堆中使用的基本單元的一個實施例；圖6A說明在圖6B中示出的電路的示例真值表；圖6B說明寄存器堆中具有共享讀端口的兩個基本單元的示例實施例；圖7說明寄存器堆中具有讀端口和寫端口的兩個基本單元的示例實施例；圖8示出結(jié)合了圖7中說明的單元結(jié)構(gòu)的示例寄存器堆；圖9示出具有根據(jù)圖8實施的寄存器堆的示例處理器；以及圖10示出結(jié)合了根據(jù)圖8實施的寄存器堆的示例計算系統(tǒng)。
具體實施例方式本文所描述的實施例和實例不是針對本發(fā)明所設(shè)想的僅有的應(yīng)用或使用。所討論 的特定實施例僅僅說明實現(xiàn)和使用本發(fā)明的特定方式，并且不限制本發(fā)明的范圍。附圖用 于說明性目的并且沒有按比例繪制。根據(jù)特定的垂直和水平組織來描述附圖，但是可以在 不影響本發(fā)明范圍的情況下容易地將附圖旋轉(zhuǎn)任何角度并且更新描述。在說明書中對所公開的主題的“一個實施例”或“實施例”的提及意味著，結(jié)合該實 施例所描述的特定的特征、結(jié)構(gòu)或特性被包括在所公開的主題的至少一個實施例中。因此， 在整個說明書的各個位置處出現(xiàn)的短語“在一個實施例中”的出現(xiàn)未必都是指同一實施例。圖3示出其中可以通過使用標準的六晶體管(“6-T”)靜態(tài)隨機存取存儲器 (“SRAM”)單元而構(gòu)造基本單元的一種方式。這樣構(gòu)造的基本單元提供高密度存儲解決 方案，但是僅提供單端口( “1-RW”)，從所述單端口可以寫或讀所述單元。該單元的“數(shù)據(jù) 存儲”組件由標準的交叉耦合反相器對(晶體管D1-D4)組成，并且晶體管Tl和T2包括 “RW”(讀寫)端口。該單元具有單元選擇機構(gòu)被包括在單元內(nèi)的性質(zhì)。在該構(gòu)造中，標記 為“WL”(字線)的信號確定，標記為“BL”(位線)和“BLN”(位線條(bit-line-bar))的 信號是否影響存儲在該單元中的值，或者是否受到存儲在該單元中的值的影響?；締卧?的這種構(gòu)造通過在不需要任何外部邏輯的情況下允許標記為“WL”的信號執(zhí)行初始寄存器 堆位選擇來允許在多個基本單元之間直接共享“BL”和“BLN”信號。通常，利用具有與獨立寫端口耦合的至少一個讀端口的基本單元來構(gòu)造寄存器 堆。圖4是這樣的基本單元的典型組織的一個實例。該單元的“數(shù)據(jù)存儲”組件由標準的 交叉耦合反相器對(標記為Cl和C2的反相器)組成。讀端口由標記為Tl和T2的晶體管組成，并且寫端口由標記為T3和T4的晶體管組成。可以通過復(fù)制相關(guān)聯(lián)的讀或?qū)戇壿媮?調(diào)節(jié)寫和/或讀端口的數(shù)目。這樣構(gòu)造的該單元具有用于讀端口和寫端口二者的單元選 擇機構(gòu)被包括在該單元內(nèi)的性質(zhì)。標記為WWL(寫字線)和WffLN(寫字線條)的信號控制 何時基本單元被寫入，并且因此允許多個基本單元直接共享相同的寫數(shù)據(jù)線(“WDL”)信 號。標記為RWL(讀字線)的信號控制哪個單元被讀取，并且因此允許多個單元共享標記為 RDL(讀數(shù)據(jù)線)的信號。如果沒有RWL是有效的，則外部電路需要將RDL上拉到高值。如 果RWL是有效的(即高)并且數(shù)據(jù)存儲包含低值(即T2的柵極將為高)，則RDL將通過Tl 和T2被拉為低。然而，如果數(shù)據(jù)存儲包含高值(即T2的柵極為低)，則基本單元將不驅(qū)動 RDL值，并且代之以需要附加的模擬外部電路來保持RDL為高。這樣的RWL/RDL方法的模擬 性質(zhì)通常需要特殊電路分析技術(shù)來表征其行為，并且通常與基于標準的片上系統(tǒng)(“S0C”) 單元的靜態(tài)時序技術(shù)不兼容。圖5A中示出一種創(chuàng)建與基于SOC單元的靜態(tài)時序技術(shù)兼容的寄存器堆組織的典 型方式。在該圖中使用的基本單元是具有寫使能(EN)管腳的標準單元鎖存器或觸發(fā)器 (FF)。如該圖所示，WDATA(寫數(shù)據(jù))信號在多個基本單元之間是共用的，并且該EN管腳被 用來選擇哪個單元應(yīng)該被寫入。這將寫端口選擇邏輯推入到基本單元中。相反，在該組織 中使用的讀數(shù)據(jù)端口沒有被包含在該基本單元內(nèi)。每個輸出位使用一個大的多路復(fù)用器 (在該圖中標記為MUX[n]...MUXW])來選擇從其讀取數(shù)據(jù)的適當?shù)幕締卧??？梢愿鶕?jù) 較小的標準單元乘法器單元來創(chuàng)建所述大的多路復(fù)用器，或者可以利用如圖5B中示出的 標準單元NAND-AND單元陣列來創(chuàng)建所述大的多路復(fù)用器。在圖5B中，通過解碼多路復(fù)用 地址選擇位來生成RSEL[](讀選擇)控制信號，并且RDATA[](讀數(shù)據(jù))信號是如圖5A所 示的基本單元的輸出。利用在圖5B中示出的NAND-AND結(jié)構(gòu)，只有在RSEL[]及其相關(guān)聯(lián)的 RDATA[] 二者都為高時寄存器位[χ]才變成低。該值將最有可能在寄存器堆的輸出之前被 反相。圖5A中示出的寄存器堆的構(gòu)造與基于標準SOC單元的靜態(tài)時序技術(shù)完全兼容。本文所公開的主題給出一種將圖5B示出的讀端口 NAND結(jié)構(gòu)的第一級包括到基本 單元(標記為“C0”、“C1”和“Cm”的單元)中的新型方式，以使圖5B的兩個相鄰單元(即
標記為CO、Cl.....Cm的單元)之間的第二級AND(即MX)也被包括到該基本單元中。該
方法在保持與基于標準SOC單元的靜態(tài)時序技術(shù)完全兼容的寄存器堆組織的同時，導(dǎo)致寄 存器陣列所需的總體來說較少的晶體管和較小的硅面積。圖6B示出具有這樣的新的讀端 口組織的邏輯的本發(fā)明的一個實施例。圖6A示出由圖6B中的邏輯實施的真值表。該真值表提供用于不同讀字線(如圖 6B中所標記的“RWL”)的讀數(shù)據(jù)線(如圖6B中所標記的“RDL”)的適當值以及不同單元數(shù) 據(jù)存儲值。一般來說，如果沒有“RWL”是有效的(在這種情況下有效為高)，則“RDL”被保 持為高。寄存器堆組織需要每個陣列每次僅一個“RWL”有效。當“RWL”有效時，只有在相 關(guān)聯(lián)的數(shù)據(jù)存儲節(jié)點包含低值時“RDL”才被驅(qū)動為低；否則“RDL”被保持為高。當“RWL1” 有效并且其相關(guān)聯(lián)的數(shù)據(jù)存儲節(jié)點包含低值時，晶體管Tl和TlA負責將“RDL”拉為低。當 “RWL0”有效并且其相關(guān)聯(lián)的數(shù)據(jù)存儲節(jié)點包含低值時，晶體管T2和T2A負責將“RDL”拉為 低。當“RWLl”和“RWLO”都不有效時，晶體管T3和T3A負責使“RDL”保持為高。如果“RWL1” 為高并且其相關(guān)聯(lián)的數(shù)據(jù)為低，則晶體管T4和T4A保持“RDL”為高，這利用了“RWL0”為低 意味著“RWL1”可能為高這一事實。如果沒有“RWL0”以及其相關(guān)聯(lián)的數(shù)據(jù)存儲元件，則晶體管T5和T5A執(zhí)行與T4和T4A相同的功能。圖6B中所描述的本發(fā)明的實施例包括用于 每個所得到的水平讀數(shù)據(jù)線(RDL)的兩個垂直讀字線(RWL)。不同RDL之間的選擇邏輯沒 有被包括在該基本單元中。圖7示出根據(jù)本發(fā)明一個實施例的具有在圖6B中描述的邏輯的“1R，1W”寄存器基 本單元的完整晶體管描述。該寄存器基本單元包括在圖7中概述并標記的五個主要部分。 標記為“存儲單元0”的電路存儲在基本單元中存儲的兩個位值中的一個，另一個位值被存 儲在被概述并標記為“存儲單元1”的電路中。被概述并標記為“寫多路復(fù)用器0”的電路 允許“存儲單元0”的值被寫入，并且標記為“寫多路復(fù)用器1”的電路允許“存儲單元1”的 值被寫入。在圖6B中更詳細地示出被標記為“共享的讀多路復(fù)用器”的電路。在不影響本 發(fā)明精神的情況下，其他“寫多路復(fù)用器”和“存儲單元”邏輯組織可以與“共享的讀多路復(fù) 用器”組織相配合。另外，根據(jù)具有一個讀端口和一個寫端口(“1R，1W”)的寄存器堆來描 述本發(fā)明的實施例。這些可以通過使用本文所描述的適當?shù)淖x或?qū)戇壿嫷亩鄠€副本而被容 易地擴展到具有多個讀或?qū)懚丝诘募拇嫫鞫选Ａ硗?，利用以某一?yōu)選順序排列的串聯(lián)晶體 管描述并示出了實施例，但是在不影響電路的整體功能的情況下，所述串聯(lián)晶體管可以被 重新排序或重新布置以共享具有相同的選通(gate)晶體管連接的晶體管。在SOC標準單元設(shè)計中，針對特定標準單元間距來設(shè)計標準單元。一般來說，由自 動布局布線軟件(APR)來布線的標準單元被設(shè)計成具有固定高度以及僅基于單元功能的 需求而變化的寬度。本發(fā)明的其他實施例可以允許圖7所示的寄存器位單元的物理布局以 與在設(shè)計的剩余部分中使用的標準單元的間距兼容的方式被實施。返回參考圖2，這樣的方 法允許不是寄存器堆基本單元的部分的所有邏輯被實施在安裝在標準單元網(wǎng)格上的其他 標準單元中。為此，寄存器堆基本單元需要以下述方式來設(shè)計該單元的布局具有一個尺寸 (dimension)，所述尺寸在乘以小的整數(shù)(越小越好)時得到一個數(shù)，該數(shù)是標準單元間距 高度的積分(integral)。例如，如果標準單元間距被設(shè)計成十三個metal-1線軌高，則圖7 中所示的標準單元的布局可以具有大小為39個metal-Ι線軌的一個尺寸的布局?？梢赃x 擇三十九，因為它是13個軌的標準單元間距的三倍。圖8示出根據(jù)圖7中所示的本發(fā)明實施例的寄存器堆的頂層組織，其中寫端口部 分和讀端口數(shù)據(jù)選擇邏輯部分被包括在基本單元內(nèi)。寄存器堆800包括寄存器堆單元陣列 810、寫數(shù)據(jù)驅(qū)動器820、讀數(shù)據(jù)多路復(fù)用器830、以及寫字線(“WWL”)和讀字線(“RWL”) 驅(qū)動器和解碼器840。寄存器堆單元陣列810包括多個與圖7中所描述的位單元類似的位 單元(標記為BCELL00到BCELLrm)。寄存器堆單元陣列中的一些位單元共享如該圖中所示 的WffL和RWL。寫字線和讀字線驅(qū)動器和解碼器840生成WffL和RWL的狀態(tài)。寫數(shù)據(jù)驅(qū)動 器820為寫數(shù)據(jù)線(WDL)生成狀態(tài)，所述寫數(shù)據(jù)線(WDL)由使用WffL來選擇哪個單元實際 上變成被寫入的多個基本單元共享。如圖8所示，每個基本單元具有一個讀數(shù)據(jù)線(RDL)， 所述讀數(shù)據(jù)線(RDL)對應(yīng)于構(gòu)成如圖7所述的基本單元的一對單元的輸出端。如所示出的 那樣，存在去往每個基本單元的兩個RWL，其選擇在該基本單元的RDL上輸出哪個存儲單元 值。標記為“讀數(shù)據(jù)多路復(fù)用”的框以與圖5A或圖5B所示的類似方式從對應(yīng)組的RDL中 選擇適當?shù)腞DL值。如上所述，讀和寫端口的邏輯需求部分地獨立于彼此。如本文所示的讀端口和寫 端口邏輯的不同組合以及所示出的讀端口或?qū)懚丝谶壿嬇c不同的對應(yīng)寫端口或讀端口邏輯的組合不會影響本發(fā)明的精神。另外，可以在不影響本發(fā)明范圍的情況下使用不同的基 本單元數(shù)據(jù)存儲晶體管組織。在上面示出的各種實施例中的數(shù)據(jù)存儲晶體管組織不是適合 使用的僅有的數(shù)據(jù)存儲晶體管組織。根據(jù)數(shù)據(jù)存儲節(jié)點的高和低狀態(tài)來描述本發(fā)明的實施 例。然而，由于數(shù)據(jù)存儲晶體管組織通常包括兩個彼此反相的節(jié)點，所以在不影響本發(fā)明精 神的情況下可以根據(jù)相對的數(shù)據(jù)狀態(tài)組織來容易地描述實施例。根據(jù)“WWL”和“RDL”描述 了實施例，但是圖8中示出的實施例可以容易地適于使用了 “WWLN” (反相“WWL”信號)和 /或“RDLN” (反相“RDL”信號)的組織。圖9示出具有根據(jù)本發(fā)明一個實施例而構(gòu)造的寄存器堆的處理器900。處理器 900可以包括算術(shù)邏輯部件(ALU)910以及一個或多個寄存器堆920。ALU 910可以為處理 器900執(zhí)行諸如加法、減法等等之類的算術(shù)運算?？梢愿鶕?jù)圖8中所說明的實施例來實施 寄存器堆920。圖10示出結(jié)合了根據(jù)圖8實施的寄存器堆的示例計算系統(tǒng)1000。計算系統(tǒng)1000 可以包括耦合到系統(tǒng)互連1015的一個或多個處理器1010。每個處理器還可以包括一個或 多個處理內(nèi)核。處理器1010可以包括根據(jù)圖8所說明的實施例而實施的一個或多個寄存 器堆1005。盡管沒有在圖10中示出，但是計算系統(tǒng)1000的其他組件(例如芯片集1030等 等)還可以包括根據(jù)圖8所示的實施例而實施的一個或多個寄存器堆。該計算系統(tǒng)1000還可以包括耦合到系統(tǒng)互連1015的芯片集1030。芯片集1030可 以包括一個或多個集成電路封裝或芯片。芯片集1030可以包括一個或多個設(shè)備接口 1035 以支持去往和/或來自計算系統(tǒng)1000的其他組件1060 (諸如BIOS固件、鍵盤、鼠標、存儲 設(shè)備、網(wǎng)絡(luò)接口等等)的數(shù)據(jù)傳輸。芯片集1030可以被耦合到外圍組件互連(PCI)總線 1070。芯片集1030可以包括提供到PCI總線1070的接口的PCI橋1045。該PCI橋1045 可以提供處理器1010以及其他組件1060與諸如音頻設(shè)備1080和盤驅(qū)動器1090之類的外 圍設(shè)備之間的數(shù)據(jù)路徑。盡管沒有示出，但是其他設(shè)備也可以被耦合到PCI總線1070。另外，芯片集1030可以包括耦合到主存儲器1050的存儲器控制器1025。該主存 儲器1050可以存儲由處理器1010或包括在系統(tǒng)中的任何其他設(shè)備執(zhí)行的數(shù)據(jù)和指令序 列。存儲器控制器125可以響應(yīng)于與處理器1010和該計算系統(tǒng)1000中的其他設(shè)備相關(guān)聯(lián) 的存儲器事務(wù)而訪問主存儲器1050。在一個實施例中，存儲器控制器1050可以位于處理器 1010或一些其他電路中。該主存儲器1050可以包括提供可尋址存儲單元的各種存儲器設(shè) 備，其中存儲器控制器1025可以從所述可尋址存儲單元讀取數(shù)據(jù)和/或?qū)?shù)據(jù)寫入到所述 可尋址存儲單元。該主存儲器1050可以包括一個或多個不同類型的存儲器設(shè)備，例如動態(tài) 隨機存取存儲器(DRAM)設(shè)備、同步DRAM (SDRAM)設(shè)備、雙數(shù)據(jù)率(DDR) SDRAM設(shè)備、或其他 存儲器設(shè)備。盡管參考圖1至圖10描述了所公開的主題的示例實施例，但是本領(lǐng)域技術(shù)人員將 容易認識到，可以可替換地使用實施所公開的主題的許多其他方法。例如，所描述的框圖和 /或示意圖中的一些框可以被改變、消除或組合。在前面的描述中，已描述了所公開主題的各個方面。為了解釋的目的，闡述了特定 的數(shù)字、系統(tǒng)和配置以便提供對所述主題的透徹理解。然而，對于本領(lǐng)域技術(shù)人員來說具有 本公開的下述益處是顯而易見的可以在沒有特定細節(jié)的情況下實踐所述主題。在其他實 例中，為了不模糊所公開的主題，省略、簡化、組合或拆分了公知的特征、組件或模塊。
權(quán)利要求
一種寄存器堆，包括基本單元，其具有存儲第一值的第一存儲部件以及存儲第二值的第二存儲部件；以及所述第一存儲部件和所述第二存儲部件共享的讀端口，所述讀端口能夠根據(jù)讀請求來確定每次用于輸出的所述第一值或所述第二值中的一個。
2.根據(jù)權(quán)利要求1所述的寄存器堆，其中，所述讀端口包括根據(jù)所述讀請求來確定用 于輸出的所述第一值或所述第二值的選擇邏輯。
3.根據(jù)權(quán)利要求2所述的寄存器堆，其中，所述選擇邏輯接收第一信號和第二信號，當 所述第一信號有效時，所述選擇邏輯確定用于輸出的所述第一值，以及當所述第二信號有 效時，所述選擇邏輯確定用于輸出的所述第二值。
4.根據(jù)權(quán)利要求3所述的寄存器堆，其中，在正常操作模式期間所述第一信號和所述 第二信號二者不是同時有效的。
5.根據(jù)權(quán)利要求1所述的寄存器堆，其中，如果所述第一存儲部件和所述第二存儲部 件中的每一個具有一個單獨的讀端口，則與兩個單獨的讀端口所需的晶體管的總數(shù)相比， 所述讀端口具有數(shù)目減少的晶體管。
6.根據(jù)權(quán)利要求1所述的寄存器堆，其中，所述讀端口的輸出端與標準靜態(tài)輸出節(jié)點 的輸出端兼容。
7.根據(jù)權(quán)利要求1所述的寄存器堆，其中，所述基本單元的布局適合在標準單元網(wǎng)格內(nèi)。
8.一種處理器，包括算術(shù)部件，用于執(zhí)行算術(shù)運算；以及寄存器堆，用于存儲所述算術(shù)運算的數(shù)據(jù)，所述寄存器堆包括 基本單元，其具有存儲第一值的第一存儲部件以及存儲第二值的第二存儲部件；以及 所述第一存儲部件和所述第二存儲部件共享的讀端口，所述讀端口能夠根據(jù)讀請求來 確定每次用于輸出的所述第一值或所述第二值中的一個。
9.根據(jù)權(quán)利要求8所述的處理器，其中，所述寄存器堆的所述讀端口包括根據(jù)所述讀 請求來確定用于輸出的所述第一值或所述第二值的選擇邏輯。
10.根據(jù)權(quán)利要求9所述的處理器，其中，所述選擇邏輯接收第一信號和第二信號，當 所述第一信號有效時，所述選擇邏輯確定用于輸出的所述第一值，以及當所述第二信號有 效時，所述選擇邏輯確定用于輸出的所述第二值。
11.根據(jù)權(quán)利要求10所述的處理器，其中，在正常操作模式期間所述第一信號和所述 第二信號二者不是同時有效的。
12.根據(jù)權(quán)利要求8所述的處理器，其中，如果所述第一存儲部件和所述第二存儲部件 中的每一個具有一個單獨的讀端口，則與兩個單獨的讀端口所需的晶體管的總數(shù)相比，所 述讀端口具有數(shù)目減少的晶體管。
13.根據(jù)權(quán)利要求8所述的處理器，其中，所述讀端口的輸出端與標準靜態(tài)輸出節(jié)點的 輸出端兼容。
14.根據(jù)權(quán)利要求8所述的處理器，其中，所述基本單元的布局適合在標準單元網(wǎng)格內(nèi)。
15.一種計算系統(tǒng)，包括用于處理數(shù)據(jù)的處理器，所述處理器具有用于存儲數(shù)據(jù)的寄存器堆，所述寄存器堆包括基本單元，其具有存儲第一值的第一存儲部件以及存儲第二值的第二存儲部件；以及 所述第一存儲部件和所述第二存儲部件共享的讀端口，所述讀端口能夠根據(jù)讀請求來 確定每次用于輸出的所述第一值或所述第二值中的一個。
16.根據(jù)權(quán)利要求15所述的計算系統(tǒng)，其中，所述讀端口包括根據(jù)所述讀請求來確定 用于輸出的所述第一值或所述第二值的選擇邏輯。
17.根據(jù)權(quán)利要求16所述的計算系統(tǒng)，其中，所述選擇邏輯接收第一信號和第二信號， 當所述第一信號有效時，所述選擇邏輯確定用于輸出的所述第一值，以及當所述第二信號 有效時，所述選擇邏輯確定用于輸出的所述第二值。
18.根據(jù)權(quán)利要求17所述的計算系統(tǒng)，其中，在正常操作模式期間所述第一信號和所 述第二信號二者不是同時有效的。
19.根據(jù)權(quán)利要求15所述的計算系統(tǒng)，其中，如果所述第一存儲部件和所述第二存儲 部件中的每一個具有一個單獨的讀端口，則與兩個單獨的讀端口所需的晶體管的總數(shù)相 比，所述讀端口具有數(shù)目減少的晶體管。
20.根據(jù)權(quán)利要求15所述的計算系統(tǒng)，其中，所述讀端口的輸出端與標準靜態(tài)輸出節(jié) 點的輸出端兼容。
全文摘要
本發(fā)明公開了用于具有新型位單元實施的寄存器堆的裝置。公開了以減少需要被路由到以及通過位基本單元的信號的數(shù)目的方式來組織/構(gòu)造寄存器堆基本單元的方法。這樣構(gòu)造的基本單元允許工業(yè)標準靜態(tài)時序方法和工具來檢驗由這樣的基本單元作為一個整體而組成的寄存器堆的時序，并且允許工業(yè)標準布局布線(APR)工具被用來實施基本單元與沒有直接包括在基本單元中的其他寄存器堆邏輯之間的連接。
文檔編號G11C7/10GK101937703SQ20101021406
公開日2011年1月5日 申請日期2010年6月25日 優(yōu)先權(quán)日2009年6月26日
發(fā)明者D·E·加爾比 申請人:英特爾公司