專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜態(tài)存儲(chǔ)器(SRAM)電路被集成在半導(dǎo)體芯片上的半導(dǎo)體集成電路， 尤其涉及增大SRAM集成電路裝置的動(dòng)作所需要的動(dòng)作余量的結(jié)構(gòu)。
背景技術(shù)：
近年來，對(duì)半導(dǎo)體器件、例如SRAM電路等半導(dǎo)體器件，強(qiáng)烈要求高速化和低功耗 化。圖32表示以往的SRAM存儲(chǔ)器單元電路。此處，BLT和BLB是位線，WL是字線，Vdd 是高電平電源線，Vss是接地電位線，201和202是用于對(duì)存儲(chǔ)器單元進(jìn)行存取的傳輸晶體 管，203和204是為了保存存儲(chǔ)器單元的數(shù)據(jù)而驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)的驅(qū)動(dòng)晶體管，205和206是 為了保存存儲(chǔ)器單元的數(shù)據(jù)而提供電荷的負(fù)載晶體管，207和208是存儲(chǔ)節(jié)點(diǎn)。若要降低SRAM電路的功耗，使電源電壓降低是最簡(jiǎn)單且效果最好的方法。但是，在低電源電壓下，晶體管的動(dòng)作所需要的動(dòng)作余量降低，動(dòng)作變得不穩(wěn)定。 作為解決該問題的技術(shù)，在日本特開平11-39879號(hào)中公開了以下技術(shù)，S卩控制構(gòu)成SRAM 單元的晶體管的襯底電位，實(shí)現(xiàn)寫入時(shí)的高速化并降低讀出時(shí)的功耗。另外，在日本特開 2003-151277號(hào)中公開了一種電路技術(shù)，即一個(gè)存儲(chǔ)器單元使用具有兩種Vth的晶體管， 可以實(shí)現(xiàn)高速、低電壓動(dòng)作。此外，在日本特開2003-86713號(hào)中公開了以下技術(shù)，即使構(gòu) 成SRAM存儲(chǔ)器單元的晶體管的柵極寬度在連接于左右存儲(chǔ)節(jié)點(diǎn)上的晶體管中為非對(duì)稱， 由此可以防止動(dòng)作時(shí)的數(shù)據(jù)損壞，可以實(shí)現(xiàn)低電壓動(dòng)作。

發(fā)明內(nèi)容
由于LSI (Large Scale Integrated circuit 大規(guī)模集成電路)的低功耗化和 LSI中晶體管的小型化，LSI的電源電壓降低。例如，在90nm工藝中，制造了以電源電壓1.2V 動(dòng)作的LSI。在電源電壓下降時(shí)，在SRAM電路中進(jìn)行寫入讀出動(dòng)作時(shí)的動(dòng)作穩(wěn)定性降低，動(dòng) 作將難以進(jìn)行。在構(gòu)成存儲(chǔ)器單元的各個(gè)晶體管的驅(qū)動(dòng)力即電流變化時(shí)，寫入讀出的穩(wěn)定 性及動(dòng)作速度的各種性能將發(fā)生變化。因此，如果能夠適當(dāng)控制構(gòu)成存儲(chǔ)器單元的各個(gè)晶體管的性能，則能夠提高各種 性能。并且，如果降低電源電壓，則晶體管的驅(qū)動(dòng)電流降低，從而電路的動(dòng)作速度降低。為 了抑制該動(dòng)作速度的降低，采取降低晶體管的閾值電壓(Vth)，即使電源電壓降低也能夠抑 制動(dòng)作電流的降低的方法。但是，如果降低晶體管的Vth，則被稱為亞閾值漏電流的、在截止的晶體管的源 極-漏極之間流過的漏電流增加，存在非動(dòng)作狀態(tài)下的功耗增加的問題。在專利文獻(xiàn)1的 例子中公開了以下技術(shù)，即通過控制SRAM存儲(chǔ)器單元中的合適的晶體管的襯底電位，控制晶體管的性能，實(shí)現(xiàn)不動(dòng)作時(shí)的低電力，在向η溝道型Bulk CMOS晶體管的背柵施加低于 源電極的電壓時(shí)，可以將晶體管的Vth控制得較高，可以抑制晶體管的亞閾值漏電流。但是，在控制制造工藝為90nm或90nm以下的小型化的BulkCMOS晶體管的背柵 時(shí)，被稱為結(jié)漏電流的、從漏電極流向襯底電極的漏電流增加，亞閾值漏電流降低，但存在 從晶體管整體上觀察到的漏電流增加，導(dǎo)致無法降低電路整體的功耗的問題。在專利文獻(xiàn)2的例子中，增加構(gòu)成一個(gè)存儲(chǔ)器單元的晶體管的數(shù)量，并且使用具 有兩種Vth的晶體管，由此把存儲(chǔ)器單元內(nèi)的晶體管的驅(qū)動(dòng)力適當(dāng)?shù)卦O(shè)定，提高存儲(chǔ)器單 元的寫入讀出時(shí)的動(dòng)作穩(wěn)定性。但是，存儲(chǔ)器單元因元件數(shù)量增加而變大，導(dǎo)致存儲(chǔ)器單元面積增加。存儲(chǔ)器電路 要求安裝盡量多的電容，因此存在難以使用面積增加的存儲(chǔ)器單元的問題。在專利文獻(xiàn)3的例子中，使本來應(yīng)對(duì)稱的存儲(chǔ)器單元內(nèi)的晶體管的柵極寬度具有 不對(duì)稱性，由此將存儲(chǔ)器單元內(nèi)的晶體管的驅(qū)動(dòng)力適當(dāng)?shù)卦O(shè)定來提高存儲(chǔ)器單元具有的寫 入讀出時(shí)的動(dòng)作穩(wěn)定性。但是，由于改變了左右的柵極寬度，存儲(chǔ)器單元失去對(duì)稱性。在制造存儲(chǔ)器單元 時(shí)，利用可以反復(fù)配置大量相同的存儲(chǔ)器單元這種規(guī)律性的高度和使用對(duì)稱的存儲(chǔ)器單 元這種對(duì)稱性的高度，制造高精度的存儲(chǔ)器單元，但是由于對(duì)稱性消失，存在該制造精度降 低、性能降低的問題。并且，使用不同的柵極寬度，帶來了存儲(chǔ)器單元面積增大的問題，這變 為與專利文獻(xiàn)2的例子相同的面積增加的問題。本發(fā)明所要解決的問題是，提供一種技術(shù)，在使用被小型化的晶體管的低功耗 SRAM中，通過降低從漏電極流向襯底電極的漏電流和亞閾值漏電流，來降低LSI電路整體 的功耗。并且，提供一種提高存儲(chǔ)器單元的寫入讀出時(shí)的動(dòng)作穩(wěn)定性的技術(shù)。另外，提供一種抑制因增加晶體管數(shù)量等造成的存儲(chǔ)器單元的增加，抑制芯片面 積的增大的技術(shù)。示出本發(fā)明的一個(gè)代表性例子如下。即，本發(fā)明的半導(dǎo)體存儲(chǔ)器件的特征在于，包 括靜態(tài)式存儲(chǔ)器單元，該靜態(tài)式存儲(chǔ)器單元具有存儲(chǔ)數(shù)據(jù)的鎖存部和傳送上述數(shù)據(jù)的傳送 部，上述鎖存部和上述傳送部包括具有溝道部分借助于由絕緣膜構(gòu)成的BOX層與襯底部分 絕緣的SOI層的晶體管，在進(jìn)行從上述存儲(chǔ)器單元讀出數(shù)據(jù)的動(dòng)作時(shí)，提供給設(shè)于上述BOX 層下的阱層的電壓與進(jìn)行對(duì)上述存儲(chǔ)器單元的寫入工作時(shí)提供給上述阱層的電壓不同。由此，通過用SOI晶體管構(gòu)成靜態(tài)式存儲(chǔ)器單元，把各個(gè)晶體管的埋入氧化膜 (BOX =Buried Oxide)層下側(cè)的阱層的電位適當(dāng)?shù)乜刂?，能夠改變各個(gè)晶體管的電流，并提 高SRAM的各種性能。阱層借助于BOX層與形成有晶體管的SOI層電絕緣，因此不會(huì)出現(xiàn)多 余的漏電流的增加。并且，本發(fā)明的半導(dǎo)體存儲(chǔ)器件，作為靜態(tài)式存儲(chǔ)器單元發(fā)揮作用，包括多個(gè)SOI 式晶體管，上述SOI式晶體管具有形成在半導(dǎo)體襯底上的由導(dǎo)電層構(gòu)成的阱層；形成在上 述阱層上的由絕緣膜構(gòu)成的BOX層；形成在上述BOX層上的源極層、漏極層及夾在源極層和 漏極層之間形成的溝道層；以及在上述溝道層上中介柵極絕緣膜形成的柵電極，所述半導(dǎo) 體存儲(chǔ)器件的特征在于，包括驅(qū)動(dòng)晶體管對(duì)，其源電極連接在接地電位線上，由上述SOI式 晶體管構(gòu)成，具有第一導(dǎo)電型溝道；負(fù)載晶體管對(duì)，其源電極連接在成為比上述接地線的電位高的電位的第一電源線上，由通過漏電極與上述驅(qū)動(dòng)晶體管連接的上述SOI式晶體管構(gòu) 成，具有第二導(dǎo)電型溝道；以及傳輸晶體管對(duì)，連接在用于對(duì)上述存儲(chǔ)器單元進(jìn)行存取的位 線和保存信息的存儲(chǔ)節(jié)點(diǎn)之間，由上述SOI式晶體管構(gòu)成，具有第一導(dǎo)電型溝道，形成有上 述驅(qū)動(dòng)晶體管對(duì)的一者的阱層和形成有上述傳輸晶體管對(duì)的一者的阱層設(shè)在相同的第一 阱層上，上述負(fù)載晶體管對(duì)的一者和上述負(fù)載晶體管對(duì)的另一者設(shè)在相同的第二阱層上， 上述第一阱層和上述第二阱層相互電分離。由此，如果適當(dāng)?shù)匦纬哨逵|點(diǎn)，則存儲(chǔ)器單元面積也不會(huì)增加。另外，本發(fā)明的半導(dǎo)體存儲(chǔ)器件，作為存儲(chǔ)器單元陣列發(fā)揮作用，包括多個(gè)晶體管 地形成的靜態(tài)式存儲(chǔ)器單元排列在列方向和行方向上，其特征在于，包括多個(gè)用于對(duì)上述 存儲(chǔ)器單元進(jìn)行存取的位線；第一阱層，在與上述多條位線中的一個(gè)連接的構(gòu)成多個(gè)存儲(chǔ) 器單元的同一列內(nèi)形成的各個(gè)晶體管為相同設(shè)置；以及第二阱層，在與上述多條位線中的 其他線連接的構(gòu)成多個(gè)存儲(chǔ)器單元的同一列內(nèi)形成的各個(gè)晶體管為相同設(shè)置，上述第一阱 層的電位被控制為與上述第二阱層的電位不同的電位。由此，通過向存儲(chǔ)器內(nèi)的特定節(jié)點(diǎn)選擇性地施加兩種電壓的電源，可以改變晶體 管的電流來提高各種性能。根據(jù)本發(fā)明，可以實(shí)現(xiàn)晶體管動(dòng)作的高速化和漏電流的降低，因此SRAM電路的動(dòng) 作特性能夠得到提高。


圖1是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的電路結(jié)構(gòu)的概略圖。圖2是本發(fā)明所應(yīng)用的SRAM內(nèi)的阱節(jié)點(diǎn)的電壓關(guān)系的圖。圖3是在本發(fā)明中使用的晶體管結(jié)構(gòu)的剖面的概略圖。圖4是表示在本發(fā)明中使用的晶體管的等效電路的圖。圖5是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的布局的概略圖。圖6是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的剖面圖。圖7是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的剖面圖。圖8是控制本發(fā)明所應(yīng)用的SRAM的阱節(jié)點(diǎn)的電路的概略圖。圖9是本發(fā)明所應(yīng)用的SRAM的控制電路的概略圖。圖10是本發(fā)明所應(yīng)用的SRAM的字線驅(qū)動(dòng)器的概略圖。圖11是本發(fā)明所應(yīng)用的SRAM的字線驅(qū)動(dòng)器的概略圖。圖12是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電位變化的圖。圖13是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的阱節(jié)點(diǎn)的電壓關(guān)系的圖。圖14是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的電路結(jié)構(gòu)的概略圖。圖15是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電位變化的圖。圖16是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電位變化的圖。圖17是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的電路結(jié)構(gòu)的概略圖。圖18是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電位變化的圖。圖19是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的布局的概略圖。圖20是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的阱節(jié)點(diǎn)的電壓關(guān)系的圖。
圖21是控制本發(fā)明所應(yīng)用的SRAM的阱節(jié)點(diǎn)的電路的概略圖。圖22是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的電路結(jié)構(gòu)的概略圖。圖23是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電位變化的圖。圖24是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的布局的概略圖。圖25是本發(fā)明所應(yīng)用的SRAM存儲(chǔ)器單元的剖面圖。圖26是控制本發(fā)明所應(yīng)用的SRAM的阱節(jié)點(diǎn)的電路的概略圖。圖27是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電壓關(guān)系的圖。圖28是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的阱節(jié)點(diǎn)的電壓關(guān)系的圖。圖29是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的各個(gè)節(jié)點(diǎn)的電位變化的圖。圖30是表示本發(fā)明所應(yīng)用的SRAM內(nèi)的阱節(jié)點(diǎn)的電壓關(guān)系的圖。圖31是表示膜厚和對(duì)阱節(jié)點(diǎn)的施加電壓的關(guān)系的圖。圖32是以往的SRAM存儲(chǔ)器單元的電路結(jié)構(gòu)的概略圖。圖33是安裝本發(fā)明所應(yīng)用的SRAM的系統(tǒng)LSI的概略圖。
具體實(shí)施例方式以下，使用附圖詳細(xì)說明本發(fā)明。(實(shí)施例1)圖1表示使用了本發(fā)明的SRAM電路的電路圖。在圖1中，[η]表示在第η列中相 同，同樣[η+1]表示在第η+1列中相同。以后，在不需要通過列進(jìn)行特別區(qū)分的情況下去掉 []進(jìn)行表述，對(duì)每列具有特征的加上[]進(jìn)行說明。在圖1中，BLT和BLB表示位線，WL表 示字線，Vdd表示高電平的電源線；Vss表示接地電位線，NT和NB表示存儲(chǔ)數(shù)據(jù)的數(shù)據(jù)保存 節(jié)點(diǎn)，TRl和TR2表示連接位線和數(shù)據(jù)保存節(jié)點(diǎn)的傳輸晶體管，DRl和DR2表示將數(shù)據(jù)保存 節(jié)點(diǎn)驅(qū)動(dòng)為低電平的驅(qū)動(dòng)晶體管，LDl和LD2表示向數(shù)據(jù)保存節(jié)點(diǎn)提供電荷的負(fù)載晶體管， VBN[η]表示第η列的存儲(chǔ)器單元內(nèi)的nMOS晶體管的阱節(jié)點(diǎn)全部連接的節(jié)點(diǎn)，VBP[η]表示 第η列的存儲(chǔ)器單元內(nèi)的pMOS晶體管的阱節(jié)點(diǎn)全部連接的節(jié)點(diǎn)。例如，Vdd為1. 2V、Vss 為OV的電位。本實(shí)施例是最適合于使用了一般被稱為橫長(zhǎng)單元的在字線方向較長(zhǎng)的長(zhǎng)方 形存儲(chǔ)器單元的SRAM電路的電路結(jié)構(gòu)的例子。橫長(zhǎng)單元通過在字線方向交替地反復(fù)排列 在與字線垂直的方向較長(zhǎng)的η阱和ρ阱，形成存儲(chǔ)器單元的形狀在字線方向較長(zhǎng)的長(zhǎng)方形 狀結(jié)構(gòu)。根據(jù)該單元形狀，VBN[k]和VBP[k]被配置成為在與WL垂直、即與位線平行的方 向延伸。圖3表示在圖1所示電路中使用的晶體管的剖面的概略圖。此處使用的晶體管是 溝道部分借助于BOX層與襯底部分絕緣的SOI晶體管。在圖3中，1表示柵極，2表示漏極， 3表示源極，4表示BOX層下的阱層，5表示支撐襯底，6表示埋入氧化膜(BOX)層，7表示元 件分離區(qū)域。該晶體管形成為全耗盡型SOI (FD-S0I =FullyD印leted S0I)晶體管結(jié)構(gòu)，通 過控制阱層的電位，與控制Bulk CMOS晶體管的背柵電位時(shí)相同，可以控制晶體管的Vth。 特別是BOX層的厚度越薄，改變阱層電位時(shí)的Vth的變化越大。在本發(fā)明中，特別假設(shè)埋入 氧化膜的膜厚為20nm以下的約lOnm。但是，在埋入氧化膜的膜厚為20nm以上的SOI晶體 管中，雖然改變阱層電位時(shí)的Vth的變化程度減小，但可以獲得相同的Vth控制效果。并 且，阱層借助于作為絕緣膜的BOX層與晶體管的源極和漏極等的擴(kuò)散層分離，因此，即使改變阱的電位，電流也不會(huì)在阱和擴(kuò)散層之間流過。圖4表示圖3所示晶體管結(jié)構(gòu)的等效電路。1表示柵極，2表示漏極，3表示源極， 4表示阱，阱和晶體管的背柵借助于基于BOX層的電容而分離。在圖1中采用這種結(jié)構(gòu)的晶體管。圖2表示各列的阱電位的變化。VBN[n]和VBP[n]表示被存取的列的阱節(jié)點(diǎn)的電 位，VBN[n+l]和VBP[n+l]表示未被存取的列的阱節(jié)點(diǎn)的電位。在SRAM中一般進(jìn)行列選擇 存取，因此此處示出被存取的列和未被存取的列的電位。在不進(jìn)行列選擇存取，而進(jìn)行了所 有列的存取的情況下，所有列的阱節(jié)點(diǎn)的電位與利用VBN[n]和VBP[n]表示的電位相同。 在進(jìn)行讀出時(shí)以及未被存取時(shí)，nMOS的阱節(jié)點(diǎn)和pMOS的阱節(jié)點(diǎn)的電位均被控制為低電平。 此外，在進(jìn)行寫入時(shí)，nMOS和pMOS的阱節(jié)點(diǎn)的電位被控制為高電平。在圖32所示的存儲(chǔ)器單元中，說明在存儲(chǔ)節(jié)點(diǎn)207存儲(chǔ)有低位數(shù)據(jù)、在存儲(chǔ)節(jié)點(diǎn) 208存儲(chǔ)有高位數(shù)據(jù)時(shí)的讀出動(dòng)作。在進(jìn)行讀出時(shí)，位線BLT和BLB被預(yù)充電為高電位。在 預(yù)充電結(jié)束后，字線WL成為高電位，從而傳輸晶體管201和202導(dǎo)通，成為高電位的位線 BLT的電荷從傳輸晶體管201通過存儲(chǔ)節(jié)點(diǎn)207、驅(qū)動(dòng)晶體管203被放電，在BLT的電位成 為可以通過傳感器放大器放大的水平的時(shí)刻，起動(dòng)未圖示但與位線連接的傳感器放大器， 存儲(chǔ)器單元的數(shù)據(jù)被放大并被輸出。此處，注重于位線的電荷被放電的路徑，存儲(chǔ)節(jié)點(diǎn)207 在讀出動(dòng)作開始之前為低電平的0V，但在讀出動(dòng)作開始后，存儲(chǔ)節(jié)點(diǎn)207成為利用傳輸晶 體管201和驅(qū)動(dòng)晶體管203電阻劃分位線BLT和Vss之間的狀態(tài)，因此存儲(chǔ)節(jié)點(diǎn)207的電 位成為0. 3V等正電位。此時(shí)，在該電位升高時(shí)，柵極連接在存儲(chǔ)節(jié)點(diǎn)207上的nMOS晶體管 的電導(dǎo)升高，并且柵極連接在存儲(chǔ)節(jié)點(diǎn)207上的pMOS晶體管的電導(dǎo)降低，因此原來是高電 平的存儲(chǔ)節(jié)點(diǎn)208的電位降低。另外，該存儲(chǔ)節(jié)點(diǎn)208的電位上升被反饋給存儲(chǔ)節(jié)點(diǎn)207， 通過該反復(fù)動(dòng)作，存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù)被破壞。在普通存儲(chǔ)器單元中，被設(shè)計(jì)為取驅(qū) 動(dòng)晶體管的電導(dǎo)和傳輸晶體管的電導(dǎo)之比為1. 5等較大的值，在存儲(chǔ)于存儲(chǔ)器單元中的數(shù) 據(jù)被破壞之前，存儲(chǔ)節(jié)點(diǎn)207的電位不會(huì)上升。但是，由于近年來的晶體管制造工藝的小型化，出現(xiàn)晶體管性能的離散性變大的 趨勢(shì)，制造低于設(shè)計(jì)時(shí)的電導(dǎo)比的存儲(chǔ)器單元，存在讀出時(shí)的動(dòng)作穩(wěn)定性降低的趨勢(shì)。并 且，在為了低功耗而降低電源電壓時(shí)，利用柵極連接在存儲(chǔ)節(jié)點(diǎn)207上的nMOS晶體管和 PMOS晶體管構(gòu)成的反相器的邏輯閾值電壓降低，容易產(chǎn)生破壞數(shù)據(jù)的反饋，因此讀出時(shí)的 動(dòng)作穩(wěn)定性降低。在圖1所示的本發(fā)明的電路中，同樣考慮在存儲(chǔ)節(jié)點(diǎn)NT存儲(chǔ)有低位數(shù)據(jù)、在存儲(chǔ) 節(jié)點(diǎn)NB存儲(chǔ)有高位數(shù)據(jù)時(shí)的讀出動(dòng)作，進(jìn)行與圖32所示大致相同的動(dòng)作。其中，負(fù)載晶體 管LDl和LD2的阱電位為低電位，因此與以往的晶體管狀態(tài)相比，形成為L(zhǎng)Dl和LD2的Vth 較低的狀態(tài)，負(fù)載晶體管的驅(qū)動(dòng)力即電導(dǎo)增大。驅(qū)動(dòng)晶體管DR2的阱電位與源極電位相同， 因此利用負(fù)載晶體管LD2和驅(qū)動(dòng)晶體管DR2構(gòu)成的反相器的邏輯閾值電壓，與負(fù)載晶體管 LD2的阱電位為高電平狀態(tài)時(shí)相比處于較高電平的狀態(tài)。因此，在存儲(chǔ)節(jié)點(diǎn)NT的電位上升 的情況下，也處于不易產(chǎn)生破壞數(shù)據(jù)的反饋的狀態(tài)。這樣，負(fù)載晶體管的阱電位為低電平的狀態(tài)是讀出時(shí)的動(dòng)作穩(wěn)定性較高、即讀出 動(dòng)作的余量較高的狀態(tài)，適合于相對(duì)離散性較強(qiáng)且低電壓的動(dòng)作。另外，在本發(fā)明中，在向 PMOS晶體管的阱電位施加了低電位的情況下，利用絕緣膜使電流不從阱流向擴(kuò)散層，因此能夠適用于使0. 5V或0. 5V以上的PN結(jié)導(dǎo)通的高電壓，且不會(huì)產(chǎn)生功耗的增加。在圖32所示的存儲(chǔ)器單元中，說明在存儲(chǔ)節(jié)點(diǎn)207存儲(chǔ)有高位數(shù)據(jù)、在存儲(chǔ)節(jié)點(diǎn) 208存儲(chǔ)有低位數(shù)據(jù)時(shí)寫入相反的數(shù)據(jù)時(shí)的動(dòng)作。把位線BLT設(shè)為低電平，把位線BLB設(shè) 為高電平，并且把字線電位設(shè)為“H”電平，使傳輸晶體管導(dǎo)通。存儲(chǔ)節(jié)點(diǎn)207的電荷通過傳 輸晶體管201被放電，存儲(chǔ)節(jié)點(diǎn)207的電位從高電平降低。在207的電位低于由負(fù)載晶體 管206和驅(qū)動(dòng)晶體管204構(gòu)成的反相器的邏輯閾值時(shí)，原來是低電平的存儲(chǔ)節(jié)點(diǎn)208的電 位上升，存儲(chǔ)節(jié)點(diǎn)之間的反饋也發(fā)揮作用，新數(shù)據(jù)被寫入存儲(chǔ)器單元。這樣，在SRAM存儲(chǔ)器單元中，利用傳輸晶體管將高電平的存儲(chǔ)節(jié)點(diǎn)的電荷放電來 進(jìn)行寫入，但在通過傳輸晶體管將電荷放電的同時(shí)，從負(fù)載晶體管提供電荷，因此為了結(jié)束 寫入動(dòng)作，傳輸晶體管需要抽取超過負(fù)載晶體管供給的電荷。因此，在負(fù)載晶體管的電導(dǎo)變 大時(shí)，寫入需要的時(shí)間變長(zhǎng)，而且在由于離散性等原因大得超出設(shè)計(jì)值的情況下，有時(shí)無法 進(jìn)行寫入。為了對(duì)這些進(jìn)行補(bǔ)償，需要減小負(fù)載晶體管的電導(dǎo)、或增大傳輸晶體管的電導(dǎo)。在本實(shí)施例中，按照與以往相同的動(dòng)作進(jìn)行向存儲(chǔ)器單元寫入新數(shù)據(jù)。在圖1所 示電路中進(jìn)行寫入的列中，負(fù)載晶體管LDl和LD2的阱電位被控制得較高，與未存取時(shí)或進(jìn) 行讀出時(shí)相比，負(fù)載晶體管的Vth上升，驅(qū)動(dòng)力降低。同時(shí)，存儲(chǔ)器單元中的nMOS晶體管 的阱電位被控制得較高，nMOS晶體管的Vth降低，驅(qū)動(dòng)力提高。因此，隨著傳輸晶體管的驅(qū) 動(dòng)力提高，用于將電流保持在高電平的負(fù)載晶體管的驅(qū)動(dòng)力降低，因此容易進(jìn)行寫入動(dòng)作， 其中，上述電流是使在寫入前的狀態(tài)下曾是高電平的存儲(chǔ)保存節(jié)點(diǎn)的電位下降的電流。即， 寫入時(shí)的動(dòng)作余量增加，適合于相對(duì)離散性較強(qiáng)且低電壓的動(dòng)作。另外，在本發(fā)明中，在對(duì) nMOS晶體管的阱電位施加了較高電位的情況下，利用絕緣膜使電流不會(huì)從阱流向擴(kuò)散層， 因此能夠適用于使0. 5V或0. 5V以上的PN結(jié)導(dǎo)通的高電壓，而不會(huì)產(chǎn)生功耗的增加。如上所述，通過在寫入和讀出的各種動(dòng)作中適當(dāng)改變構(gòu)成存儲(chǔ)器單元的晶體管的 阱電位，可以增加寫入和讀出動(dòng)作的各自的動(dòng)作余量，能夠進(jìn)行適用于相對(duì)離散性較強(qiáng)且 以低電壓動(dòng)作的存儲(chǔ)器單元的動(dòng)作。圖5表示該存儲(chǔ)器單元的布局圖。在圖5中，TRl和TR2表示傳輸晶體管，DRl和 DR2表示驅(qū)動(dòng)晶體管，LDl和LD2表示負(fù)載晶體管，Gate表示構(gòu)成晶體管的柵電極的聚硅 層，Diffusion表示擴(kuò)散層，Contact表示用于連接擴(kuò)散層、聚硅層及金屬布線的觸點(diǎn)，Well 表示晶體管的阱層，用虛線包圍的范圍表示一個(gè)存儲(chǔ)器單元。在圖5中描繪出在同一列上 排列的3個(gè)存儲(chǔ)器單元。在同一列上排列的存儲(chǔ)器單元的nMOS和pMOS晶體管的阱層相連 接，并被控制為相同電位。另外，與相鄰列的晶體管之間阱層相分離，并被控制為不同電位。 該存儲(chǔ)器單元是一般被稱為橫長(zhǎng)單元的具有在字線方向較長(zhǎng)的長(zhǎng)方形形狀的存儲(chǔ)器單元。 橫長(zhǎng)單元通過在字線方向交替地反復(fù)排列在與字線垂直的方向較長(zhǎng)的η阱和P阱，形成存 儲(chǔ)器單元的形狀在字線方向較長(zhǎng)的長(zhǎng)方形狀結(jié)構(gòu)。根據(jù)該單元形狀，橫長(zhǎng)單元的SRAM電路 圖如圖1所示，VBN[k]和VBP[k]形成為在與字線WL垂直、即與位線平行的方向延伸的結(jié) 構(gòu)。圖6表示沿圖5中的A-A’切斷時(shí)的剖面概況。在圖6中，11表示柵電極，12表示 觸點(diǎn)，13表示元件分離層，14表示柵絕緣膜層，15表示SOI層，16表示BOX膜，17表示阱層， 18表示支撐襯底。形成有溝道的SOI層借助于埋入氧化膜與阱層絕緣。由此，即使對(duì)阱層 施加Bulk CMOS晶體管的正向偏置，電流也不會(huì)從阱流向源電極。另外，SOI層和阱層借助于元件分離層與相鄰晶體管分離。圖7表示沿圖5中的B-B’切斷時(shí)的剖面概況。在圖7中，11表示柵電極，12表示 觸點(diǎn)，13表示元件分離層，15表示SOI層，16表示BOX膜，17表示阱層，18表示支撐襯底，19 表示擴(kuò)散層。在同一列上排列的晶體管的阱相連接，并且形成為被控制為相同電位的結(jié)構(gòu)。圖8表示進(jìn)行圖2記載的阱電位的控制的電路圖。在圖8中，VBN[4n] VBN[4n+2] 表示各列的nMOS晶體管的阱電極，VBP [4η] VBP [4η+2]表示各列的pMOS晶體管的阱 電極，DRVl表示驅(qū)動(dòng)阱電位的驅(qū)動(dòng)電路，ys
ys[3]表示用于選擇列的列選擇信號(hào)， bwen[n]表示向該列進(jìn)行寫入的寫入信號(hào)。對(duì)根據(jù)列選擇信號(hào)和列寫入信號(hào)選定的列進(jìn)行 寫入，在圖8的電路中，各個(gè)信號(hào)的邏輯積被輸入到阱節(jié)點(diǎn)，在進(jìn)行寫入時(shí)，nMOS和pMOS的 阱電位被控制得較高，在不進(jìn)行寫入時(shí)，nMOS和pMOS的阱電位被控制得較低，可以進(jìn)行圖2 記載的電位控制。圖9表示驅(qū)動(dòng)阱節(jié)點(diǎn)的電路DRVl的最末段的反相器電路的一例。在圖9中，Vdd 和Vss表示電源節(jié)點(diǎn)，in表示輸入信號(hào)，Vbn表示該反相器電路的輸出。在本實(shí)施例中，在 相應(yīng)的列未被選擇時(shí)，對(duì)in施加高電位，在對(duì)相應(yīng)的列進(jìn)行寫入時(shí)，in的電位成為低電平。 由此，輸出Vbn成為高電平，使寫入特性提高。圖9所示電路中的pMOS晶體管的阱節(jié)點(diǎn)與 柵極連接，in的電位從高變?yōu)榈蜁r(shí)，pMOS晶體管的阱節(jié)點(diǎn)電位成為低電平，Vth降低，驅(qū)動(dòng) 力提高，可以使將要驅(qū)動(dòng)的存儲(chǔ)器單元列的阱節(jié)點(diǎn)的電位快速變成高電位。另外，nMOS晶體管的阱節(jié)點(diǎn)也與柵電極連接，可以使相應(yīng)存儲(chǔ)器單元列的阱電位 快速變?yōu)榈碗娢?。在?dòng)作速度不重要的情況下，也可以將各自的阱電位連接源極電位。并 且，在亞閾值漏電流不成為問題的情況下，把nMOS晶體管的阱設(shè)為Vdd，使pMOS晶體管的阱 連接Vss，使各個(gè)晶體管的Vth經(jīng)常處于較低狀態(tài)，也可以提高動(dòng)作速度。并且，在只將輸出 即存儲(chǔ)器單元內(nèi)的阱節(jié)點(diǎn)設(shè)為高的速度比較重要、設(shè)為低的速度也可以變慢的情況下，只 將PMOS的阱節(jié)點(diǎn)連接?xùn)烹姌O和Vss，也可以實(shí)現(xiàn)高速化。圖10表示控制該SRAM電路的字線的電路的一例。在圖10中，MC表示存儲(chǔ)器單 元，WL表示字線，WDR表示字線驅(qū)動(dòng)器，xa和xb表示將地址解碼后的信號(hào)。在該電路結(jié)構(gòu) 中，利用xa和xb選定的一個(gè)字線通過字線驅(qū)動(dòng)器電路變?yōu)楦唠娖?，并且在存?chǔ)器單元中進(jìn) 行存取。圖11表示圖10中的字線驅(qū)動(dòng)器電路的一例。該電路由被輸入xa和xb的NAND 電路、和把其輸出的反轉(zhuǎn)信號(hào)作為字線電位輸出的反相器電路構(gòu)成，在xa和xb這兩者都為 高電平的情況下，把字線電位設(shè)為高電平。通常，存儲(chǔ)器單元的動(dòng)作速度受字線的起動(dòng)時(shí)間 的影響較大。因此，如果加快使字線從低變?yōu)楦叩穆窂?，則可以大大提高存儲(chǔ)器的動(dòng)作速 度。在該電路中，NAND電路中的nMOS晶體管和反相器電路中的pMOS晶體管的阱節(jié)點(diǎn)分別 與柵電極連接。因此，各個(gè)晶體管在導(dǎo)通時(shí)Vth降低，驅(qū)動(dòng)力增加，動(dòng)作速度增大。在字線 電位從低變?yōu)楦邥r(shí)，NAND電路中的nMOS晶體管兩者導(dǎo)通，進(jìn)而反相器電路的pMOS晶體管 導(dǎo)通，這樣通過連接阱節(jié)點(diǎn)和柵極節(jié)點(diǎn)，可以提高改變字線電位的速度，有助于存儲(chǔ)器整體 的高速化。并且，在動(dòng)作速度的提高不重要的情況下，也可以將各自的阱電位與源極電位連 接。并且，在亞閾值漏電流不成為問題的情況下，把nMOS晶體管的阱設(shè)為Vdd,HpMOS晶體 管的阱與Vss連接，使各個(gè)晶體管的Vth始終處于低狀態(tài)，也能夠提高動(dòng)作速度。圖12表示使用了該實(shí)施例的電路的電路各部分的動(dòng)作電壓的變化。在圖12中，CK表示時(shí)鐘信號(hào)，WL表示字線，BLT和BLB表示位線，VBN和VBP表示被存取的存儲(chǔ)器單元 內(nèi)的晶體管的阱節(jié)點(diǎn)，NT和NB表示被存取的存儲(chǔ)器單元內(nèi)的存儲(chǔ)保存節(jié)點(diǎn)，Write和Read 表示寫入和讀出動(dòng)作。在寫入時(shí)，與時(shí)鐘信號(hào)的上升同時(shí)，被寫入到存儲(chǔ)器單元的數(shù)據(jù)被輸 入到位線上。并且，大致同時(shí)將阱電位控制為最適合于寫入動(dòng)作的電位。此處，字線電位從 低上升為高，存儲(chǔ)器單元內(nèi)的存儲(chǔ)節(jié)點(diǎn)電位反轉(zhuǎn)，新數(shù)據(jù)被寫入存儲(chǔ)器單元。在讀出時(shí)，通 過時(shí)鐘信號(hào)的起動(dòng)，字線電位變高。由此，數(shù)據(jù)保存節(jié)點(diǎn)的數(shù)據(jù)被輸出到位線，并進(jìn)行讀出。圖33表示使用了本發(fā)明的SRAM存儲(chǔ)器的SoC(System-on-aChip)的例子。SoC由 作為CPU核(Core)的CPU、具有其他特定功能的電路單元PERI、和被各種電路存取的容量 較大的存儲(chǔ)器RAM構(gòu)成。并且，在CPU核中安裝了高速緩沖存儲(chǔ)器CACHE。本發(fā)明的SRAM 存儲(chǔ)器可以用作SoC的大容量存儲(chǔ)器和高速緩沖存儲(chǔ)器。(實(shí)施例2)圖13表示使用了本發(fā)明的SRAM存儲(chǔ)器單元的阱電位的控制方法的一例。另外， 在以后的實(shí)施例中，對(duì)與第一實(shí)施例相同的部分使用相同標(biāo)號(hào)，只說明不同的部分。該存儲(chǔ) 器單元的晶體管電平的電路結(jié)構(gòu)形成為與圖1相同的電路。在圖13中，與圖2所示阱狀態(tài) 不同的是，在不對(duì)存儲(chǔ)器進(jìn)行存取的No access的狀態(tài)下，pMOS的阱電位為高電平。在未被 存取的狀態(tài)、特別是被稱為待機(jī)狀態(tài)的、存儲(chǔ)器單元保存數(shù)據(jù)但不進(jìn)行存取的狀態(tài)下，有時(shí) 存儲(chǔ)器單元的漏電流成為問題。該情況下，在pMOS的阱電位變?yōu)榈碗娖綍r(shí)，pMOS的Vth處 于下降狀態(tài)，有大漏電流流過。在圖13所示狀態(tài)下，pMOS的阱電位為高電平，pMOS的Vth 不會(huì)下降，漏電流被抑制得低。(實(shí)施例3)圖14表示使用了本發(fā)明的SRAM電路的電路圖。在本實(shí)施例中，與實(shí)施例1不同， 存儲(chǔ)器單元內(nèi)的nMOS晶體管的阱節(jié)點(diǎn)，在存儲(chǔ)器單元內(nèi)的左側(cè)、即從位線BLT到VSS串聯(lián) 連接的nMOS，和在存儲(chǔ)器單元內(nèi)的右側(cè)、即從位線BLB到VSS串聯(lián)連接的nMOS中，分別形成 為節(jié)點(diǎn)VBm和VBN2。存儲(chǔ)器單元的布局與圖5所示相同，但由于左右的nMOS的阱節(jié)點(diǎn)已 經(jīng)分別連接，因此不需要變更存儲(chǔ)器單元的布局。圖15表示使用了本實(shí)施例的電路的電路各部分的動(dòng)作波形。與實(shí)施例1不同的 是VBm和VBN2在寫入時(shí)被控制為不同的電位。在圖15中，在寫入時(shí)，VBm保持低電位狀 態(tài)，VBN2被控制為高電位。這是因?yàn)橥惠斎雽懭霐?shù)據(jù)的位線電位存在關(guān)系，在BLT被輸 入高位數(shù)據(jù)、BLB被輸入低位數(shù)據(jù)的情況下，形成為圖15所示的電位關(guān)系，VBm被控制為 低電位，VBN2被控制為高電位。此處考慮向SRAM存儲(chǔ)器單元寫入數(shù)據(jù)時(shí)的動(dòng)作。如在實(shí) 施例1的說明中描述的那樣，向SRAM寫入數(shù)據(jù)的動(dòng)作，通過使電流經(jīng)過傳輸晶體管流過，將 保存高位數(shù)據(jù)的存儲(chǔ)保存節(jié)點(diǎn)的電位設(shè)為低電位而實(shí)現(xiàn)的。在BLB被輸入低位數(shù)據(jù)時(shí)，如 果通過傳輸晶體管TR2使得流過較大的電流，則可以改善寫入特性。此處，TR2的阱節(jié)點(diǎn)是 VBN2,因此如果把VBN2的電位控制得高，則可以提高傳輸晶體管TR2的驅(qū)動(dòng)力，改善寫入特 性。此處雖未圖示，但在向BLT輸入低位數(shù)據(jù)時(shí)，當(dāng)然VBm被控制得高，使寫入特性得到改
業(yè)
口 ο圖16表示用于實(shí)現(xiàn)圖15所示波形的控制電路的電路圖。D表示為了寫入而輸入 的數(shù)據(jù)信號(hào)。D值被輸入位線BLT和BLB，并且阱電位VBm和VBN2可以控制為不同的電位。 如果采取該結(jié)構(gòu)，則將要控制的阱減少，因此充放電的電荷的量減小，可以將寫入時(shí)的動(dòng)作特性保持為相同水平，并且降低功耗。(實(shí)施例4)圖17表示使用了本發(fā)明的SRAM電路的電路圖。在本實(shí)施例中，形成為在實(shí)施例 3中分別進(jìn)行存儲(chǔ)器單元內(nèi)的左右PMOS的阱節(jié)點(diǎn)的控制的結(jié)構(gòu)。圖18表示使用了本實(shí)施例的電路時(shí)的電路各部分的動(dòng)作波形。與實(shí)施例3不同， 在寫入時(shí)除VBm和VBN2外，VBPl和VBP2也被控制為不同電位。在圖18中，在寫入時(shí)， VBNl和VBPl保持低電位，VBN2和VBP2被控制為高電位。這是因?yàn)橥惠斎雽懭霐?shù)據(jù)的位 線電位存在關(guān)系，在BLT被輸入高位數(shù)據(jù)、BLB被輸入低位數(shù)據(jù)的情況下，形成為圖18所示 的電位關(guān)系，VBNl和VBPl被控制為低電位，VBN2和VBP2被控制為高電位。此處，考慮向SRAM存儲(chǔ)器單元寫入數(shù)據(jù)時(shí)的動(dòng)作。如在實(shí)施例1的說明中描述的 那樣，向SRAM寫入數(shù)據(jù)的動(dòng)作，是通過使電流經(jīng)由傳輸晶體管流過，將保存高位數(shù)據(jù)的存 儲(chǔ)保存節(jié)點(diǎn)的電位設(shè)為低電位來實(shí)現(xiàn)的。在BLB被輸入低位數(shù)據(jù)時(shí)，如果通過傳輸晶體管 TR2使大電流流過，并且降低在向存儲(chǔ)保存節(jié)點(diǎn)NB提供電荷的負(fù)載晶體管LD2的驅(qū)動(dòng)能力， 則存儲(chǔ)保存節(jié)點(diǎn)NB的電位容易從高變?yōu)榈?，改善寫入特性。此處，TR2的阱節(jié)點(diǎn)是VBN2，因 此如果把VBN2的電位控制得較高，則可以提高傳輸晶體管TR2的驅(qū)動(dòng)力，寫入特性得到改 善。另外，LD2的阱節(jié)點(diǎn)是VBP2，因此如果把VBP2的電位控制得較高，則負(fù)載晶體管LD2的 驅(qū)動(dòng)力下降，可以改善寫入特性。此處雖未圖示，但在向BLT寫入低位數(shù)據(jù)時(shí)，當(dāng)然VBm和 VBPl的電位被控制得較高，改善寫入特性。圖19表示可以實(shí)現(xiàn)本實(shí)施例的控制的存儲(chǔ)器單元陣列。與表示在實(shí)施例1中使 用的存儲(chǔ)器單元陣列的圖5的不同之處是，負(fù)載晶體管的阱節(jié)點(diǎn)被劃分為兩部分，可以分 別進(jìn)行控制。如果采取該結(jié)構(gòu)，則將要控制的阱減少，因此充放電的電荷的量減小，可以將寫入 時(shí)的動(dòng)作特性保持為相同水平，并且降低功耗。另外，寫入動(dòng)作是通過把高電平的存儲(chǔ)節(jié)點(diǎn) 電位設(shè)為低電平來執(zhí)行的，此時(shí)原來是低電位的存儲(chǔ)保存節(jié)點(diǎn)的電位需要充電為高電平。 把該存儲(chǔ)保存節(jié)點(diǎn)充電為高電平的是漏電極連接在該節(jié)點(diǎn)上的負(fù)載晶體管的作用。S卩，如上所述，在進(jìn)行把存儲(chǔ)保存節(jié)點(diǎn)NB的電位從高變?yōu)榈偷膶懭霑r(shí)，需要把存 儲(chǔ)保存節(jié)點(diǎn)NT的電位從低位充電為高位，這通過負(fù)載晶體管LDl的電流來執(zhí)行。在LDl和 LD2的阱電位被控制為相同電位時(shí)，LDl的驅(qū)動(dòng)力也下降，因此把存儲(chǔ)保存節(jié)點(diǎn)NT的電位 設(shè)為高電平需要花費(fèi)時(shí)間。這在寫入時(shí)間嚴(yán)格的條件下，有可能成為降低動(dòng)作速度的原因。 但是，如果形成圖17所示的結(jié)構(gòu)，則負(fù)載晶體管LDl的Vth降低，把低電位的存儲(chǔ)保持降低 的電位設(shè)為高電平所需要的時(shí)間被縮短，可以使動(dòng)作速度提高。(實(shí)施例5)圖20表示使用了本發(fā)明的SRAM存儲(chǔ)器單元的阱電位的控制方法的一例。在圖20 中與實(shí)施例1不同，追加了被稱為Stand-by的待機(jī)模式的狀態(tài)。在該狀態(tài)下，形成為在存 儲(chǔ)器單元中需要保存數(shù)據(jù)但不進(jìn)行存取的狀態(tài)，降低晶體管的漏電流是為了減小總體電力 的需要。在待機(jī)狀態(tài)下，nMOS的阱電位被控制為負(fù)電位即-0. 5V，pMOS的阱電位被控制為 比高的電源電壓Vdd還要高的1. 5V。在該狀態(tài)下，nMOS和pMOS的Vth，被控制得比各自的 阱電位被控制為與源極電位相同的電位時(shí)還高，被稱為亞閾值漏電流的、在源極-漏極之 間流過的漏電流能夠大大降低。此處，作為nMOS的阱電位列舉了 -0. 5V的例子，作為pMOS的阱電位列舉了 1. 5V的例子，但也可以把nMOS的阱電位設(shè)為低于-0. 5V的電位、把pMOS 的阱電位設(shè)為高于1. 5V的電位，以便進(jìn)一步改變Vth。圖21表示用于實(shí)現(xiàn)圖20所示電位狀態(tài)的SRAM電路結(jié)構(gòu)的電路圖。在圖21中， Vssd表示控制存儲(chǔ)器單元內(nèi)的晶體管的阱電位的驅(qū)動(dòng)電路的低電平側(cè)電源線，Vddd表示 控制存儲(chǔ)器單元內(nèi)的晶體管的阱電位的驅(qū)動(dòng)電路的高電平側(cè)電源線，Vbnst表示待機(jī)時(shí)的 nMOS的阱電位，在本實(shí)施例中為-0. 5V, Vbpst表示待機(jī)時(shí)的pMOS的阱電位，在本實(shí)施例中 為1.5V，stby表示待機(jī)時(shí)為高電平的待機(jī)信號(hào)。在非待機(jī)狀態(tài)下，對(duì)Vssd和Vddd施加正 常的電源電位即OV和1. 0V，進(jìn)行與實(shí)施例1相同的動(dòng)作。待機(jī)信號(hào)stby成為高電平，在處 于待機(jī)狀態(tài)時(shí)，Vssd和Vddd分別被施加-0. 5V、1. 5V，存儲(chǔ)器單元內(nèi)的nMOS和pMOS晶體管 的阱電位分別被控制為-0. 5V、1. 5V，各個(gè)晶體管的Vth上升，亞閾值漏電流降低。(實(shí)施例6)圖22表示使用了本發(fā)明的SRAM電路的電路圖。實(shí)施例1是最適合于使用了一般 被稱為橫長(zhǎng)單元的、在字線方向較長(zhǎng)的長(zhǎng)方形存儲(chǔ)器單元的SRAM電路的電路結(jié)構(gòu)的例子。 橫長(zhǎng)單元通過在字線方向交替地反復(fù)排列在與字線垂直的方向較長(zhǎng)的η阱和P阱，形成存 儲(chǔ)器單元的形狀在字線方向較長(zhǎng)的長(zhǎng)方形狀結(jié)構(gòu)。對(duì)此，在本實(shí)施例中，例示出最適合于使 用了一般被稱為縱長(zhǎng)單元的存儲(chǔ)器單元時(shí)的電路結(jié)構(gòu)?？v長(zhǎng)單元通過在位線方向交替地反 復(fù)排列在與位線垂直的方向較長(zhǎng)的η阱和P阱，形成存儲(chǔ)器單元的形狀在位線方向較長(zhǎng)的 長(zhǎng)方形狀結(jié)構(gòu)。在圖22中，WL[k]表示第k行的字線，VBN[k]表示在第k行的存儲(chǔ)器單元 中相同的nMOS晶體管的阱節(jié)點(diǎn)，VBP[k]表示在第k行的存儲(chǔ)器單元中相同的pMOS晶體管 的阱節(jié)點(diǎn)。與實(shí)施例1的圖1所示橫長(zhǎng)單元的SRAM電路圖的不同之處是，VBN[k]和VBP[k] 被配置成為與WL[k]平行地延伸。圖23表示電路各部分的電位變化。在字線起動(dòng)的同時(shí)，nMOS晶體管的阱節(jié)點(diǎn)電 位即VBN也成為高電位，nMOS晶體管的Vth降低，驅(qū)動(dòng)力增加。因此，nMOS晶體管的電流增 加，寫入特性提高。并且，在讀出時(shí)，nMOS晶體管的電流增加，因此可以進(jìn)行高速動(dòng)作。并 且，pMOS晶體管的阱電位即VBP始終為高電位。這是因?yàn)樵趯懭霑r(shí)如果電流增加，將導(dǎo)致 寫入特性惡化的緣故。圖24表示存儲(chǔ)器單元的布局圖。圖中用粗線包圍的部分為阱，與圖5不同，形成 為η阱和ρ阱交替地在位線方向反復(fù)排列的縱長(zhǎng)存儲(chǔ)器單元。根據(jù)該單元形狀，縱長(zhǎng)單元 的SRAM電路圖如圖22所示，形成為VBN[k]、VBP[k]與WL[k]平行地延伸的結(jié)構(gòu)。圖25表示將該布局沿A-A’切斷時(shí)的剖面圖。nMOS晶體管和pMOS晶體管的阱節(jié) 點(diǎn)相連接地形成。(實(shí)施例7)圖26表示使用了本發(fā)明的SRAM電路的電路圖。在圖26中，Vssm表示連接存儲(chǔ) 器單元內(nèi)的驅(qū)動(dòng)晶體管的源電極的節(jié)點(diǎn)，Vcc表示電位比Vdd高的電源，stby和stbyb表示 待機(jī)時(shí)輸入的待機(jī)信號(hào)。在電路圖中，柵電極相連接的部分不使用線而使用長(zhǎng)方形表述，在 圖下方有表示為High-Tox的晶體管標(biāo)號(hào)。這表示在除此以外的柵極氧化膜厚(Tox)比晶 體管厚的晶體管中，即使對(duì)柵電極等施加比Vdd高的電壓時(shí)晶體管也不會(huì)破壞的厚膜晶體 管。該晶體管在普通LSI中被用作與LSI外部的輸入輸出電路。Vcc表示在普通LSI中被 用于輸入輸出電路的電源，當(dāng)前使用1. 8V和2. 5V、3. 3V的電壓。在本實(shí)施例中，進(jìn)行了取為2. 5V時(shí)的說明，但在除此以外的電位也能夠獲得相同效果。Stby和stbyb是表示待機(jī)狀 態(tài)的信號(hào)，stby在待機(jī)時(shí)被控制為高電平，stbyb在待機(jī)時(shí)被控制為低電平。圖27表示電路各部分的每個(gè)動(dòng)作狀態(tài)的電位狀態(tài)。除待機(jī)狀態(tài)之外，與實(shí)施例1 相同。在待機(jī)狀態(tài)下，VBN與實(shí)施例1相同為0V，但VBP和Vssm的電位不同。Vssm的電位 被控制為約0. 3V，nMOS晶體管處于與被施加了反饋偏壓時(shí)相同的狀態(tài)，亞閾值漏電流大大 降低。具體講，可以降低到1/10以下。并且，從nMOS和pMOS晶體管的柵電極流向溝道的 柵極漏電流由于電場(chǎng)緩和而大大降低。在Vssm的電位被控制的情況下，pMOS晶體管的源 極-漏極之間的電壓約為2/3，因此漏電流也與其成比例地降低，只下降約2/3。在該電路 中，對(duì)pMOS晶體管的阱節(jié)點(diǎn)施加2. 5V的電位。因此，pMOS晶體管的Vth上升約200V，亞閾 值漏電流可以降低到1/100以下。由此，可以大大降低待機(jī)狀態(tài)下的漏電流。并且，在本發(fā)明的結(jié)構(gòu)中，采取在將阱節(jié)點(diǎn)控制為比在SRAM中使用的電源電壓高 的電壓時(shí)，在LSI的輸入輸出電路中使用的電源被施加給阱節(jié)點(diǎn)的結(jié)構(gòu)。因此，不需要多余 地設(shè)置用于產(chǎn)生較高電壓的電路，從電路面積和功耗方面是非常有利的。另一方面，如果施加給pMOS晶體管的阱節(jié)點(diǎn)的高電壓是比在SRAM電路中使用的 電源電壓高的電壓，即使是與在LSI的輸入輸出電路中使用的電源電壓不同的電壓，也能 夠獲得相同效果。因此，可以在同一 LSI內(nèi)具有生成電源的電路，使得產(chǎn)生較高的電壓。并 且，也可以從外部提供比施加給SRAM的電源電壓高的電壓，并將其施加給pMOS晶體管的阱 節(jié)點(diǎn)。圖31表示柵極氧化膜厚(Tox)與埋入氧化膜厚(Tbox)、電源電壓(Vdd)與pMOS 晶體管的阱電位(VBP)的關(guān)系的例子。模式1表示在本實(shí)施例中假設(shè)的膜厚與電壓的關(guān)系。 模式2表示施加可以提供給pMOS晶體管的最大電壓，并將降低漏電流的效果設(shè)為最大時(shí)的 例子。模式3表示柵極氧化膜的厚度變薄，隨之電源電壓降低的關(guān)系。模式4表示通過使 埋入氧化膜的厚度變厚，在改變阱節(jié)點(diǎn)的電位時(shí)Vth變動(dòng)的效果減小，但通過相應(yīng)地提高 施加給阱節(jié)點(diǎn)的電壓，實(shí)現(xiàn)相同性能的結(jié)構(gòu)例子。模式5表示使埋入氧化膜的厚度變薄情 況的例子。對(duì)PMOS晶體管的阱節(jié)點(diǎn)施加與在輸入輸出電路中使用的相同的電壓，但由于埋 入氧化膜的厚度較薄，Vth變動(dòng)的效果較大，認(rèn)為能夠獲得與模式2大致相同的效果。模式 6表示氧化膜的厚度與模式5相同，對(duì)阱節(jié)點(diǎn)施加更高的電壓的例子。在該例子中，能夠得 到更高的漏電流削減效果。在模式7中，表示使埋入氧化膜的厚度更薄的例子。雖然阱節(jié) 點(diǎn)的電位并沒怎么變大，但能夠認(rèn)為降低漏電流的效果大于模式2。(實(shí)施例8)圖28表示使用了本發(fā)明的SRAM存儲(chǔ)器單元內(nèi)的晶體管的電位狀態(tài)。在本實(shí)施例 中，在寫入時(shí)從OV上升的阱電位達(dá)到0. 5V。由此，可以通過控制VBN和VBP降低所消耗的 電力。并且，可以縮短控制VBN和VBP的電位所需要的時(shí)間，也具有高速化的效果。(實(shí)施例9)圖29表示使用了本發(fā)明的SRAM電路的各部分的電位變化。在本實(shí)施例中，與實(shí) 施例1不同，要控制的VBN和VBP的電位不是全范圍變化，而只能上升到約0. 6V。由此，與 實(shí)施例8相同，通過控制VBN和VBP，具有抑制所消耗的功耗的效果。本實(shí)施例可以用與實(shí)施例1相同的電路結(jié)構(gòu)實(shí)現(xiàn)。不同的一處在于，減小驅(qū)動(dòng)VBN 和VBP的驅(qū)動(dòng)電路的驅(qū)動(dòng)力。在實(shí)施例1中，為了使VBN和VBP的電位快速變化，需要驅(qū)動(dòng)
13力較大的驅(qū)動(dòng)電路，但本實(shí)施例的電路可以通過減小該驅(qū)動(dòng)電路的驅(qū)動(dòng)力來實(shí)現(xiàn)。實(shí)際上 只要減小驅(qū)動(dòng)VBN和VBP的晶體管的柵極寬度即可。由此，與實(shí)施例1相同，也可以減小電 路面積。在驅(qū)動(dòng)以往的容積晶體管的柵電極時(shí)，在信號(hào)的電位變化遲緩時(shí)產(chǎn)生熱載流子， 具有LSI的可靠性劣化等問題，但在本電路中發(fā)生變化的是阱的電位，因此不會(huì)產(chǎn)生熱載 流子等可靠性的問題。(實(shí)施例10)圖30表示使用了本發(fā)明的SRAM電路內(nèi)的存儲(chǔ)器單元的阱電位即VBN和VBP，在寫 入、讀出和待機(jī)狀態(tài)時(shí)可以獲取的電位的關(guān)系。模式1表示實(shí)施例1的例子。在模式2中，與實(shí)施例1不同，在讀出時(shí)也將Vbn的電位控制為1.0V。由此，讀出 時(shí)的nMOS晶體管的電流增加，可以進(jìn)行高速的讀出動(dòng)作。在模式3中，通過在待機(jī)狀態(tài)下把VBP控制為2. 5V，可以使pMOS晶體管的Vth上 升，可以大大降低漏電流。在模式4中，在待機(jī)狀態(tài)下把模式3中的VBN電位設(shè)為負(fù)電位。由此，nMOS晶體 管的Vth上升，可以進(jìn)一步降低漏電流。在模式5中，在寫入時(shí)把VBN的電位升壓到2. 5V，由此大大降低nMOS晶體管的 Vth0因此，nMOS晶體管的電流與模式1等相比進(jìn)一步增大，寫入特性進(jìn)一步改善，并且動(dòng) 作速度達(dá)到高速化。在模式6中，在讀出時(shí)把VBN的電位升壓到2. 5V，由此大大降低nMOS晶體管的 Vth0因此，nMOS晶體管的電流與模式2相比進(jìn)一步增大，讀出特性進(jìn)一步改善，并且動(dòng)作 速度達(dá)到高速化。根據(jù)以上各個(gè)實(shí)施例，可以實(shí)現(xiàn)晶體管動(dòng)作的高速化和漏電流的降低。并且，SRAM 電路動(dòng)作需要的動(dòng)作余量改善，動(dòng)作特性提高。進(jìn)而，能夠抑制存儲(chǔ)器單元面積的增大。另外，在本申請(qǐng)的附圖中使用的符號(hào)的說明如下。TRU TR2、201、202，傳輸晶體管；DRU DR2、203、204，驅(qū)動(dòng)晶體管；LDU LD2、205、 206，負(fù)載晶體管；附、肌、207、208，存儲(chǔ)器單元內(nèi)的數(shù)據(jù)存儲(chǔ)節(jié)點(diǎn)；WL，字線；Vdd，電源 線；Vss,接地電位；LT、BLB、BLT [n]、BLB [η]、BLT [η+1]、BLB [η+1]，位線；VBN, VBN[η]、 VBN[η+1]、VBNU VBN2、VBN[4η]、VBN[4η+1]、VBN[4n+2]、VBN[k]、VBNl [η]、VBN2 [η] nMOS, 阱節(jié)點(diǎn)；VBP、VBP [η]、VBP [η+1]、VBP 1、VBP2、VBP [4η]、VBP [4η+1]、VBP [4η+2]、VBP [k]、 VBPl[n]、VBP2[n]pM0S，阱節(jié)點(diǎn)；1、11，柵電極；2，漏電極；3，源電極；4、17，阱；5、18，支撐 襯底；6、16，埋入氧化膜層；7、13，元件分離層；12，觸點(diǎn)；19，擴(kuò)散層；14，柵絕緣膜；15，SOI 層；MC，存儲(chǔ)器單元；ys、ys
ys[3]，列選擇信號(hào)；DRV1，阱節(jié)點(diǎn)驅(qū)動(dòng)器；in，輸入信號(hào)； WDR，字線驅(qū)動(dòng)器；xa、xb，地址解碼信號(hào)；CK，時(shí)鐘信號(hào)；bwen，寫入信號(hào)；D，輸入數(shù)據(jù)；Vssd， 阱節(jié)點(diǎn)驅(qū)動(dòng)器的Vss線；Vddd，阱節(jié)點(diǎn)驅(qū)動(dòng)器的Vdd線；Vbnst、Vbpst，待機(jī)用阱節(jié)點(diǎn)電位 線；stby、stbyb，待機(jī)狀態(tài)控制信號(hào)；Vssm，存儲(chǔ)器單元內(nèi)驅(qū)動(dòng)晶體管源極線；Vcc，電位比 Vdd高的電源線；S0C，系統(tǒng)LSI的芯片；CPU，CPU核；CACHE，高速緩沖存儲(chǔ)器；RAM，工作區(qū) 域；PERI，系統(tǒng)LSI中的CPU核以外的邏輯電路。
權(quán)利要求
一種半導(dǎo)體存儲(chǔ)器件，作為存儲(chǔ)器單元陣列發(fā)揮作用，包含多個(gè)晶體管而構(gòu)成的靜態(tài)式存儲(chǔ)器單元排列在列方向和行方向上，其特征在于，包括多條用于對(duì)上述存儲(chǔ)器單元進(jìn)行存取的位線；第一阱層，在與上述多條位線中的一條連接的構(gòu)成多個(gè)存儲(chǔ)器單元的同一列內(nèi)形成的各個(gè)晶體管為共同設(shè)置；以及第二阱層，在與上述多條位線中的其他線連接的構(gòu)成多個(gè)存儲(chǔ)器單元的同一列內(nèi)形成的各個(gè)晶體管為共同設(shè)置，其中，上述第一阱層的電位被控制為與上述第二阱層的電位不同的電位。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，在連接于具有為了寫入數(shù)據(jù)而被存取的存儲(chǔ)器單元的列上的存儲(chǔ)器單元內(nèi)形成的、具 有第二導(dǎo)電型溝道的晶體管的阱電位，被控制為比在連接于不具有被存取的存儲(chǔ)器單元的 列上的存儲(chǔ)器單元內(nèi)形成的、具有第二導(dǎo)電型溝道的晶體管的阱電位低的電位。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于，在連接于具有為了寫入數(shù)據(jù)而被存取的存儲(chǔ)器單元的列上的存儲(chǔ)器單元內(nèi)形成的、具 有第一導(dǎo)電型溝道的晶體管的阱電位，被控制為比在連接于不具有被存取的存儲(chǔ)器單元的 列上的存儲(chǔ)器單元內(nèi)形成的、具有第一導(dǎo)電型溝道的晶體管的阱電位低的電位。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)器件，在使用了小型化的晶體管的低功耗SRAM中，通過降低從漏電極流向襯底電極的漏電流和亞閾值漏電流，降低LSI電路整體的功耗，并且提高存儲(chǔ)器單元的寫入讀出時(shí)的動(dòng)作穩(wěn)定性。并且，提供一種抑制因增加晶體管數(shù)量等造成的存儲(chǔ)器單元的增加，抑制芯片面積的增大的技術(shù)。在使用具有BOX層的SOI或FD-SOI晶體管而構(gòu)成的SRAM存儲(chǔ)器單元中，通過控制驅(qū)動(dòng)晶體管的BOX層下的阱電位，控制晶體管的閾值電壓，使電流增加，從而能夠?qū)崿F(xiàn)存儲(chǔ)器單元的穩(wěn)定動(dòng)作。
文檔編號(hào)G11C11/413GK101908372SQ20101021192
公開日2010年12月8日 申請(qǐng)日期2006年9月30日 優(yōu)先權(quán)日2005年10月4日
發(fā)明者山岡雅直, 河原尊之 申請(qǐng)人:瑞薩電子株式會(huì)社