專(zhuān)利名稱(chēng)：非易失性存儲(chǔ)裝置的單元及具有單元的非易失性存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體設(shè)計(jì)技術(shù)；且尤其涉及一種使用CMOS柵極氧化物反熔絲 的一次性可編程(OTP)單元及具有該單元的非易失性存儲(chǔ)裝置。
背景技術(shù)：
使用由互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)的柵極氧化物層形成的反熔絲(在下文稱(chēng) 作“CMOS柵極氧化物反熔絲”)的一次性可編程(OTP)單元形成于易失性存儲(chǔ)裝置(諸如， 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM))或非易失性存儲(chǔ)裝置(例如，電可擦除可編程只讀存儲(chǔ)器 (EEPROM)或閃存)中，且用以達(dá)成存儲(chǔ)修復(fù)目的。另外，將OTP單元用于混合信號(hào)芯片(模 擬芯片與數(shù)字芯片在其中混合)中的內(nèi)部操作電壓及頻率微調(diào)。大體上，每一 OTP單元包括CMOS柵極氧化物反熔絲及一個(gè)或更多個(gè)MOS晶體管。 此OTP單元以單一配置或陣列配置形成于每一存儲(chǔ)芯片內(nèi)部且用于修復(fù)或微調(diào)。圖1為典型OTP單元的等效電路圖。參看圖1，典型OTP單元包括反熔絲ANT_FS1及晶體管NMl和NM2。反熔絲ANT_ FSl連接于輸入節(jié)點(diǎn)A與節(jié)點(diǎn)B之間。晶體管匪1和匪2為η溝道晶體管，且串聯(lián)地連接于 節(jié)點(diǎn)B與輸出節(jié)點(diǎn)E之間，輸出節(jié)點(diǎn)E為在讀取操作期間通過(guò)其輸出數(shù)據(jù)的端子。典型OTP單元必須包括串聯(lián)連接的晶體管NMl和ΝΜ2，用于在讀取操作期間形成自 輸入節(jié)點(diǎn)A至輸出節(jié)點(diǎn)E的電流路徑。因此，自輸出節(jié)點(diǎn)E輸出最終數(shù)據(jù)，最終數(shù)據(jù)的狀態(tài) 為其電壓下降晶體管匪1和匪2的閾值電壓的總量，亦即，VDD-2*Vt，“Vt”表示每一晶體管 匪1和匪2的閾值電壓。結(jié)果，由于自輸出節(jié)點(diǎn)E輸出的數(shù)據(jù)的感測(cè)裕度變窄，因此在讀取 操作期間發(fā)生故障，其使OTP單元的讀取操作的可靠性降級(jí)。在圖1中，附圖標(biāo)記“C”及“D”中的每一者表示接收控制信號(hào)的輸入節(jié)點(diǎn)。為了提高圖1所示的典型OTP單元的性能，在共同擁有的同在申請(qǐng)中的申請(qǐng)案韓 國(guó)注冊(cè)號(hào)10-0845407(2008年7月3日公開(kāi))中公開(kāi)了具有新結(jié)構(gòu)的OTP單元，所述申請(qǐng)案 于2007年2月 16 日申請(qǐng)、題為“ONE-TIME-PROGRAMMABLE CELL AND MEMORY DEVICE HAVING THE SAME”。圖2為韓國(guó)專(zhuān)利申請(qǐng)案韓國(guó)注冊(cè)號(hào)10-0845407中提出的OTP單元的等效電路圖。參看圖2，OTP單元包括反熔絲ANT_FS2及第一晶體管PMl和第二晶體管PM2，以 在第三節(jié)點(diǎn)N3處輸出電壓作為輸出信號(hào)。反熔絲ANT_FS2耦接于第三節(jié)點(diǎn)N3與接地電壓 端子之間。第一晶體管PMl具有接收寫(xiě)入控制信號(hào)WR_CTRL的柵極，及在第三節(jié)點(diǎn)N3與第 二節(jié)點(diǎn)N2之間的源極-漏極路徑。第二晶體管PM2具有接收讀取控制信號(hào)RD_CTRL的柵 極，及在第一節(jié)點(diǎn)m與第三節(jié)點(diǎn)N3之間的源極-漏極路徑。該OTP單元進(jìn)一步包括用于
4感測(cè)及放大輸出信號(hào)的反相器類(lèi)型的感測(cè)放大器100。在圖2所示的OTP單元中，經(jīng)由彼此不同的路徑將寫(xiě)入電壓和讀取電壓施加至反 熔絲ANT_FS2，因?yàn)榉慈劢zANT_FS2與第一晶體管PMl和第二晶體管PM2為并聯(lián)地耦接的。 因此，與圖1所示的OTP單元相比，在讀取操作期間讀取電壓的損失可最小化，且因此，自 OTP單元輸出的數(shù)據(jù)的感測(cè)裕度變寬，由此提高OTP單元的讀取操作的可靠性。如上所述，圖2所示的OTP單元與圖1所示的OTP單元相比可提高讀取操作的可 靠性。然而，由于圖2所示的OTP單元與圖1所示的OTP單元同樣地包括一個(gè)反熔絲及兩 個(gè)晶體管，因此在減小尺寸方面存在限制且因此電力消耗增加。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例旨在提供一種能夠通過(guò)加強(qiáng)讀取操作中的數(shù)據(jù)感測(cè)裕度來(lái) 提高可靠性的單元，及具有該單元的非易失性存儲(chǔ)裝置。本發(fā)明的另一實(shí)施例旨在提供一種能夠通過(guò)簡(jiǎn)化其結(jié)構(gòu)來(lái)減小其尺寸及電力消 耗的單元，及具有該單元的非易失性存儲(chǔ)裝置。根據(jù)本發(fā)明的一方面，提供一種非易失性存儲(chǔ)裝置的單元，其包括反熔絲，其具 有在輸入端子與輸出端子之間的第一端子；及第一切換部件，其耦接于反熔絲的第二端子 與接地電壓端子之間。根據(jù)本發(fā)明的另一方面，提供一種非易失性存儲(chǔ)裝置，其包括多條數(shù)據(jù)線；多個(gè) 單元，其并聯(lián)地耦接至所述數(shù)據(jù)線；及多個(gè)感測(cè)放大器，其被配置成感測(cè)及放大自所述數(shù)據(jù) 線輸出的數(shù)據(jù)，其中每一單元包括反熔絲，其具有耦接至所述數(shù)據(jù)線中的相應(yīng)者的第一端 子；及第一切換部件，其耦接于反熔絲的第二端子與接地電壓端子之間。可通過(guò)以下描述來(lái)理解本發(fā)明的其它目的及優(yōu)點(diǎn)，且參考本發(fā)明的實(shí)施例可使本 發(fā)明的其它目的及優(yōu)點(diǎn)變得明顯。而且，本領(lǐng)域的技術(shù)人員容易明白，本發(fā)明的目的及優(yōu)點(diǎn) 可通過(guò)要求保護(hù)的裝置及其組合來(lái)實(shí)現(xiàn)。


圖1為典型現(xiàn)有技術(shù)OTP單元的等效電路圖；圖2為韓國(guó)專(zhuān)利申請(qǐng)案韓國(guó)注冊(cè)號(hào)10-0845407中提出的OTP單元的等效電路圖；圖3為根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)裝置的單元的等效電路圖；圖4A及圖4B為圖3所示的第一切換部件的電路圖；圖5A及圖5B為圖3所示的反熔絲的電路圖；圖6至圖7B為說(shuō)明根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)裝置的單元的操作 的等效電路圖；圖8為根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)裝置的單元的等效電路圖；圖9至圖10B為說(shuō)明根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)裝置的單元的操作 的等效電路圖；圖11為根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)裝置的單元的等效電路圖；圖12至圖13B為說(shuō)明根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)裝置的單元的操 作的等效電路圖14為根據(jù)本發(fā)明第四實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖；圖15為根據(jù)本發(fā)明第五實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖；圖16為根據(jù)本發(fā)明第六實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖；及圖17為根據(jù)本發(fā)明第七實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖。
具體實(shí)施例方式根據(jù)參看附圖對(duì)實(shí)施例所作的以下描述，使本發(fā)明的優(yōu)點(diǎn)、特征及方面變得明顯， 該描述陳述于下文中。在附圖中，亦將理解，本說(shuō)明書(shū)中所公開(kāi)的“晶體管”包括響應(yīng)于輸入至其柵極的 控制信號(hào)作為開(kāi)關(guān)部件操作的所有元件，例如，結(jié)型FET (JFET)及M0SFET。另外，附圖中的 相似附圖標(biāo)記表示相似元件，且因此將省略其描述。第一實(shí)施例圖3為根據(jù)本發(fā)明的第一實(shí)施例的非易失性存儲(chǔ)裝置的單元的等效電路圖。參看圖3，根據(jù)第一實(shí)施例的非易失性存儲(chǔ)裝置的單元包括反熔絲ANT_FS及第一 切換部件SW。反熔絲ANT_FS具有耦接至在輸入端子A與輸出端子C之間的節(jié)點(diǎn)B的第一 端子，且第一切換部件SW耦接于反熔絲ANT_FS的第二端子與接地電壓端子D之間。如圖4A及圖4B所示，第一切換部件SW由為有源裝置的晶體管形成，以在讀取操 作或?qū)懭氩僮髌陂g將反熔絲ANT_FS的第二端子與接地電壓端子D連接。此處，晶體管為低 電壓或高電壓晶體管。優(yōu)選地，第一切換部件SW可為低電壓晶體管以減少電力消耗。此外， 晶體管具有P溝道或N溝道。優(yōu)選地，第一切換部件SW可為具有N溝道的晶體管。此時(shí)， 晶體管具有耦接至反熔絲ANT_FS的第二端子的漏極、耦接至接地電壓端子D的源極及接收 經(jīng)由電流控制信號(hào)輸入端子E輸入的電流控制信號(hào)的柵極。如圖5A及圖5B所示，反熔絲ANT_FS由為有源裝置的晶體管或?yàn)闊o(wú)源裝置的電容 器形成。晶體管具有P溝道或N溝道。在晶體管的情況下，其柵極耦接至節(jié)點(diǎn)B，且其漏極 及源極兩者耦接至第一切換部件SW的漏極。在電容器的情況下，第一端子耦接至節(jié)點(diǎn)B，且 第二端子耦接至第一切換部件SW的漏極。在下文中，詳細(xì)地解釋根據(jù)第一實(shí)施例的非易失性存儲(chǔ)裝置的單元的讀取操作及 寫(xiě)入操作。假定第一切換部件SW及反熔絲ANT_FS兩者都為具有N溝道的晶體管。表 1 參看表1及圖6至圖7B解釋每一操作。此處，圖6為說(shuō)明寫(xiě)入操作期間的電流路 徑的等效電路圖，且圖7A及圖7B為說(shuō)明讀取操作期間的電流路徑的等效電路圖。寫(xiě)入操作參看圖6，接地電壓端子D接地，將高電壓VPP的寫(xiě)入電壓施加至輸入端子A，且將對(duì)應(yīng)于電源電壓VDD的邏輯高電平的電壓施加至電流控制信號(hào)輸入端子E。高電壓VPP具 有可擊穿反熔絲ANT_FS的柵極絕緣層的電壓電平，該電壓電平高于電源電壓VDD。在此等 條件下，第一切換部件SW導(dǎo)通。因此，施加至輸入端子A的高電壓VPP經(jīng)由節(jié)點(diǎn)B傳送至 反熔絲ANT_FS，由此擊穿反熔絲ANT_FS的柵極絕緣層，該柵極絕緣層形成于反熔絲ANT_FS 的柵極與襯底之間。讀取操作首先，參看圖7B，在完成寫(xiě)入操作后，將電源電壓VDD的讀取電壓施加至輸入端子 A，且將對(duì)應(yīng)于電源電壓VDD的邏輯高電平的電壓施加至電流控制信號(hào)輸入端子E。在此等 條件下，第一切換部件SW導(dǎo)通。此時(shí)，由于反熔絲ANT_FS的柵極絕緣層處于擊穿狀態(tài)，因 此形成節(jié)點(diǎn)B->反熔絲ANT_FS->第一切換部件SW->接地電壓端子D的電流路徑。結(jié)果， 經(jīng)由反熔絲ANT_FS及第一切換部件SW電耦接輸出端子C至接地電壓端子D，使得對(duì)應(yīng)于接 地電壓VSS的數(shù)據(jù)輸出至輸出端子C。接下來(lái)，參看圖7A，在沒(méi)有執(zhí)行寫(xiě)入操作且因此反熔絲ANT_FS的柵極絕緣層未被 擊穿時(shí)，經(jīng)由反熔絲ANT_FS及第一切換部件SW使輸出端子C與接地電壓端子D電隔離。結(jié) 果，施加至輸入端子A的讀取電壓不經(jīng)由反熔絲ANT_FS放電至接地電壓端子D，而是經(jīng)由節(jié) 點(diǎn)B輸出至輸出端子C。亦即，對(duì)應(yīng)于電源電壓VDD的數(shù)據(jù)輸出至輸出端子C。第二實(shí)施例圖8為根據(jù)本發(fā)明的第二實(shí)施例的非易失性存儲(chǔ)裝置的單元的等效電路圖。參看圖8，根據(jù)第二實(shí)施例的非易失性存儲(chǔ)裝置的單元包括諸如第一實(shí)施例的反 熔絲ANT_FS及第一切換部件SW。該單元進(jìn)一步包括耦接于輸入端子A與節(jié)點(diǎn)B之間的第 二切換部件SW_WR，及耦接于節(jié)點(diǎn)B與輸出端子C之間的傳輸門(mén)TG。該單元進(jìn)一步包括用 于感測(cè)及放大自傳輸門(mén)TG輸出的輸出信號(hào)的感測(cè)放大器SA。第二切換部件SW_WR由為有源裝置的晶體管形成，以將經(jīng)由輸入端子A施加的讀 取電壓和寫(xiě)入電壓傳送至反熔絲ANT_FS的連接至節(jié)點(diǎn)B的第一端子。此處，晶體管具有P 溝道或N溝道。第二切換部件SW_WR可為包括具有比N溝道高的可驅(qū)動(dòng)性的P溝道的晶體 管。此時(shí)，晶體管具有耦接至輸入端子A的漏極、耦接至節(jié)點(diǎn)B的源極及接收經(jīng)由讀取/寫(xiě) 入控制信號(hào)輸入端子F輸入的讀取/寫(xiě)入控制信號(hào)的柵極。傳輸門(mén)TG在寫(xiě)入操作期間使節(jié)點(diǎn)B與輸出端子C切斷電連接，且在讀取操作期 間，響應(yīng)于經(jīng)由讀取控制信號(hào)輸入端子G輸入的讀取控制信號(hào)而將節(jié)點(diǎn)B與輸出端子C電 連接。傳輸門(mén)TG包括兩個(gè)晶體管，每一晶體管具有P溝道或N溝道及耦接至源極的漏極。感測(cè)放大器SA包括反相器或差動(dòng)放大器。該反相器為CMOS晶體管，其中具有P 溝道或N溝道的晶體管互補(bǔ)地耦接。該差動(dòng)放大器的實(shí)例展示于圖15及圖17中。在下文中，詳細(xì)地解釋根據(jù)第二實(shí)施例的非易失性存儲(chǔ)裝置的單元的讀取操作及 寫(xiě)入操作。假定第一切換部件SW為具有N溝道的晶體管，第二切換部件SW_WR為具有P溝 道的晶體管，且反熔絲ANT_FS為具有N溝道的晶體管。表2 參看表2及圖9至圖IOB解釋每一操作。此處，圖9為說(shuō)明寫(xiě)入操作期間的電流 路徑的等效電路圖，且圖IOA及圖IOB為說(shuō)明讀取操作期間的電流路徑的等效電路圖。 寫(xiě)入操作 參看圖9，接地電壓端子D接地，將高電壓VPP的寫(xiě)入電壓施加至輸入端子A，將對(duì) 應(yīng)于電源電壓VDD的邏輯高電平的電壓施加至電流控制信號(hào)輸入端子E，且將對(duì)應(yīng)于接地 電壓VSS的邏輯低電平的電壓施加至讀取/寫(xiě)入控制信號(hào)輸入端子F及讀取控制信號(hào)輸入 端子G。在此等條件下，第一切換部件SW及第二切換部件SW_WR導(dǎo)通，且因此輸入端子A電 連接至節(jié)點(diǎn)B，但節(jié)點(diǎn)B與輸出端子C電隔離。因此，施加至輸入端子A的高電壓VPP的寫(xiě) 入電壓經(jīng)由節(jié)點(diǎn)B傳送至反熔絲ANT_FS，由此擊穿反熔絲ANT_FS的柵極絕緣層，該柵極絕 緣層形成于反熔絲ANT_FS的柵極與襯底之間。結(jié)果，反熔絲ANT_FS的柵極與該襯底電短 路。讀取操作首先，參看圖10B，在完成寫(xiě)入操作后，將電源電壓VDD的讀取電壓施加至輸入端 子A，將對(duì)應(yīng)于電源電壓VDD的邏輯高電平的電壓施加至電流控制信號(hào)輸入端子E及讀取控 制信號(hào)輸入端子G，且將對(duì)應(yīng)于接地電壓VSS的邏輯低電平的電壓施加至讀取/寫(xiě)入控制信 號(hào)輸入端子F。在此等條件下，第一切換部件SW及傳輸門(mén)TG導(dǎo)通，且因此輸出端子C電連 接至節(jié)點(diǎn)B。此時(shí)，由于反熔絲ANT_FS的柵極絕緣層處于擊穿狀態(tài)，因此形成傳輸門(mén)TG-> 節(jié)點(diǎn)B->反熔絲ANT_FS->第一切換部件SW->接地電壓端子D的電流路徑。另外，盡管第 二切換部件SW_WR導(dǎo)通，但因?yàn)楣?jié)點(diǎn)B耦接至接地電壓端子D，所以電源電壓VDD的讀取電 壓經(jīng)由第二切換部件SW_WR進(jìn)入接地電壓端子D。結(jié)果，經(jīng)由傳輸門(mén)TG、反熔絲ANT_FS及 第一切換部件SW電耦接輸出端子C至接地電壓端子D，使得對(duì)應(yīng)于接地電壓VSS的數(shù)據(jù)經(jīng) 由感測(cè)放大器SA輸出至輸出端子C。接下來(lái)，參看圖10A，在沒(méi)有執(zhí)行寫(xiě)入操作且因此反熔絲ANT_FS的柵極絕緣層未 被擊穿時(shí)，經(jīng)由傳輸門(mén)TG、反熔絲ANT_FS及第一切換部件SW使輸出端子C與接地電壓端 子D電隔離。此時(shí)，由于第二切換部件SW_WR維持導(dǎo)通狀態(tài)，所以輸入端子A電連接至節(jié)點(diǎn) B。因此，施加至輸入端子A的讀取電壓不經(jīng)由反熔絲ANT_FS放電至接地電壓端子D，而是 經(jīng)由節(jié)點(diǎn)B輸出至輸出端子C。亦即，對(duì)應(yīng)于電源電壓VDD的數(shù)據(jù)經(jīng)由感測(cè)放大器SA輸出 至輸出端子C。第三實(shí)施例圖11為根據(jù)本發(fā)明的第三實(shí)施例的非易失性存儲(chǔ)裝置的單元的等效電路圖。參看圖11，根據(jù)第三實(shí)施例的非易失性存儲(chǔ)裝置的單元除了根據(jù)第二實(shí)施例的單 元的所有構(gòu)成元件外，還進(jìn)一步包括第三切換部件SW_R。第三切換部件SW_R耦接于電源電 壓端子H與傳輸門(mén)TG及感測(cè)放大器SA的共同節(jié)點(diǎn)之間。在圖8所示的第二實(shí)施例中，將寫(xiě)入電壓及讀取電壓兩者施加至輸入端子A。然 而，在第三實(shí)施例中，將寫(xiě)入電壓施加至輸入端子A，而經(jīng)由第三切換部件SW_R施加讀取電 壓。響應(yīng)于經(jīng)由讀取電壓控制信號(hào)輸入端子I輸入的讀取電壓控制信號(hào)，第三切換部件SW_R在讀取操作期間接收電源電壓VDD的讀取電壓，以將該讀取電壓傳送至傳輸門(mén)TG與感測(cè) 放大器SA的共同節(jié)點(diǎn)。由于除第三切換部件SW_R外的其它元件與圖8所示的第二實(shí)施例 的構(gòu)成元件相同，所以為簡(jiǎn)明起見(jiàn)將省略其詳細(xì)描述。在下文中，詳細(xì)地解釋根據(jù)第三實(shí)施例的非易失性存儲(chǔ)裝置的單元的讀取操作及 寫(xiě)入操作。假定第一切換部件SW及第三切換部件SW_R為具有N溝道的晶體管，第二切換 部件SW_WR為具有P溝道的晶體管，且反熔絲ANT_FS為具有N溝道的晶體管。表3 參看表3及圖12至圖13B解釋每一操作。此處，圖12為說(shuō)明寫(xiě)入操作期間的電 流路徑的等效電路圖，且圖13A及圖13B為說(shuō)明讀取操作期間的電流路徑的等效電路圖。寫(xiě)入操作參看圖12，接地電壓端子D接地，將高電壓VPP的寫(xiě)入電壓施加至輸入端子A。將 對(duì)應(yīng)于電源電壓VDD的邏輯高電平的電壓施加至電流控制信號(hào)輸入端子E及讀取電壓控制 信號(hào)輸入端子I，且將對(duì)應(yīng)于接地電壓VSS的邏輯低電平的電壓施加至讀取/寫(xiě)入控制信號(hào) 輸入端子F及讀取控制信號(hào)輸入端子G。在此等條件下，第一切換部件SW及第二切換部件 Sff_WR導(dǎo)通，且因此輸入端子A電連接至節(jié)點(diǎn)B，但節(jié)點(diǎn)B與輸出端子C電隔離。因此，施加 至輸入端子A的為高電壓VPP的寫(xiě)入電壓經(jīng)由節(jié)點(diǎn)B傳送至反熔絲ANT_FS，由此擊穿反熔 絲ANT_FS的柵極絕緣層，該柵極絕緣層形成于反熔絲ANT_FS的柵極與襯底之間。結(jié)果，反 熔絲ANT_FS的柵極與該襯底電短路。讀取操作首先，參看圖13B，在完成寫(xiě)入操作后，將電源電壓VDD的讀取電壓施加至電源電 壓端子H，將對(duì)應(yīng)于電源電壓VDD的邏輯高電平的電壓施加至電流控制信號(hào)輸入端子E、讀 取/寫(xiě)入控制信號(hào)輸入端子F及讀取控制信號(hào)輸入端子G，而將邏輯低電平的電壓施加至讀 取電壓控制信號(hào)輸入端子I。在此等條件下，第一切換部件SW及傳輸門(mén)TG導(dǎo)通，且因此輸 出端子C電連接至節(jié)點(diǎn)B。此時(shí)，由于反熔絲ANT_FS的柵極絕緣層處于擊穿狀態(tài)，因此形 成傳輸門(mén)TG->節(jié)點(diǎn)B->反熔絲ANT_FS->第一切換部件SW->接地電壓端子D的電流路徑。 結(jié)果，經(jīng)由傳輸門(mén)TG、反熔絲ANT_FS及第一切換部件SW電耦接輸出端子C至接地電壓端子 D，使得對(duì)應(yīng)于接地電壓VSS的數(shù)據(jù)經(jīng)由感測(cè)放大器SA輸出至輸出端子C。接下來(lái)，參看圖13A，在沒(méi)有執(zhí)行寫(xiě)入操作時(shí)，反熔絲ANT_FS的柵極絕緣層不被擊 穿。因此，經(jīng)由傳輸門(mén)TG、反熔絲ANT_FS及第一切換部件SW使輸出端子C與接地電壓端子 D電隔離。結(jié)果，施加至電源電壓端子H的讀取電壓不經(jīng)由反熔絲ANT_FS放電至接地電壓 端子D，而是輸出至輸出端子C。亦即，對(duì)應(yīng)于電源電壓VDD的數(shù)據(jù)經(jīng)由感測(cè)放大器SA輸出至輸出端子C。在下文中，詳細(xì)描述具有多個(gè)根據(jù)上述實(shí)施例的單元的非易失性存儲(chǔ)裝置的存儲(chǔ) 單元陣列。假定該存儲(chǔ)單元陣列包括根據(jù)第一實(shí)施例的單元。僅供參考，附圖標(biāo)記“VDD” 表示電源電壓，且附圖標(biāo)記“ VSS，，表示接地電壓。圖14為根據(jù)本發(fā)明第四實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖。參看圖14，根據(jù)第四實(shí)施例的非易失性存儲(chǔ)裝置包括多個(gè)如圖3所描述的第一實(shí) 施例的單元UC。單元UC包括諸如第一實(shí)施例的第一切換部件SW及串聯(lián)地耦接至切換部件 Sff的反熔絲ANT_FS。在本發(fā)明例子的優(yōu)選實(shí)施例中，單元UC中的第一切換部件SW包括具有N溝道的 晶體管，且反熔絲ANT_FS亦包括具有N溝道的晶體管。單元UC耦接至多條數(shù)據(jù)線DL<0>至DL<N>，N為自然數(shù)。預(yù)定數(shù)目個(gè)單元UC并聯(lián) 地耦接于接地電壓端子與相應(yīng)數(shù)據(jù)線之間。亦即，反熔絲ANT_FS的第一端子耦接至相應(yīng)數(shù) 據(jù)線，且第一切換部件SW耦接至接地電壓端子。多個(gè)感測(cè)放大器SA<0>至SA<N>配置于數(shù)據(jù)線DL<0>至DL<N>的各端子處，以用 于感測(cè)自數(shù)據(jù)線DL<0>至DL<N>輸出的數(shù)據(jù)。亦即，感測(cè)放大器SA<0>至SA<N>中的各放 大器對(duì)應(yīng)于數(shù)據(jù)線DL<0>至DL<N>中的各數(shù)據(jù)線。如圖14所示，感測(cè)放大器SA<0>至SA<N>可由反相器形成。由于反相器與圖15 所示的差動(dòng)放大器相比具有簡(jiǎn)單結(jié)構(gòu)，所以可以有效利用尺寸及電力消耗。多個(gè)第二切換部件SW_WR<0>至SW_WR<N>耦接至各數(shù)據(jù)線DL<0>至DL<N>，以用于 在讀取操作和寫(xiě)入操作期間將讀取電壓和寫(xiě)入電壓施加至數(shù)據(jù)線DL<0>至DL<N>。此外， 第二切換部件SW_WR<0>至SW_WR<N>在寫(xiě)入操作期間將寫(xiě)入電壓傳送至數(shù)據(jù)線DL<0>至 DL<N>，且在讀取操作期間切斷寫(xiě)入電壓連接而不傳送至數(shù)據(jù)線DL<0>至DL<N>。第二切換 部件SW_WR<0>至SW_WR<N>的功能可根據(jù)在讀取操作期間施加讀取電壓的位置而變化。舉 例來(lái)說(shuō)，在根據(jù)圖8的第二實(shí)施例將讀取電壓及寫(xiě)入電壓兩者施加至輸入端子時(shí)，第二切 換部件SW_WR<0>至SW_WR<N>在讀取操作和寫(xiě)入操作期間將讀取電壓和寫(xiě)入電壓傳送至數(shù) 據(jù)線DL<0>至DL<N>。在根據(jù)圖11的第三實(shí)施例將寫(xiě)入電壓施加至輸入端子但將讀取電壓 施加至輸出端子一側(cè)時(shí)，第二切換部件SW_WR<0>至SW_WR<N>僅在寫(xiě)入操作期間將寫(xiě)入電 壓傳送至數(shù)據(jù)線DL<0>至DL<N>，而在讀取操作期間使數(shù)據(jù)線DL<0>至DL<N>與輸入端子 WR<0>至WR<N>切斷電連接，亦即，第二切換部件SW_WR<0>至SW_WR<N>在讀取操作期間不 運(yùn)行。將讀取電壓和寫(xiě)入電壓施加至數(shù)據(jù)線DL<0>至DL<N>的輸入端子WR<0>至WR<N> 自解碼器(未圖示)接收讀取電壓和寫(xiě)入電壓。多個(gè)傳輸門(mén)TG<0>至TG<N>配置于數(shù)據(jù)線DL<0>至DL<N>與感測(cè)放大器SA<0>至 SA<N>之間，由此在寫(xiě)入操作期間將數(shù)據(jù)線DL<0>至DL<N>與感測(cè)放大器SA<0>至SA<N>切 斷連接，且在讀取操作期間將數(shù)據(jù)線DL<0>至DL<N>與感測(cè)放大器SA<0>至SA<N>連接。響應(yīng)于多個(gè)電流控制信號(hào)SEL<0>至SEL<N>來(lái)選擇構(gòu)成存儲(chǔ)單元陣列的各單元UC 的第一切換部件SW。亦即，通過(guò)電流控制信號(hào)SEL<0>至SEL<N>中的相應(yīng)者來(lái)導(dǎo)通第一切 換部件SW，以將反熔絲ANT_FS與接地電壓VSS連接。第一切換部件SW在寫(xiě)入操作及讀取 操作期間維持導(dǎo)通狀態(tài)。
響應(yīng)于多個(gè)讀取/寫(xiě)入控制信號(hào)PASS_VG<0>至PASS_VG<N>來(lái)選擇各個(gè)第二切換 部件SW_WR<0>至SW_WR<N>。亦即，通過(guò)讀取/寫(xiě)入控制信號(hào)PASS_VG<0>至PASS_VG<N>導(dǎo) 通第二切換部件SW_WR<0>至SW_WR<N>，以在施加讀取電壓和寫(xiě)入電壓的情況下將數(shù)據(jù)線 DL<0>至DL<N>與輸入端子WR<0>至WR<N>連接。響應(yīng)于多個(gè)讀取控制信號(hào)REN<0>至REN<N>來(lái)選擇各個(gè)傳輸門(mén)TG<0>至TG<N>。 亦即，通過(guò)讀取控制信號(hào)REN<0>至REN<N>導(dǎo)通傳輸門(mén)TG<0>至TG<N>，以將數(shù)據(jù)線DL<0> 至DL<N>與感測(cè)放大器SA<0>至SA<N>連接。在下文中，詳細(xì)地解釋根據(jù)第四實(shí)施例的非易失性存儲(chǔ)裝置的讀取操作及寫(xiě)入操 作。舉例而言，解釋對(duì)單元UC中的耦接至第一數(shù)據(jù)線DL<0>的第一單元的讀取操作及寫(xiě)入 操作。表 4 參看表4解釋每一操作。寫(xiě)入操作將高電壓VPP的寫(xiě)入電壓施加至第一輸入端子WR<0>，且將接地電壓VSS施加至其 它輸入端子WR<1>至WR<N>。將邏輯高電平的電壓施加至第一電流控制信號(hào)SEL<0>，且將 邏輯低電平的電壓施加至其它電流控制信號(hào)SEL<1>至SEL<N>。將邏輯低電平的電壓施加 至第一讀取/寫(xiě)入控制信號(hào)PASS_VG<0>，且將邏輯高電平的電壓施加至其它讀取/寫(xiě)入控 制信號(hào)PASS_VG<1>至PASS_VG<N>。將邏輯低電平的電壓施加至讀取控制信號(hào)REN<0>至 REN<N>。在此等條件下，第一切換部件SW及第二切換部件SW_WR<0>導(dǎo)通，且因此第一輸入 端子WR<0>僅電連接至第一數(shù)據(jù)線DL<0>，但第一輸出端子0UTPUT<0>與第一數(shù)據(jù)線DL<0> 電隔離。因此，施加至第一輸入端子WR<0>的為高電壓VPP的寫(xiě)入電壓經(jīng)由第二切換部件 Sff_WR<0>傳送至單元UC的反熔絲ANT_FS，由此擊穿反熔絲ANT_FS的柵極絕緣層，該柵極 絕緣層形成于反熔絲ANT_FS的柵極與襯底之間。結(jié)果，反熔絲ANT_FS的柵極與該襯底電 短路。讀取操作在完成寫(xiě)入操作后，將電源電壓VDD的讀取電壓施加至第一輸入端子WR<0>，且將 接地電壓VSS施加至其它輸入端子WR<1>至WR<N>。將邏輯高電平的電壓施加至第一電流 控制信號(hào)SEL<0>，且將邏輯低電平的電壓施加至其它電流控制信號(hào)SEL<1>至SEL<N>。將邏 輯低電平的電壓施加至第一讀取/寫(xiě)入控制信號(hào)PASS_VG<0>，且將邏輯高電平的電壓施加 至其它讀取/寫(xiě)入控制信號(hào)PASS_VG<1>至PASS_VG<N>。將邏輯高電平的電壓施加至第一讀取控制信號(hào)REN<0>，且將邏輯低電平的電壓施加至其它讀取控制信號(hào)REN<1>至REN<N>。在此等條件下，第一切換部件SW及第一傳輸門(mén)TG<0>導(dǎo)通，且因此第一輸出端子 0UTPUT<0>電連接至第一數(shù)據(jù)線DL<0>。此時(shí)，由于反熔絲ANT_FS的柵極絕緣層處于擊穿 狀態(tài)，因此形成第一傳輸門(mén)TG<0>->第一數(shù)據(jù)線DL<0>->反熔絲ANT_FS->第一切換部件 SW->接地電壓端子的電流路徑。另外，盡管第二切換部件SW_WR<0>導(dǎo)通，但因?yàn)榈谝粩?shù) 據(jù)線DL<0>耦接至該接地電壓端子，所以電源電壓VDD的讀取電壓經(jīng)由第二切換部件SW_ WR<0>進(jìn)入接地電壓端子。結(jié)果，經(jīng)由第一傳輸門(mén)TG<0>、反熔絲ANT_FS及第一切換部件SW 電耦接第一輸出端子0UTPUT<0>至接地電壓端子，使得對(duì)應(yīng)于接地電壓VSS的數(shù)據(jù)經(jīng)由第 一感測(cè)放大器SA<0>輸出至第一輸出端子0UTPUT<0>。接下來(lái)，在沒(méi)有執(zhí)行寫(xiě)入操作且因此反熔絲ANT_FS的柵極絕緣層不被擊穿時(shí)，經(jīng) 由第一傳輸門(mén)TG<0>、反熔絲ANT_FS及第一切換部件SW使第一輸出端子0UTPUT<0>與接地 電壓端子電隔離。結(jié)果，施加至第一輸入端子WR<0>的讀取電壓不經(jīng)由反熔絲ANT_FS放電 至接地電壓端子，而是經(jīng)由第一數(shù)據(jù)線DL<0>輸出至第一輸出端子0UTPUT<0>。亦即，對(duì)應(yīng) 于電源電壓VDD的數(shù)據(jù)經(jīng)由第一感測(cè)放大器SA<0>輸出至第一輸出端子0UTPUT<0>。第五實(shí)施例圖15為根據(jù)本發(fā)明第五實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖。參看圖15，根據(jù)第五實(shí)施例的非易失性存儲(chǔ)裝置的存儲(chǔ)單元陣列具有與第四實(shí)施 例的存儲(chǔ)單元陣列大體上相同的結(jié)構(gòu)，除感測(cè)放大器SA<0>至SA<N>不由反相器而是由差 動(dòng)放大器形成外。差動(dòng)放大器包括各自具有P溝道的晶體管PMl及PM2及各自具有N溝道 的第三至第五晶體管匪1、匪2及匪3。差動(dòng)放大器響應(yīng)于偏壓信號(hào)BIAS操作，以比較參考 電壓VREF與自數(shù)據(jù)線DL<0>至DL<N>中的相應(yīng)者輸出的單元的數(shù)據(jù)，并放大及輸出經(jīng)比較 的結(jié)果。由于除感測(cè)放大器SA<0>至SA<N>外的其它元件與圖14所示的第四實(shí)施例的構(gòu) 成元件相同，所以為簡(jiǎn)明起見(jiàn)將省略其詳細(xì)描述。圖16為根據(jù)本發(fā)明第六實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖。參看圖16，根據(jù)第六實(shí)施例的非易失性存儲(chǔ)裝置除了根據(jù)第四實(shí)施例的所有構(gòu)成 元件外，進(jìn)一步包括多個(gè)第三切換部件SW_R<0>至SW_R<N>。第三切換部件SW_R<0>至SW_ R<N>耦接于電源電壓端子與傳輸門(mén)TG<0>至TG<N>及感測(cè)放大器SA<0>至SA<N>的共同節(jié) 點(diǎn)之間，以將電源電壓VDD的讀取電壓傳送至傳輸門(mén)TG<0>至TG<N>與感測(cè)放大器SA<0> 至SA<N>的共同節(jié)點(diǎn)。在下文中，詳細(xì)地解釋根據(jù)第六實(shí)施例的非易失性存儲(chǔ)裝置的讀取操作及寫(xiě)入操 作。舉例而言，解釋對(duì)單元UC中耦接至第一數(shù)據(jù)線DL<0>的第一單元的讀取操作及寫(xiě)入操 作。表 5
12 參看表5解釋每一操作。寫(xiě)入操作將高電壓VPP的寫(xiě)入電壓施加至第一輸入端子WR<0>，且將接地電壓VSS施加至其 它輸入端子WR<1>至WR<N>。將邏輯高電平的電壓施加至第一電流控制信號(hào)SEL<0>，且將 邏輯低電平的電壓施加至其它電流控制信號(hào)SEL<1>至SEL<N>。將邏輯低電平的電壓施加 至第一讀取/寫(xiě)入控制信號(hào)PASS_VG<0>，且將邏輯高電平的電壓施加至其它讀取/寫(xiě)入控 制信號(hào)PASS_VG<1>至PASS_VG<N>。將邏輯低電平的電壓施加至讀取控制信號(hào)REN<0>至 REN<N>,且將邏輯高電平的電壓施加至多個(gè)讀取電壓控制信號(hào)REV<0>至REV<N>。在此等條 件下，第一切換部件SW及第二切換部件SW_WR<0>導(dǎo)通，且因此第一輸入端子WR<0>僅電連 接至第一數(shù)據(jù)線DL<0>，但第一輸出端子0UTPUT<0>與第一數(shù)據(jù)線DL<0>電隔離。因此，施 加至第一輸入端子WR<0>的為高電壓VPP的寫(xiě)入電壓經(jīng)由第二切換部件SW_WR<0>傳送至 單元UC的反熔絲ANT_FS，由此擊穿反熔絲ANT_FS的柵極絕緣層，該柵極絕緣層形成于反熔 絲ANT_FS的柵極與襯底之間。結(jié)果，反熔絲ANT_FS的柵極與該襯底電短路。讀取操作在完成寫(xiě)入操作后，在讀取操作期間將電源電壓VDD的讀取電壓施加至電源電壓 端子，且將接地電壓VSS施加至輸入端子WR<0>至WR<N>。將邏輯高電平的電壓施加至第一 電流控制信號(hào)SEL<0>，且將邏輯低電平的電壓施加至其它電流控制信號(hào)SEL<1>至SEL<N>。 將邏輯高電平的電壓施加至讀取/寫(xiě)入控制信號(hào)PASS_VG<0>至PASS_VG<N>。將邏輯高電 平的電壓施加至第一讀取控制信號(hào)REN<0>，且將邏輯低電平的電壓施加至其它讀取控制信 號(hào)REN<1>至REN<N>。將邏輯低電平的電壓施加至第一讀取電壓控制信號(hào)REV<0>，且將邏 輯高電平的電壓施加至其它讀取電壓控制信號(hào)REV<1>至REV<N>。在此等條件下，第一切換部件SW及第一傳輸門(mén)TG<0>導(dǎo)通，且因此第一輸出端子 0UTPUT<0>電耦接至第一數(shù)據(jù)線DL<0>。此時(shí)，由于反熔絲ANT_FS的柵極絕緣層處于擊穿 狀態(tài)，因此形成第一傳輸門(mén)TG<0>->第一數(shù)據(jù)線DL<0>->反熔絲ANT_FS->第一切換部件 SW->接地電壓端子的電流路徑。結(jié)果，經(jīng)由第一傳輸門(mén)TG<0>、反熔絲ANT_FS及第一切換 部件SW電耦接第一輸出端子0UTPUT<0>至接地電壓端子，使得對(duì)應(yīng)于接地電壓VSS的數(shù)據(jù) 經(jīng)由第一感測(cè)放大器SA<0>輸出至第一輸出端子0UTPUT<0>。接下來(lái)，在沒(méi)有執(zhí)行寫(xiě)入操作時(shí)，反熔絲ANT_FS的柵極絕緣層不被擊穿。因此，經(jīng) 由第一傳輸門(mén)TG<0>、反熔絲ANT_FS及第一切換部件SW而使第一輸出端子0UTPUT<0>與 接地電壓端子電隔離。結(jié)果，施加至電源電壓端子的讀取電壓不經(jīng)由反熔絲ANT_FS放電至接地電壓端子，而是經(jīng)由第三切換部件SW_R<0>及第一數(shù)據(jù)線DL<0>輸出至第一輸出端子 0UTPUT<0>。亦即，對(duì)應(yīng)于電源電壓VDD的數(shù)據(jù)經(jīng)由第一感測(cè)放大器SA<0>輸出至第一輸出 端子 0UTPUT<0>。第七實(shí)施例圖17為根據(jù)本發(fā)明第七實(shí)施例的非易失性存儲(chǔ)裝置的等效電路圖。參看圖17，根據(jù)第七實(shí)施例的非易失性存儲(chǔ)裝置的存儲(chǔ)單元陣列具有與第六實(shí)施 例的存儲(chǔ)單元陣列大體上相同的結(jié)構(gòu)，除感測(cè)放大器SA<0>至SA<N>不由反相器而是由差 動(dòng)放大器形成外。差動(dòng)放大器包括各自具有P溝道的晶體管PMl及PM2及各自具有N溝道 的第三至第五晶體管匪1、匪2及匪3。差動(dòng)放大器響應(yīng)于偏壓信號(hào)BIAS操作，以比較參考 電壓VREF與自數(shù)據(jù)線DL<0>至DL<N>中的相應(yīng)者輸出的單元的數(shù)據(jù)，并放大及輸出經(jīng)比較 的結(jié)果。由于除感測(cè)放大器SA<0>至SA<N>外的其它元件與圖16所示的第六實(shí)施例的構(gòu) 成元件相同，所以為簡(jiǎn)明起見(jiàn)將省略其詳細(xì)描述。如上所述，本發(fā)明的實(shí)施例可最小化讀取電壓的損失，由此通過(guò)加強(qiáng)讀取操作中 的數(shù)據(jù)感測(cè)裕度來(lái)提高驅(qū)動(dòng)可靠性。此外，本發(fā)明的實(shí)施例可通過(guò)簡(jiǎn)化非易失性存儲(chǔ)裝置 的存儲(chǔ)單元結(jié)構(gòu)來(lái)減小尺寸及電力消耗。雖然已關(guān)于特定實(shí)施例來(lái)描述本發(fā)明，但本領(lǐng)域內(nèi)的技術(shù)人員將顯見(jiàn)，在不脫離 如所附權(quán)利要求中所界定的本發(fā)明的精神及范疇的情況下可進(jìn)行各種改變及修改。
權(quán)利要求
一種非易失性存儲(chǔ)裝置的單元，其包括反熔絲，其具有耦接于輸入端子與輸出端子之間的第一端子；及第一切換部件，其耦接于所述反熔絲的第二端子與接地電壓端子之間。
2.如權(quán)利要求1的單元，其進(jìn)一步包括耦接于所述輸入端子與所述反熔絲的第一端子 之間的第二切換部件。
3.如權(quán)利要求2的單元，其中所述第二切換部件分別在讀取操作期間接收讀取電壓和 在寫(xiě)入操作期間接收寫(xiě)入電壓，且將所接收的電壓傳送至所述反熔絲的第一端子。
4.如權(quán)利要求2的單元，其進(jìn)一步包括耦接于所述反熔絲的第一端子與所述輸出端子 之間的傳輸門(mén)。
5.如權(quán)利要求4的單元，其中所述傳輸門(mén)在寫(xiě)入操作期間使所述反熔絲的第一端子 與所述輸出端子切斷連接，且在讀取操作期間將所述反熔絲的第一端子與所述輸出端子連 接。
6.如權(quán)利要求4的單元，其進(jìn)一步包括耦接于電源電壓端子與所述傳輸門(mén)和所述輸出 端子的共同節(jié)點(diǎn)之間的第三切換部件。
7.如權(quán)利要求6的單元，其中第三切換部件在讀取操作期間將電源電壓的讀取電壓傳 送至所述傳輸門(mén)與所述輸出端子的所述共同節(jié)點(diǎn)。
8.如權(quán)利要求7的單元，其中第二切換部件在寫(xiě)入操作期間將經(jīng)由所述輸入端子施加 的寫(xiě)入電壓傳送至所述反熔絲的第一端子，且在讀取操作期間使所述輸入端子與所述反熔 絲的第一端子切斷連接。
9.如權(quán)利要求6的單元，其進(jìn)一步包括耦接于所述傳輸門(mén)與所述輸出端子之間的感測(cè) 放大器。
10.如權(quán)利要求9的單元，其中所述感測(cè)放大器感測(cè)及放大在讀取操作期間自所述傳 輸門(mén)輸出的數(shù)據(jù)。
11.如權(quán)利要求9的單元，其中所述感測(cè)放大器包括反相器或差動(dòng)放大器。
12.如權(quán)利要求8的單元，其中所述寫(xiě)入電壓具有高于所述讀取電壓的電壓電平。
13.如權(quán)利要求6的單元，其中第一切換部件包括具有N溝道的晶體管，且第二切換部 件及第三切換部件包括具有P溝道的晶體管。
14.如權(quán)利要求1的單元，其中所述反熔絲包括晶體管或電容器。
15.一種非易失性存儲(chǔ)裝置，其包括多條數(shù)據(jù)線；多個(gè)單元，其并聯(lián)地耦接至所述數(shù)據(jù)線；及多個(gè)感測(cè)放大器，其被配置成感測(cè)及放大自所述數(shù)據(jù)線輸出的數(shù)據(jù)，其中每一單元包括反熔絲，其具有耦接至所述數(shù)據(jù)線中的相應(yīng)一條的第一端子；及第一切換部件，其耦接于所述反熔絲的第二端子與接地電壓端子之間。
16.如權(quán)利要求15的非易失性存儲(chǔ)裝置，其進(jìn)一步包括多個(gè)第二切換部件，所述第二 切換部件中的每一個(gè)耦接至相應(yīng)數(shù)據(jù)線，以分別在讀取操作期間接收讀取電壓及在寫(xiě)入操 作期間接收寫(xiě)入電壓，且將所接收的電壓傳送至相應(yīng)數(shù)據(jù)線。
17.如權(quán)利要求16的非易失性存儲(chǔ)裝置，其進(jìn)一步包括多個(gè)傳輸門(mén)，每一傳輸門(mén)耦接2于相應(yīng)數(shù)據(jù)線與各自感測(cè)放大器之間。
18.如權(quán)利要求17的非易失性存儲(chǔ)裝置，其中所述傳輸門(mén)中的每一個(gè)在寫(xiě)入操作期間 使相應(yīng)數(shù)據(jù)線與各自感測(cè)放大器切斷連接，且在讀取操作期間將相應(yīng)數(shù)據(jù)線與各自感測(cè)放 大器連接。
19.如權(quán)利要求17的非易失性存儲(chǔ)裝置，其進(jìn)一步包括多個(gè)第三切換部件，每一第三 切換部件耦接于電源電壓端子與各自傳輸門(mén)和各自感測(cè)放大器的共同節(jié)點(diǎn)之間。
20.如權(quán)利要求19的非易失性存儲(chǔ)裝置，其中每一第三切換部件在讀取操作期間將電 源電壓的讀取電壓傳送至各自傳輸門(mén)和各自感測(cè)放大器的所述共同節(jié)點(diǎn)。
21.如權(quán)利要求15的非易失性存儲(chǔ)裝置，其進(jìn)一步包括多個(gè)第二切換部件，所述第二 切換部件的每一個(gè)在寫(xiě)入操作期間耦接至相應(yīng)數(shù)據(jù)線以將寫(xiě)入電壓傳送至相應(yīng)數(shù)據(jù)線，且 在讀取操作期間與相應(yīng)數(shù)據(jù)線切斷連接。
22.如權(quán)利要求15的非易失性存儲(chǔ)裝置，其中每一感測(cè)放大器包括反相器或差動(dòng)放大ο
23.如權(quán)利要求16的非易失性存儲(chǔ)裝置，其中所述寫(xiě)入電壓具有高于所述讀取電壓的 電壓電平。
24.如權(quán)利要求19的非易失性存儲(chǔ)裝置，其中第一切換部件包括具有N溝道的晶體管， 且第二切換部件及第三切換部件包括具有P溝道的晶體管。
25.如權(quán)利要求15的非易失性存儲(chǔ)裝置，其中所述反熔絲包括晶體管或電容器。
全文摘要
本文公開(kāi)一種能夠通過(guò)加強(qiáng)讀取操作中的數(shù)據(jù)感測(cè)裕度來(lái)提高可靠性的非易失性存儲(chǔ)裝置的單元，及一種具有該單元的非易失性存儲(chǔ)裝置。非易失性存儲(chǔ)裝置的單元包括反熔絲，其具有在輸入端子與輸出端子之間的第一端子；及第一切換部件，其耦接于反熔絲的第二端子與接地電壓端子之間。
文檔編號(hào)G11C17/18GK101908380SQ20101000234
公開(kāi)日2010年12月8日 申請(qǐng)日期2010年1月11日 優(yōu)先權(quán)日2009年6月5日
發(fā)明者全成都, 曹基錫, 辛昌熙, 金允章 申請(qǐng)人:美格納半導(dǎo)體有限會(huì)社